JP2006108310A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

不揮発性半導体記憶装置とその製造方法 Download PDF

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Abstract

【課題】メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。第１のｎ型半導体膜１７をトンネル絶縁膜１５と低電圧ゲート絶縁膜１４と高電圧ゲート絶縁膜１６の上に成膜する。第１絶縁膜１９を第１のｎ型半導体膜１７の上に成膜する。第２のｎ型半導体膜２１を露出した第１の半導体膜１７と第１絶縁膜１９の上に形成する。メモリセルトランジスタの制御ゲート電極２３と低電圧トランジスタと高電圧トランジスタのゲート電極２１、２３をマスクに第２のｎ型半導体膜２１においてｎ型不純物の濃度よりｐ型不純物の濃度が低くなるようにｐ型不純物のイオン注入を行い半導体基板７内に導電型がｐ型であるソース・ドレイン領域３８を形成する。
【選択図】図３

Description

本発明は、浮遊ゲート電極を持つ不揮発性半導体記憶装置の構造、および製造方法に関するものある。
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。
不揮発性半導体記憶装置は、半導体基板上に、セルアレイ領域、セルアレイ領域に隣接する低電圧回路領域と、セルアレイ領域と低電圧回路領域に隣接する高電圧回路領域を有している（例えば、特許文献１参照。）。
セルアレイ領域にはメモリセルトランジスタが配置され、低電圧回路領域には低電圧トランジスタが配置され、高電圧回路領域には高電圧トランジスタが配置されている。
半導体不揮発性記憶装置の製造において、低電圧トランジスタと高電圧（20V以上）トランジスタのゲート電極用の導電膜を素子分離絶縁膜より先に成膜する。そして、低電圧トランジスタと高電圧トランジスタのゲート電極用の導電膜の上に他の導電膜と注入防止膜を形成している。この注入防止膜はソース・ドレイン領域の形成のためのイオン注入の際の不純物がゲート電極に注入されるのを防止する。
この注入防止膜により、メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の形成のためのエッチング工程におけるマスク材への負荷が大きくなる傾向がある。この傾向により、ゲート電極の形状のテーパ角抑制が困難になる場合が考えられた。そして、このゲート電極の間に絶縁膜を埋め込むことが困難になる場合が考えられた。
特開２００２−６４１５７号公報
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供することにある。
また、本発明の目的は、メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置の製造方法を提供することにある。
上記問題点を解決するための本発明の第１の特徴は、セルアレイ領域このセルアレイ領域に隣接する低電圧回路領域とセルアレイ領域と低電圧回路領域に隣接する高電圧回路領域を有する半導体基板と、半導体基板に埋め込まれた素子分離絶縁膜と、セルアレイ領域に配置され半導体基板の上に設けられ素子分離絶縁膜に接するトンネル絶縁膜とトンネル絶縁膜の上に設けられた浮遊ゲート電極と浮遊ゲート電極の上に設けられた第１絶縁膜と第１絶縁膜の上に設けられた制御ゲート電極と制御ゲート電極の上に設けられた第１の金属サリサイド膜を有するメモリセルトランジスタと、低電圧回路領域に配置され半導体基板の中に設けられ素子分離絶縁膜に囲まれたｐ型第１ソース領域とｐ型第１ドレイン領域とｐ型第１ソース領域とｐ型第１ドレイン領域の間に配置される第１ゲート絶縁膜と第１ゲート絶縁膜の上に設けられｐ型第１ソース領域の第１ｐ型不純物のドーズ量に等しいドーズ量の第１ｐ型不純物を有し導電型がｎ型である第１ゲート電極とを有する低電圧トランジスタと、高電圧回路領域に配置され半導体基板の中に設けられ素子分離絶縁膜に囲まれたｐ型第２ソース領域とｐ型第２ドレイン領域とｐ型第２ソース領域とｐ型第２ドレイン領域の間に配置されシリコン酸化膜の膜厚に換算した酸化シリコン換算膜厚（ＥＯＴ）が第１ゲート絶縁膜の酸化シリコン換算膜厚より厚い第２ゲート絶縁膜と第２ゲート絶縁膜の上に設けられｐ型第２ソース領域の第２ｐ型不純物のドーズ量に等しいドーズ量の第２ｐ型不純物を有し導電型がｎ型である第２ゲート電極とを有する高電圧トランジスタを有する不揮発性半導体記憶装置にある。
本発明の第２の特徴は、セルアレイ領域とセルアレイ領域に隣接する低電圧回路領域と、セルアレイ領域と低電圧回路領域に隣接する高電圧回路領域を有する半導体基板と、半導体基板に埋め込まれた素子分離絶縁膜と、セルアレイ領域に配置され半導体基板の上に設けられ素子分離絶縁膜に接するトンネル絶縁膜とトンネル絶縁膜の上に設けられた浮遊ゲート電極と浮遊ゲート電極の上に設けられた第１絶縁膜と第１絶縁膜の上に設けられた制御ゲート電極と制御ゲート電極の上に設けられた第１金属サリサイド膜を有するメモリセルトランジスタと、低電圧回路領域に配置され半導体基板の中に設けられ素子分離絶縁膜に囲まれた第１ソース領域と第１ドレイン領域と第１ソース領域と第１ドレイン領域の間に配置される第１ゲート絶縁膜と第１ゲート絶縁膜の上に設けられる第１導電膜と第１導電膜の上に設けられ貫通する第１溝を有する第２絶縁膜と第１導電膜と第２絶縁膜の上に設けられた第２導電膜と第２導電膜の上に設けられた第２金属サリサイド膜を有する低電圧トランジスタと、高電圧回路領域に配置され半導体基板の中に設けられ素子分離絶縁膜に囲まれた第２ソース領域と第２ドレイン領域と第２ソース領域と第２ドレイン領域の間に配置されシリコン酸化膜の膜厚に換算した酸化シリコン換算膜厚が第１ゲート絶縁膜の酸化シリコン換算膜厚より厚い第２ゲート絶縁膜と第２ゲート絶縁膜の上に設けられる第３導電膜と第３導電膜の上に設けられ貫通する第２溝を有する第３絶縁膜と第３導電膜と第３絶縁膜の上に設けられた第４導電膜と第４導電膜の上に設けられた第３金属サリサイド膜を有する高電圧トランジスタを有する不揮発性半導体記憶装置にある。
本発明の第３の特徴は、セルアレイ領域とセルアレイ領域に隣接する低電圧回路領域とセルアレイ領域と低電圧回路領域に隣接する高電圧回路領域を有する半導体基板と、半導体基板に埋め込まれた素子分離絶縁膜と、セルアレイ領域に配置され半導体基板の上に設けられ素子分離絶縁膜に接するトンネル絶縁膜とトンネル絶縁膜の上に設けられた浮遊ゲート電極と浮遊ゲート電極の上に設けられた第１絶縁膜と第１絶縁膜の上に設けられた制御ゲート電極と制御ゲート電極の上に設けられた第１金属サリサイド膜を有するメモリセルトランジスタと、低電圧回路領域に配置され半導体基板の中に設けられ素子分離絶縁膜に囲まれた第１ソース領域と第１ドレイン領域と第１ソース領域と第１ドレイン領域の間に配置される第１ゲート絶縁膜と第１ゲート絶縁膜の上に設けられた第１ゲート電極と第１ゲート電極の上に設けられた第２金属サリサイド膜と第１ソース領域と第１ドレイン領域の上方に配置され第２金属サリサイド膜の全面上に開口部を有する保護絶縁膜とを有する低電圧トランジスタと、高電圧回路領域に配置され半導体基板の中に設けられ素子分離絶縁膜に囲まれ保護絶縁膜の下方に設けられた第２ソース領域と第２ドレイン領域と第２ソース領域と第２ドレイン領域の間に配置されシリコン酸化膜の膜厚に換算した酸化シリコン換算膜厚が第１ゲート絶縁膜の酸化シリコン換算膜厚より厚い第２ゲート絶縁膜と第２ゲート絶縁膜の上に設けられた第２ゲート電極と第２ゲート電極の上に設けられ保護絶縁膜の開口部に設けられた第３金属サリサイド膜とを有する高電圧トランジスタを有する不揮発性半導体記憶装置にある。
本発明の第４の特徴は、メモリセルトランジスタのトンネル絶縁膜と低電圧トランジスタの第１ゲート絶縁膜と高電圧トランジスタの第２ゲート絶縁膜を半導体基板の上に形成することと、メモリセルトランジスタの浮遊ゲート電極となり低電圧トランジスタと高電圧トランジスタのゲート電極の一部になる第１のｎ型半導体膜をトンネル絶縁膜と第１ゲート絶縁膜と第２ゲート絶縁膜の上に成膜することと、メモリセルトランジスタの層間絶縁膜となる第１絶縁膜を第１のｎ型半導体膜の上に成膜することと、第１絶縁膜を剥離し低電圧トランジスタと高電圧トランジスタのゲート電極に位置する第１のｎ型半導体膜の上の第１絶縁膜を除去し第１のｎ型半導体膜を露出させることと、メモリセルトランジスタの制御ゲート電極となり低電圧トランジスタと高電圧トランジスタのゲート電極の一部になる第２のｎ型半導体膜を露出した第１の半導体膜と第１絶縁膜の上に形成することと、メモリセルトランジスタの浮遊ゲート電極と制御ゲート電極と低電圧トランジスタと高電圧トランジスタのゲート電極の形状に加工することと、メモリセルトランジスタの制御ゲート電極と低電圧トランジスタと高電圧トランジスタのゲート電極をマスクに第２のｎ型半導体膜においてｎ型不純物の濃度よりｐ型不純物の濃度が低くなるように第２のｐ型不純物のイオン注入を行い半導体基板内に導電型がｐ型であるソース・ドレイン領域を形成することとを有する不揮発性半導体記憶装置の製造方法にある。
以上説明したように、本発明によれば、メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供できる。
また、本発明によれば、メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置の製造方法を提供できる。
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
（第１の実施の形態）
第１の実施の形態の不揮発性半導体記憶装置は、図１に示すように、半導体チップ１あるいは半導体チップ１の一部として提供される。第１の実施の形態の不揮発性半導体記憶装置は、セルアレイ領域４、セルアレイ領域４に隣接する低電圧回路領域２と、セルアレイ領域４と低電圧回路領域２に隣接する高電圧回路領域３を有している。セルアレイ領域４にはメモリセルトランジスタが配置されている。低電圧回路領域２には低電圧トランジスタと抵抗が配置されている。高電圧回路領域３には高電圧トランジスタが配置されている。高電圧回路領域３はセルアレイ領域４に対して書き込み電圧Ｖpgm、消去電圧Ｖerase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路領域である。低電圧回路領域２はＣＭＯＳ等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。
第１の実施の形態の不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が考えられる。より具体的には、第１の実施の形態の不揮発性半導体記憶装置としては、ＮＡＮＤ型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、ＮＯＲ型ＥＥＰＲＯＭ等が考えられる。
図２乃至図４に示すように、低電圧回路領域２の低電圧トランジスタには、低電圧ｎチャネルＭＩＳトランジスタと低電圧ｐチャネルＭＩＳトランジスタがある。低電圧ｎチャネルＭＩＳトランジスタと低電圧ｐチャネルＭＩＳトランジスタによりＣＭＯＳを構成することができる。低電圧ｎチャネルＭＩＳトランジスタと低電圧ｐチャネルＭＩＳトランジスタは、周囲を素子分離絶縁膜１８で囲まれている。
低電圧ｎチャネルＭＩＳトランジスタは、半導体基板７の中に、ｐ型ウェル８と、ｐ型ウェル８に囲まれたｎ型ライトドーピング領域３４と、ｎ型ライトドーピング領域３４に周囲を囲まれたｎ型ソース領域３９とｎ型ドレイン領域３９を有している。また、低電圧ｎチャネルＭＩＳトランジスタは、半導体基板７の上に設けられる低電圧ゲート絶縁膜１４と、低電圧ゲート絶縁膜１４の上に設けられる導電膜１７と、導電膜１７の上に設けられ貫通する溝を有する絶縁膜１９と、導電膜１７と絶縁膜１９と素子分離絶縁膜１８の上に設けられた導電膜２２と、導電膜２２の上に設けられた金属サリサイド膜４５と、ｎ型ライトドーピング領域３４の上方に設けられ導電膜１７、２２と素子分離絶縁膜１８の側面に設けられた絶縁膜２８と、ｎ型ソース領域３９とｎ型ドレイン領域３９の上方に配置され金属サリサイド膜４５の全面上に開口部を有する保護絶縁膜４２と、保護絶縁膜４２の上に設けられた絶縁膜４３と、素子分離絶縁膜１８の上方で導電膜２２の上方に設けられるコンタクトプラグ５２と、絶縁膜４３と金属サリサイド膜４５の上に設けられコンタクトプラグ５２の周囲に配置される絶縁膜５０を有する。
低電圧ｐチャネルＭＩＳトランジスタは、半導体基板７の中に、ｎ型ウェル９と、ｎ型ウェル９に囲まれたｐ型ライトドーピング領域３３と、ｐ型ライトドーピング領域３３に周囲を囲まれたｐ型ソース領域３８とｐ型ドレイン領域３８を有している。また、低電圧ｐチャネルＭＩＳトランジスタは、半導体基板７の上に設けられる低電圧ゲート絶縁膜１４と、低電圧ゲート絶縁膜１４の上に設けられる導電膜１７と、導電膜１７の上に設けられ貫通する溝を有する絶縁膜１９と、導電膜１７と絶縁膜１９と素子分離絶縁膜１８の上に設けられｐ型ソース領域３８の上面に対するｐ型ソース領域３８のｐ型不純物のドーズ量に等しいドーズ量のｐ型不純物を有し導電型がｎ型である導電膜２１と、導電膜２１の上に設けられた金属サリサイド膜４４と、ｐ型ライトドーピング領域３３の上方に設けられ導電膜１７、２１と素子分離絶縁膜１８の側面に設けられた絶縁膜２７と、ｐ型ソース領域３８とｐ型ドレイン領域３８の上方に配置され金属サリサイド膜４４の全面上に開口部を有する保護絶縁膜４２と、保護絶縁膜４２の上に設けられた絶縁膜４３と、素子分離絶縁膜１８の上方で導電膜２１の上方に設けられるコンタクトプラグ５１と、絶縁膜４３と金属サリサイド膜４４の上に設けられコンタクトプラグ５１の周囲に配置される絶縁膜５０を有する。導電膜１７、２１と２２はポリシリコンで形成されている。導電膜２１が有するｐ型不純物の元素は、ボロン（Ｂ）であることが好ましい。金属サリサイド膜４４、４５は、チタンシリサイド膜、コバルトシリサイド膜あるいはニッケルシリサイド膜である。
図５乃至図７に示すように、高電圧回路領域３の高電圧トランジスタには、高電圧ｎチャネルＭＩＳトランジスタと高電圧ｐチャネルＭＩＳトランジスタがある。高電圧ｎチャネルＭＩＳトランジスタと高電圧ｐチャネルＭＩＳトランジスタによりＣＭＯＳを構成することができる。高電圧ｎチャネルＭＩＳトランジスタと高電圧ｐチャネルＭＩＳトランジスタは、周囲を素子分離絶縁膜１８で囲まれている。
高電圧ｎチャネルＭＩＳトランジスタは、半導体基板７の中に、ｐ型ウェル１０と、ｐ型ウェル１０に囲まれたｎ型ライトドーピング領域３６と、ｎ型ライトドーピング領域３６に周囲を囲まれたｎ型ソース領域４１とｎ型ドレイン領域４１を有している。また、高電圧ｎチャネルＭＩＳトランジスタは、半導体基板７の上に設けられシリコン酸化膜の膜厚に換算した酸化シリコン換算膜厚が低電圧ゲート絶縁膜１４の酸化シリコン換算膜厚より、また、メモリセルトランジスタのトンネル絶縁膜１５の酸化シリコン換算膜厚より厚い高電圧ゲート絶縁膜１６と、低電圧ゲート絶縁膜１６の上に設けられる導電膜１７と、導電膜１７の上に設けられ貫通する溝を有する絶縁膜１９と、導電膜１７と絶縁膜１９と素子分離絶縁膜１８の上に設けられた導電膜２４と、導電膜２４の上に設けられた金属サリサイド膜４７と、ｎ型ライトドーピング領域３６の上方に設けられ導電膜１７、２４と素子分離絶縁膜１８の側面に設けられた絶縁膜３０と、ｎ型ソース領域４１とｎ型ドレイン領域４１の上方に配置され金属サリサイド膜４７の全面上に開口部を有する保護絶縁膜４２と、保護絶縁膜４２の上に設けられた絶縁膜４３と、素子分離絶縁膜１８の上方で導電膜２４の上方に設けられるコンタクトプラグ５４と、絶縁膜４３と金属サリサイド膜４７の上に設けられコンタクトプラグ５４の周囲に配置される絶縁膜５０を有する。なお、酸化シリコン換算膜厚とは、対象とする絶縁膜の膜厚にシリコン酸化膜の比誘電率を積算し、さらに対象とする絶縁膜の比誘電率で割ることにより求められる。
高電圧ｐチャネルＭＩＳトランジスタは、半導体基板７の中に、ｎ型ウェル１１と、ｎ型ウェル１１に囲まれたｐ型ライトドーピング領域３５と、ｐ型ライトドーピング領域３５に周囲を囲まれたｐ型ソース領域４０とｐ型ドレイン領域４０を有している。また、低電圧ｐチャネルＭＩＳトランジスタは、半導体基板７の上に設けられシリコン酸化膜の膜厚に換算した酸化シリコン換算膜厚が前記低電圧ゲート絶縁膜１４の酸化シリコン換算膜厚より、また、メモリセルトランジスタのトンネル絶縁膜１５の酸化シリコン換算膜厚より厚い高電圧ゲート絶縁膜１６と、高電圧ゲート絶縁膜１６の上に設けられる導電膜１７と、導電膜１７の上に設けられ貫通する溝を有する絶縁膜１９と、導電膜１７と絶縁膜１９と素子分離絶縁膜１８の上に設けられｐ型ソース領域４０の上面に対するｐ型ソース領域４０のｐ型不純物のドーズ量に等しいドーズ量のｐ型不純物を有し導電型がｎ型である導電膜２３と、導電膜２３の上に設けられた金属サリサイド膜４６と、ｐ型ライトドーピング領域３５の上方に設けられ導電膜１７、２３と素子分離絶縁膜１８の側面に設けられた絶縁膜２９と、ｐ型ソース領域４０とｐ型ドレイン領域４０の上方に配置され金属サリサイド膜４６の全面上に開口部を有する保護絶縁膜４２と、保護絶縁膜４２の上に設けられた絶縁膜４３と、素子分離絶縁膜１８の上方で導電膜２３の上方に設けられるコンタクトプラグ５３と、絶縁膜４３と金属サリサイド膜４６の上に設けられコンタクトプラグ５３の周囲に配置される絶縁膜５０を有する。導電膜１７、２３と２４はポリシリコンで形成されている。金属サリサイド膜４６、４７は、チタンシリサイド膜、コバルトシリサイド膜あるいはニッケルシリサイド膜である。
図８と図９に示すように、低電圧回路領域２の抵抗は、素子分離絶縁膜１８の上に設けられている。抵抗は、素子分離絶縁膜１８の上に設けられた導電膜２５と、導電膜２５の側面に設けられた絶縁膜３１と、導電膜２５の上に設けられた金属サリサイド膜４８と、素子分離絶縁膜１８と絶縁膜３１と導電膜２５の上に配置され金属サリサイド膜４８の全面上に開口部を有する保護絶縁膜４２と、保護絶縁膜４２の上に設けられた絶縁膜４３と、金属サリサイド膜４８の上に設けられるコンタクトプラグ５５、５６と、絶縁膜４３の上に設けられコンタクトプラグ５２の周囲に配置される絶縁膜５０を有する。導電膜２５はポリシリコンで形成されている。金属サリサイド膜４８は、チタンシリサイド膜、コバルトシリサイド膜あるいはニッケルシリサイド膜である。
図１０と図１１に示すように、セルアレイ領域４のメモリセルトランジスタは、前後に素子分離絶縁膜１８が配置されている。メモリセルトランジスタは、半導体基板７の中に、ｎ型ウェル１２と、ｎ型ウェル１２に囲まれたｐ型ウェル１３と、ｐ型ウェル１３に周囲を囲まれたライトドーピング領域３７を有している。また、メモリセルトランジスタは、半導体基板７の上に設けられ素子分離絶縁膜１８に接するトンネル絶縁膜１５と、トンネル絶縁膜１５の上に設けられた浮遊ゲート電極１７と、浮遊ゲート電極１７の上に設けられた絶縁膜１９と、絶縁膜１９の上に設けられた制御ゲート電極２６と、制御ゲート電極２６の上に設けられた金属サリサイド膜４９と、浮遊ゲート電極１７と絶縁膜１９と制御ゲート電極２６と素子分離絶縁膜１８の側面に設けられる絶縁膜３２と、素子分離絶縁膜１８の上に配置され金属サリサイド膜４９の全面上に開口部を有する保護絶縁膜４２と、保護絶縁膜４２の上に設けられる絶縁膜５０を有する。浮遊ゲート電極１７と制御ゲート電極２６はポリシリコンで形成されている。金属サリサイド膜４９は、チタンシリサイド膜、コバルトシリサイド膜あるいはニッケルシリサイド膜である。
次に、第１の実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図１２（ａ）に示すように、低電圧回路領域の半導体基板７内にｐウェル８とｎウェル９を形成する。図１２（ｂ）に示すように、高電圧回路領域の半導体基板７内にｐウェル１０とｎウェル１１を形成する。図１３（ｄ）に示すように、セル領域の半導体基板７内にｎウェル１２とｐウェル１３を形成する。
図１２（ａ）と図１３（ｃ）に示すように、低電圧回路領域の半導体基板７の上に低電圧トランジスタの低電圧ゲート絶縁膜１４を形成する。図１２（ｂ）に示すように、高電圧回路領域の半導体基板７の上に高電圧トランジスタの高電圧ゲート絶縁膜１６を形成する。図１３（ｄ）に示すように、セル領域の半導体基板７の上にメモリセルトランジスタのトンネル絶縁膜１５を形成する。
図１４（ａ）、図１４（ｂ）と図１５（ｄ）に示すように、メモリセルトランジスタの浮遊ゲート電極となり、低電圧トランジスタと高電圧トランジスタのゲート電極の一部になるｎ型半導体膜１７を、トンネル絶縁膜１５、低電圧ゲート絶縁膜１４と高電圧ゲート絶縁膜１６の上に成膜する。図１５（ｃ）に示すように、低電圧回路領域の抵抗が形成される範囲では、ｎ型半導体膜１７は成膜された後、除去される。
図１４（ａ）、図１４（ｂ）と図１５（ｄ）に示すように、メモリセルトランジスタ、低電圧トランジスタと高電圧トランジスタの周囲に半導体基板７に埋め込まれた素子分離絶縁膜１８を成膜する。図１５（ｃ）に示すように、低電圧回路領域の抵抗が形成される範囲にも、半導体基板７に埋め込まれた素子分離絶縁膜１８を成膜する。メモリセルトランジスタの層間絶縁膜となる絶縁膜１９をｎ型半導体膜１７と素子分離絶縁膜１８の上に成膜する。
図１６（ａ）と図１６（ｂ）に示すように、絶縁膜１９の一部を剥離する。低電圧トランジスタと高電圧トランジスタのゲート電極に位置するｎ型半導体膜１７の上の絶縁膜１９を除去し、絶縁膜１９を貫通する溝２０を形成する。溝２０の幅は、ゲート電極の幅より狭い。ｎ型半導体膜１７が露出する。図１７（ｃ）に示すように、低電圧回路領域の抵抗が形成される範囲では、絶縁膜１９は除去されずに残る。図１７（ｄ）に示すように、メモリセルトランジスタに位置する絶縁膜１９は除去しない。
図１８（ａ）、図１８（ｂ）、図１９（ｃ）と図１９（ｄ）に示すように、メモリセルトランジスタの制御ゲート電極２６となり、低電圧トランジスタと高電圧トランジスタのゲート電極の一部になり、抵抗の一部になるｎ型半導体膜２１乃至２６を、露出した半導体膜１７と絶縁膜１９と素子分離絶縁膜１８の上に形成する。ｎ型半導体膜２１乃至２６は、ノンドープの半導体膜を成膜したのちに、ノンドープの半導体膜にｎ型不純物をイオン注入する。ｎ型不純物のドーズ量は、１×１０２０ａｔｍ／ｃｍ２以上である。なお、セルの制御ゲート電極２６内のｎ型不純物の濃度分布は、均一であることが望ましい。
ｎ型半導体膜２１乃至２４が、溝２０を介してｎ型半導体膜１７に電気的に接続する。ｎ型半導体膜２１乃至２４とｎ型半導体膜１７によりゲート電極が構成されるので、ゲート電極の抵抗成分を低減することができる。なお、ゲート電極形成後にゲート電極に絶縁膜１９が存在しなくても、ゲート電極の抵抗成分を低減できるので、溝２０の幅をゲート電極の幅より広くしてもよく、さらには、低電圧回路領域と高電圧回路領域の全面から絶縁膜１９を剥離してもよい。ただ、ゲート電極に絶縁膜１９を残すことにより、低電圧トランジスタと高電圧トランジスタとメモリセルトランジスタのゲート電極を形成するためのエッチングにおいて、低電圧回路領域と高電圧回路領域とセル領域での被エッチング材とその厚さが一致する。このことによりエッチングを容易に行うことができる。このように、ｎ型半導体膜１７、２１乃至２４と絶縁膜１９を、リソグラフィー技術とエッチング技術を用いて、低電圧トランジスタと高電圧トランジスタのゲート電極の形状に加工する。ｎ型半導体膜２５を抵抗の形状に加工する。ｎ型半導体膜１７、２６と絶縁膜１９をメモリセルトランジスタの浮遊ゲート電極、制御ゲート電極２６と層間絶縁膜の形状に加工する。
図２０（ａ）、図２０（ｂ）に示すように、低電圧トランジスタの低電圧ｐチャネルＭＩＳトランジスタと高電圧トランジスタの高電圧ｐチャネルＭＩＳトランジスタのゲート電極２１と２３をマスクにｐ型不純物のイオン注入を行い、半導体基板７のｎウェル９、１１内に導電型がｐ型であるライトドーピング領域３３、３５を形成する。低電圧トランジスタの低電圧ｎチャネルＭＩＳトランジスタと高電圧トランジスタの高電圧ｎチャネルＭＩＳトランジスタのゲート電極２２と２４をマスクにｎ型不純物のイオン注入を行い、半導体基板７のｐウェル８、１０内に導電型がｎ型であるライトドーピング領域３４、３６を形成する。図２１（ｃ）に示すように、ｎ型半導体膜２５の下方の半導体基板７には、不純物のイオン注入はされない。図２１（ｄ）に示すように、メモリセルトランジスタの制御ゲート電極２６をマスクにｎ型不純物のイオン注入を行い、半導体基板７のｐウェル１３内にｎ型半導体領域３７を形成する。
低電圧トランジスタと高電圧トランジスタのゲート電極の側面と素子分離絶縁膜の側面に絶縁膜２７乃至３０を成膜と選択エッチングにより形成する。絶縁膜２７乃至３０は、低電圧トランジスタと高電圧トランジスタのゲート電極のゲート側壁になる。抵抗のｎ型半導体膜２５の側面に絶縁膜３１を成膜と選択エッチングにより形成する。メモリセルトランジスタの浮遊ゲート電極１７と制御ゲート電極２６の側面に絶縁膜３２を成膜と選択エッチングにより形成する。低電圧トランジスタと高電圧トランジスタのゲート電極２１乃至２４とメモリセルトランジスタの制御ゲート電極２６の上にイオン注入の注入防止膜が形成されていない。通常、注入防止膜の膜厚は、２００ｎｍ以上３００ｎｍ以下である。一方、ゲート絶縁膜１４、１６より上層部の高さ、いわゆる、ゲート電極の高さは、１８０ｎｍ以上５００ｎｍ以下である。注入防止膜がないので、メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の形成のためのエッチング工程におけるマスク材への負荷を小さくできる。そして、ゲート電極２１乃至２４と浮遊ゲート電極１７と制御ゲート電極２６の形状のテーパ角を容易に抑制できる。ゲート電極２１乃至２４と浮遊ゲート電極１７と制御ゲート電極２６の側面を半導体基板７のいわゆる水平面に対しほぼ垂直に加工することができる。浮遊ゲート電極１７と制御ゲート電極２６のそれぞれの間に絶縁膜３２を容易に埋め込める。埋め込まれた絶縁膜３２は、選択エッチングによりほとんどエッチングされない。絶縁膜２７乃至３１の絶縁膜２７乃至３２は、絶縁膜２７乃至３２のエッチングにおいて、ｎ型半導体膜１７とｎ型半導体膜２１乃至２６に対してエッチング選択比が得られるように設定する。また、絶縁膜２７乃至３２は、後に述べるサリサイド法においては、ゲート電極の側面部のサリサイド抑制膜である。
低電圧トランジスタの低電圧ｐチャネルＭＩＳトランジスタと高電圧トランジスタの高電圧ｐチャネルＭＩＳトランジスタのゲート電極２１、２３と絶縁膜２７、２９をマスクに、ｎ型半導体膜２１、２３においてｎ型不純物の濃度より、ライトドーピング領域３３、３５を形成するためにイオン注入されたｐ型不純物の濃度とソース・ドレイン領域３８、４０を形成するためにイオン注入されたｐ型不純物の濃度の和の濃度が低くなるように、ソース・ドレイン領域３８、４０を形成するためのｐ型不純物のイオン注入を行う。このことにより、半導体基板７のｎウェル９、１１内に導電型がｐ型であるソース・ドレイン領域３８、４０が形成され、低電圧トランジスタの低電圧ｐチャネルＭＩＳトランジスタと高電圧トランジスタの高電圧ｐチャネルＭＩＳトランジスタのゲート電極２１、２３はｎ型半導体のままである。ソース・ドレイン領域３８、４０を形成するために、ゲート電極２１、２３には、ソース・ドレイン領域３８、４０と同種の不純物が同濃度打ち込まれる。ソース・ドレイン領域３８、４０とゲート電極２１、２３のｐ型不純物の注入された単位面積当たりの個数であるドーズ量は等しい。ゲート電極２１、２３には、ｐ型不純物とｎ型不純物が混在するが、ｎ型不純物の濃度がｐ型不純物の濃度より高いので、その後の熱工程により、十分に両不純物を活性化してもゲート電極２１、２３はｎ型半導体になる。
低電圧トランジスタの低電圧ｎチャネルＭＩＳトランジスタと高電圧トランジスタの高電圧ｎチャネルＭＩＳトランジスタのゲート電極２２、２４と絶縁膜２８、３０をマスクに、ソース・ドレイン領域３９、４１を形成するためのｎ型不純物のイオン注入を行う。このことにより、半導体基板７のｐウェル８、１０内に導電型がｎ型であるソース・ドレイン領域３９、４１が形成される。低電圧トランジスタの低電圧ｎチャネルＭＩＳトランジスタと高電圧トランジスタの高電圧ｎチャネルＭＩＳトランジスタのゲート電極２２、２４はｎ型半導体のままである。
図２２（ａ）、図２２（ｂ）、図２３（ｃ）と図２３（ｄ）に示すように、素子分離絶縁膜１８と、絶縁膜２７乃至３２と、ｎ型半導体膜２１乃至２６と、ソース・ドレイン領域３８乃至４１の上方のゲート絶縁膜１４、１６の上に絶縁膜４２を成膜する。絶縁膜４２の上に絶縁膜４３を成膜する。絶縁膜４３は、絶縁膜４２で囲まれソース・ドレイン領域３８乃至４１の上方の溝部に容易に埋め込むことができる。これは、ゲート電極１７と２１乃至２４の形状のテーパ角が抑制されているからである。絶縁膜４２をストッパーとして、ケミカルメカニカルポリッシング（ＣＭＰ）法により絶縁膜４３を研磨する。絶縁膜４３は、ＣＭＰ法の研磨速度に関して絶縁膜４２に対して選択性を有するように設定する。このことにより、ゲート電極２１乃至２４と、抵抗のｎ型半導体膜２５と、制御ゲート電極２６との上の絶縁膜４２が露出する。ゲート電極２１乃至２４と制御ゲート電極２６の上面の全面上の絶縁膜４２を除去する。抵抗のｎ型半導体膜２５の上面の両端部の絶縁膜４２を除去する。ゲート電極２１乃至２４と制御ゲート電極２６の上面の全面と、抵抗のｎ型半導体膜２５の上面の両端部が露出する。絶縁膜４２、４３は、サリサイド法において、金属サリサイド抑制膜となる。
ゲート電極２１乃至２４の上面の全面と、制御ゲート電極２６の上面の全面と、抵抗のｎ型半導体膜２５の上面の両端部の上に、サリサイド法によりシリサイド膜４４乃至４９を形成する。いわゆる金属サリサイド膜が形成される。
図２乃至図１１に示すように、層間絶縁膜５０を絶縁膜４２、４３とシリサイド膜４４乃至４９の上に成膜する。シリサイド膜４４乃至４９の上の層間絶縁膜５０を貫通するコンタクトホールを形成する。コンタクトホールにコンタクトプラグ５１乃至５６を埋め込む。
（第２の実施の形態）
第２の実施の形態の不揮発性半導体記憶装置も、図１に示すように、半導体チップ１あるいは半導体チップ１の一部として提供される。第２の実施の形態の不揮発性半導体記憶装置も、第１の実施の形態の不揮発性半導体記憶装置と同様に、セルアレイ領域４、低電圧回路領域２と高電圧回路領域３を有している。セルアレイ領域４にはメモリセルトランジスタが配置されている。低電圧回路領域２には低電圧トランジスタと抵抗が配置されている。高電圧回路領域３には高電圧トランジスタが配置されている。
第２の実施の形態の低電圧回路領域２の低電圧トランジスタは、図２乃至図４に示すような第１の実施の形態の低電圧回路領域２の低電圧トランジスタと同じ構造を有する。
図２４乃至図２６に示すように、第２の実施の形態の高電圧回路領域３の高電圧トランジスタは、図５乃至図７の第１の実施の形態の高電圧回路領域３の高電圧トランジスタと比較し、シリサイド膜４６、４７を有していない点が異なっている。このことに関係して、サリサイド抑制膜である絶縁膜４２が、ｎ型半導体膜２３、２４の上に配置されている。コンタクトプラグ５３、５４もｎ型半導体膜２３、２４の上に配置されている。このことによっても、高電圧トランジスタを構成することができる。
図２７と図２８に示すように、第２の実施の形態の低電圧回路領域２の抵抗は、図８と図９の第１の実施の形態の低電圧回路領域２の抵抗と比較し、シリサイド膜４８を有していない点が異なっている。このことに関係して、コンタクトプラグ５５、５６は絶縁膜４２の上に配置されることはなく。コンタクトプラグ５５、５６はｎ型半導体膜２５と絶縁膜３１の上に配置されている。このことによれば、高抵抗な抵抗を提供することができる。
第２の実施の形態のセルアレイ領域４のメモリセルトランジスタは、図１０と図１１に示すような第１の実施の形態のセルアレイ領域４のメモリセルトランジスタと同じ構造を有する。
次に、第２の実施の形態の不揮発性半導体記憶装置の製造方法について説明する。第２の実施の形態の不揮発性半導体記憶装置の製造方法は、第１の実施の形態の不揮発性半導体記憶装置の製造方法と、図１２乃至図２１に対応する工程については同じである。
それらの工程の後に、図２２（ａ）、図２３（ｄ）と図２４乃至図２８に示すように、素子分離絶縁膜１８と、絶縁膜２７乃至３２と、ｎ型半導体膜２１乃至２６と、ソース・ドレイン領域３８乃至４１の上方のゲート絶縁膜１４、１６の上に絶縁膜４２を成膜する。絶縁膜４２の上に絶縁膜４３を成膜する。絶縁膜４２をストッパーとして、ＣＭＰ法により絶縁膜４３を研磨する。絶縁膜４３は、ＣＭＰ法の研磨速度に関して絶縁膜４２に対して選択性を有するように設定する。このことにより、ゲート電極２１乃至２４と、抵抗のｎ型半導体膜２５と、制御ゲート電極２６との上の絶縁膜４２が露出する。ゲート電極２１、２２と制御ゲート電極２６の上面の全面上の絶縁膜４２を除去する。ゲート電極２３、２４と抵抗のｎ型半導体膜２５の上の絶縁膜４２は除去しない。これらの選択的な除去には、リソグラフィーと選択エッチングを行う。この選択エッチングでは絶縁膜４３とｎ型半導体膜２１乃至２６に対して絶縁膜４２が選択性を有するように設定する。ゲート電極２１、２２と制御ゲート電極２６の上面の全面が露出する。
ゲート電極２１、２２の上面の全面と、制御ゲート電極２６の上面の全面の上に、サリサイド法によりシリサイド膜４４、４５と４９を形成する。
図２乃至図４、図１０、図１１、図２５乃至図２８に示すように、層間絶縁膜５０を絶縁膜４２、４３とシリサイド膜４４、４５と４９の上に成膜する。シリサイド膜４４、４５、４９の上の層間絶縁膜５０を貫通するコンタクトホールを形成する。また、ゲート電極２３、２４の上と、抵抗のｎ型半導体膜２５の両端部の上の絶縁膜４２と層間絶縁膜５０を貫通するコンタクトホールを形成する。コンタクトホールにコンタクトプラグ５１乃至５６を埋め込む。
（第３の実施の形態）
第３の実施の形態の不揮発性半導体記憶装置も、図１に示すように、半導体チップ１あるいは半導体チップ１の一部として提供される。第３の実施の形態の不揮発性半導体記憶装置も、第１及び第２の実施の形態の不揮発性半導体記憶装置と同様に、セルアレイ領域４、低電圧回路領域２と高電圧回路領域３を有している。セルアレイ領域４にはメモリセルトランジスタが配置されている。低電圧回路領域２には低電圧トランジスタと抵抗が配置されている。高電圧回路領域３には高電圧トランジスタが配置されている。
図２９乃至図３１に示すように、第３の実施の形態の低電圧回路領域２の低電圧トランジスタは、図２乃至図４の第１の実施の形態の低電圧回路領域２の低電圧トランジスタと比較し、シリサイド膜４４、４５を有していない点が異なっている。このことに関係して、サリサイド抑制膜である絶縁膜４２が、ｎ型半導体膜２１、２２の上に配置されている。コンタクトプラグ５１、５２もｎ型半導体膜２１、２２の上に配置されている。このことによっても、低電圧トランジスタを構成することができる。
第３の実施の形態の高電圧回路領域３の高低電圧トランジスタは、図２４乃至図２６に示すような第２の実施の形態の高電圧回路領域３の高電圧トランジスタと同じ構造を有する。
第３の実施の形態の低電圧回路領域２の抵抗は、図２７、図２８に示すような第２の実施の形態の低電圧回路領域２の抵抗と同じ構造を有する。
第３の実施の形態のセルアレイ領域４のメモリセルトランジスタは、図１０と図１１に示すような第１の実施の形態のセルアレイ領域４のメモリセルトランジスタと同じ構造を有する。
次に、第３の実施の形態の不揮発性半導体記憶装置の製造方法について説明する。第３の実施の形態の不揮発性半導体記憶装置の製造方法は、第１の実施の形態の不揮発性半導体記憶装置の製造方法と、図１２乃至図２１に対応する工程については同じである。
それらの工程の後に、図２３（ｄ）と図２４乃至図３１に示すように、素子分離絶縁膜１８と、絶縁膜２７乃至３２と、ｎ型半導体膜２１乃至２６と、ソース・ドレイン領域３８乃至４１の上方のゲート絶縁膜１４、１６の上に絶縁膜４２を成膜する。絶縁膜４２の上に絶縁膜４３を成膜する。絶縁膜４２をストッパーとして、ＣＭＰ法により絶縁膜４３を研磨する。絶縁膜４３は、ＣＭＰ法の研磨速度に関して絶縁膜４２に対して選択性を有するように設定する。このことにより、ゲート電極２１乃至２４と、抵抗のｎ型半導体膜２５と、制御ゲート電極２６との上の絶縁膜４２が露出する。制御ゲート電極２６の上面の全面上の絶縁膜４２を除去する。ゲート電極２１乃至２４と抵抗のｎ型半導体膜２５の上の絶縁膜４２は除去しない。制御ゲート電極２６の上面の全面が露出する。
制御ゲート電極２６の上面の全面の上に、サリサイド法によりシリサイド膜４９を形成する。
図１０、図１１、図２５乃至図３１に示すように、層間絶縁膜５０を絶縁膜４２、４３とシリサイド膜４９の上に成膜する。シリサイド膜４９の上の層間絶縁膜５０を貫通するコンタクトホールを形成する。また、ゲート電極２１乃至２４の上と、抵抗のｎ型半導体膜２５の両端部の上の絶縁膜４２と層間絶縁膜５０を貫通するコンタクトホールを形成する。コンタクトホールにコンタクトプラグ５１乃至５６を埋め込む。
（第４の実施の形態）
第４の実施の形態の不揮発性半導体記憶装置も、図１に示すように、半導体チップ１あるいは半導体チップ１の一部として提供される。第４の実施の形態の不揮発性半導体記憶装置も、第１の実施の形態の不揮発性半導体記憶装置と同様に、セルアレイ領域４、低電圧回路領域２と高電圧回路領域３を有している。セルアレイ領域４にはメモリセルトランジスタが配置されている。低電圧回路領域２には低電圧トランジスタと抵抗が配置されている。高電圧回路領域３には高電圧トランジスタが配置されている。
図３２乃至図３４に示すように、第４の実施の形態の低電圧回路領域２の低電圧トランジスタは、図２乃至図４の第１の実施の形態の低電圧回路領域２の低電圧トランジスタと比較し、ソース・ドレイン領域３８、３９の上にシリサイド膜５７、５８を有している点が異なっている。このことに関係して、サリサイド抑制膜である絶縁膜４２、４３が配置されていない。このことによっても、低電圧トランジスタを構成することができる。
図３５乃至図３７に示すように、第４の実施の形態の高電圧回路領域３の高電圧トランジスタは、図５乃至図７の第１の実施の形態の高電圧回路領域３の高電圧トランジスタと比較し、ソース・ドレイン領域４０、４１の上にシリサイド膜５９、６０を有している点が異なっている。このことに関係して、絶縁膜４２、４３が配置されていない。このことによっても、高電圧トランジスタを構成することができる。
図３８と図３９に示すように、第４の実施の形態の低電圧回路領域２の抵抗は、図８と図９の第１の実施の形態の低電圧回路領域２の抵抗と比較し、ｎ型半導体膜２５の両端部の上面だけでなく、ｎ型半導体膜２５の上面の全面の上にシリサイド膜６１を有している点が異なっている。このことに関係して、絶縁膜４２、４３が配置されていない。このことによっても、抵抗を提供することができる。
図４０と図４１に示すように、第４の実施の形態のセルアレイ領域４のメモリセルトランジスタは、図１０と図１１に示すような第１の実施の形態のセルアレイ領域４のメモリセルトランジスタと同じ構造を有する。
次に、第４の実施の形態の不揮発性半導体記憶装置の製造方法について説明する。第４の実施の形態の不揮発性半導体記憶装置の製造方法は、第１の実施の形態の不揮発性半導体記憶装置の製造方法と、図１２乃至図２１に対応する工程については同じである。
それらの工程の後に、図３２乃至図４１に示すように、ゲート電極２１乃至２４と絶縁膜２７乃至３０をマスクに、ゲート絶縁膜１４、１６をエッチングする。ソース・ドレイン領域３８乃至４１が露出する。ゲート電極２１乃至２４の上面の全面と、制御ゲート電極２６の上面の全面と、抵抗のｎ型半導体膜２５の上面の全面と、ソース・ドレイン領域３８乃至４１の上に、サリサイド法によりシリサイド膜４４乃至４７、４９、５７乃至６１を形成する。
層間絶縁膜５０を素子分離絶縁膜１８、絶縁膜２７乃至３２とシリサイド膜４４乃至４７、４９、５７乃至６１の上に成膜する。シリサイド膜４４乃至４７の上の層間絶縁膜５０を貫通するコンタクトホールを形成する。また、シリサイド膜６１の両端部の上の層間絶縁膜５０を貫通するコンタクトホールを形成する。コンタクトホールにコンタクトプラグ５１乃至５６を埋め込む。
（第５の実施の形態）
本発明の第１乃至第４の実施の形態に係る不揮発性半導体記憶装置の応用例を本発明の第５の実施の形態として説明する。図４２に示すように、第５の実施の形態に係るフラッシュメモリシステム１４２は、ホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６を有している。
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、第１乃至第４の実施の形態の不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
第１の実施の形態に係る不揮発性半導体記憶装置の配置図である。 第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域のトランジスタの上面図である。 図２のＩＩＩ−ＩＩＩ方向の断面図である。 図２のＩＶ−ＩＶ方向の断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域のトランジスタの上面図である。 図５のＶＩ−ＶＩ方向の断面図である。 図５のＶＩＩ−ＶＩＩ方向の断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の抵抗の上面図である。 図８のＩＸ−ＩＸ方向の断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の上面図である。 図１０のＸＩ−ＸＩ方向の断面図である。 （ａ）は不揮発性半導体記憶装置の低電圧回路領域のトランジスタの製造途中の断面図（その１）である。（ｂ）は不揮発性半導体記憶装置の高電圧回路領域のトランジスタの製造途中の断面図（その１）である。 （ｃ）は不揮発性半導体記憶装置の低電圧回路領域の抵抗の製造途中の断面図（その１）である。（ｄ）は不揮発性半導体記憶装置のセルアレイ領域の製造途中の断面図（その１）である。 （ａ）は不揮発性半導体記憶装置の低電圧回路領域のトランジスタの製造途中の断面図（その２）である。（ｂ）は不揮発性半導体記憶装置の高電圧回路領域のトランジスタの製造途中の断面図（その２）である。 （ｃ）は不揮発性半導体記憶装置の低電圧回路領域の抵抗の製造途中の断面図（その２）である。（ｄ）は不揮発性半導体記憶装置のセルアレイ領域の製造途中の断面図（その２）である。 （ａ）は不揮発性半導体記憶装置の低電圧回路領域のトランジスタの製造途中の断面図（その３）である。（ｂ）は不揮発性半導体記憶装置の高電圧回路領域のトランジスタの製造途中の断面図（その３）である。 （ｃ）は不揮発性半導体記憶装置の低電圧回路領域の抵抗の製造途中の断面図（その３）である。（ｄ）は不揮発性半導体記憶装置のセルアレイ領域の製造途中の断面図（その３）である。 （ａ）は不揮発性半導体記憶装置の低電圧回路領域のトランジスタの製造途中の断面図（その４）である。（ｂ）は不揮発性半導体記憶装置の高電圧回路領域のトランジスタの製造途中の断面図（その４）である。 （ｃ）は不揮発性半導体記憶装置の低電圧回路領域の抵抗の製造途中の断面図（その４）である。（ｄ）は不揮発性半導体記憶装置のセルアレイ領域の製造途中の断面図（その４）である。 （ａ）は不揮発性半導体記憶装置の低電圧回路領域のトランジスタの製造途中の断面図（その５）である。（ｂ）は不揮発性半導体記憶装置の高電圧回路領域のトランジスタの製造途中の断面図（その５）である。 （ｃ）は不揮発性半導体記憶装置の低電圧回路領域の抵抗の製造途中の断面図（その５）である。（ｄ）は不揮発性半導体記憶装置のセルアレイ領域の製造途中の断面図（その５）である。 （ａ）は不揮発性半導体記憶装置の低電圧回路領域のトランジスタの製造途中の断面図（その７）である。（ｂ）は不揮発性半導体記憶装置の高電圧回路領域のトランジスタの製造途中の断面図（その７）である。 （ｃ）は不揮発性半導体記憶装置の低電圧回路領域の抵抗の製造途中の断面図（その７）である。（ｄ）は不揮発性半導体記憶装置のセルアレイ領域の製造途中の断面図（その７）である。 第２の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域のトランジスタの上面図である。 図２４のＸＸＶＩ−ＸＸＶＩ方向の断面図である。 図２４のＸＸＶＩＩ−ＸＸＶＩＩ方向の断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の抵抗の上面図である。 図２７のＸＸＩＸ−ＸＸＩＸ方向の断面図である。 第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域のトランジスタの上面図である。 図２９のＸＸＸＩ−ＸＸＸＩ方向の断面図である。 図２９のＸＸＸＩＩ−ＸＸＸＩＩ方向の断面図である。 第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域のトランジスタの上面図である。 図３２のＸＸＸＩＶ−ＸＸＸＩＶ方向の断面図である。 図３２のＸＸＸＶ−ＸＸＸＶ方向の断面図である。 第４の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域のトランジスタの上面図である。 図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ方向の断面図である。 図３５のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ方向の断面図である。 第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の抵抗の上面図である。 図３８のＸＬ−ＸＬ方向の断面図である。 第４の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の上面図である。 図４０のＸＬＩＩ−ＸＬＩＩ方向の断面図である。 第５の実施の形態に係るフラッシュメモリ装置及びシステムの概略的なブロック図である。
符号の説明
１ 半導体チップ
２ 低電圧回路領域
３ 高電圧回路領域
４ セルアレイ領域
７ 半導体基板
８、１０、１３ ｐ型ウェル
９、１１、１２ ｎ型ウェル
１４、１５、１６ 絶縁膜
１７ 電極膜
１８ 素子分離絶縁膜
１９ 絶縁膜
２０ 溝
２１乃至２６ 電極膜
２７乃至３２ 絶縁膜
３３乃至３６ ライトドーピング領域
３７ ｎ型半導体領域
３８乃至４１ ソース・ドレイン領域
４２ 絶縁膜
４３ 絶縁膜
４４乃至４９ シリサイド膜
５０ 層間絶縁膜
５１乃至５６ コンタクトプラグ
５７乃至６１ シリサイド膜
１４２…フラッシュメモリシステム
１４４…ホストプラットホーム
１４６…ＵＳＢフラッシュ装置
１４８…ＵＳＢケーブル
１５０…ＵＳＢホストコネクタ
１５２…ＵＳＢフラッシュ装置コネクタ
１５４…ＵＳＢホスト制御器
１５６…ＵＳＢフラッシュ装置制御器
１５８…フラッシュメモリモジュール
１６０…制御ライン
１６２…アドレスデータバス

Claims (5)

  1. セルアレイ領域、前記セルアレイ領域に隣接する低電圧回路領域と、前記セルアレイ領域と前記低電圧回路領域に隣接する高電圧回路領域を有する半導体基板と、
    前記半導体基板に埋め込まれた素子分離絶縁膜と、
    前記セルアレイ領域に配置され、前記半導体基板の上に設けられ前記素子分離絶縁膜に接するトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた制御ゲート電極と、前記制御ゲート電極の上に設けられた第１の金属サリサイド膜を有するメモリセルトランジスタと、
    前記低電圧回路領域に配置され、前記半導体基板の中に設けられ前記素子分離絶縁膜に囲まれたｐ型第１ソース領域とｐ型第１ドレイン領域と、前記ｐ型第１ソース領域と前記ｐ型第１ドレイン領域の間に配置される第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられ前記ｐ型第１ソース領域の第１ｐ型不純物のドーズ量に等しいドーズ量の前記第１ｐ型不純物を有し導電型がｎ型である第１ゲート電極とを有する低電圧トランジスタと、
    前記高電圧回路領域に配置され、前記半導体基板の中に設けられ前記素子分離絶縁膜に囲まれたｐ型第２ソース領域とｐ型第２ドレイン領域と、前記ｐ型第２ソース領域と前記ｐ型第２ドレイン領域の間に配置され前記第１ゲート絶縁膜の膜厚より厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられ前記ｐ型第２ソース領域の第２ｐ型不純物のドーズ量に等しいドーズ量の前記第２ｐ型不純物を有し導電型がｎ型である第２ゲート電極とを有する高電圧トランジスタを有することを特徴とする不揮発性半導体記憶装置。
  2. セルアレイ領域、前記セルアレイ領域に隣接する低電圧回路領域と、前記セルアレイ領域と前記低電圧回路領域に隣接する高電圧回路領域を有する半導体基板と、
    前記半導体基板に埋め込まれた素子分離絶縁膜と、
    前記セルアレイ領域に配置され、前記半導体基板の上に設けられ前記素子分離絶縁膜に接するトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた制御ゲート電極と、前記制御ゲート電極の上に設けられた第１金属サリサイド膜を有するメモリセルトランジスタと、
    前記低電圧回路領域に配置され、前記半導体基板の中に設けられ前記素子分離絶縁膜に囲まれた第１ソース領域と第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域の間に配置される第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられる第１導電膜と、前記第１導電膜の上に設けられ貫通する第１溝を有する第２絶縁膜と、前記第１導電膜と前記第２絶縁膜の上に設けられた第２導電膜と、前記第２導電膜の上に設けられた第２金属サリサイド膜を有する低電圧トランジスタと、
    前記高電圧回路領域に配置され、前記半導体基板の中に設けられ前記素子分離絶縁膜に囲まれた第２ソース領域と第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域の間に配置され前記第１ゲート絶縁膜の膜厚より厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられる第３導電膜と、前記第３導電膜の上に設けられ貫通する第２溝を有する第３絶縁膜と、前記第３導電膜と前記第３絶縁膜の上に設けられた第４導電膜と、前記第４導電膜の上に設けられた第３金属サリサイド膜を有する高電圧トランジスタを有することを特徴とする不揮発性半導体記憶装置。
  3. セルアレイ領域、前記セルアレイ領域に隣接する低電圧回路領域と、前記セルアレイ領域と前記低電圧回路領域に隣接する高電圧回路領域を有する半導体基板と、
    前記半導体基板に埋め込まれた素子分離絶縁膜と、
    前記セルアレイ領域に配置され、前記半導体基板の上に設けられ前記素子分離絶縁膜に接するトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた制御ゲート電極と、前記制御ゲート電極の上に設けられた第１金属サリサイド膜を有するメモリセルトランジスタと、
    前記低電圧回路領域に配置され、前記半導体基板の中に設けられ前記素子分離絶縁膜に囲まれた第１ソース領域と第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域の間に配置される第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、前記第１ゲート電極の上に設けられた第２金属サリサイド膜と、前記第１ソース領域と前記第１ドレイン領域の上方に配置され前記第２金属サリサイド膜の全面上に開口部を有する保護絶縁膜とを有する低電圧トランジスタと、
    前記高電圧回路領域に配置され、前記半導体基板の中に設けられ前記素子分離絶縁膜に囲まれ前記保護絶縁膜の下方に設けられた第２ソース領域と第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域の間に配置され前記第１ゲート絶縁膜の膜厚より厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられた第２ゲート電極と、前記第２ゲート電極の上に設けられ前記保護絶縁膜の開口部に設けられた第３金属サリサイド膜とを有する高電圧トランジスタを有することを特徴とする不揮発性半導体記憶装置。
  4. 前記低電圧回路領域に配置され、前記素子分離絶縁膜の上に設けられ、前記保護絶縁膜の下に設けられた導電体を有する抵抗をさらに有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. メモリセルトランジスタのトンネル絶縁膜と、低電圧トランジスタの第１ゲート絶縁膜と、高電圧トランジスタの第２ゲート絶縁膜を半導体基板の上に形成することと、
    メモリセルトランジスタの浮遊ゲート電極となり、低電圧トランジスタと高電圧トランジスタのゲート電極の一部になる第１のｎ型半導体膜を、前記トンネル絶縁膜、第１ゲート絶縁膜と第２ゲート絶縁膜の上に成膜することと、
    メモリセルトランジスタの層間絶縁膜となる第１絶縁膜を前記第１のｎ型半導体膜の上に成膜することと、
    前記第１絶縁膜を剥離し、低電圧トランジスタと高電圧トランジスタのゲート電極に位置する前記第１のｎ型半導体膜の上の前記第１絶縁膜を除去し、前記第１のｎ型半導体膜を露出させることと、
    メモリセルトランジスタの制御ゲート電極となり、低電圧トランジスタと高電圧トランジスタのゲート電極の一部になる第２のｎ型半導体膜を、露出した前記第１の半導体膜と前記第１絶縁膜の上に形成することと、
    メモリセルトランジスタの浮遊ゲート電極と制御ゲート電極と、低電圧トランジスタと高電圧トランジスタのゲート電極の形状に加工することと、
    メモリセルトランジスタの制御ゲート電極と、低電圧トランジスタと高電圧トランジスタのゲート電極をマスクに、前記第２のｎ型半導体膜においてｎ型不純物の濃度より前記ｐ型不純物の濃度が低くなるように前記第２のｐ型不純物のイオン注入を行い、半導体基板内に導電型がｐ型であるソース・ドレイン領域を形成することとを有することを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205202A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 半導体装置及びその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108310A (ja) * 2004-10-04 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2008010537A (ja) * 2006-06-28 2008-01-17 Toshiba Corp Ｎａｎｄ型不揮発性半導体記憶装置およびｎａｎｄ型不揮発性半導体記憶装置の製造方法
KR100919433B1 (ko) * 2006-06-29 2009-09-29 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20090000192A (ko) * 2007-01-29 2009-01-07 삼성전자주식회사 유효기간 및/ 또는 인듀어런스 데이터를 알려주는 전자시스템 및 그 방법
JP2013041891A (ja) * 2011-08-11 2013-02-28 Toshiba Corp 半導体装置
JP2014049731A (ja) * 2012-09-04 2014-03-17 Toshiba Corp 半導体装置
US9245898B2 (en) * 2014-06-30 2016-01-26 Sandisk Technologies Inc. NAND flash memory integrated circuits and processes with controlled gate height

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851361A (en) * 1988-02-04 1989-07-25 Atmel Corporation Fabrication process for EEPROMS with high voltage transistors
KR19980019727A (ko) * 1996-09-02 1998-06-25 김광호 불휘발성 반도체 메모리 장치
JPH1117035A (ja) * 1997-06-24 1999-01-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP3088369B2 (ja) 1997-12-15 2000-09-18 日本電気アイシーマイコンシステム株式会社 ダイナミック型半導体記憶装置
US6376879B2 (en) * 1998-06-08 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device having MISFETs
JP2002064157A (ja) 2000-06-09 2002-02-28 Toshiba Corp 半導体メモリ集積回路及びその製造方法
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP4811895B2 (ja) * 2001-05-02 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100399350B1 (ko) * 2001-08-09 2003-09-26 삼성전자주식회사 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법
JP2003197781A (ja) 2001-12-27 2003-07-11 Toshiba Corp 半導体装置およびその製造方法
US6791883B2 (en) * 2002-06-24 2004-09-14 Freescale Semiconductor, Inc. Program and erase in a thin film storage non-volatile memory
KR100490303B1 (ko) 2002-12-03 2005-05-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
JP2004327701A (ja) * 2003-04-24 2004-11-18 Renesas Technology Corp 不揮発性半導体記憶装置の製造方法
JP2005166822A (ja) * 2003-12-01 2005-06-23 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
JP2006108310A (ja) * 2004-10-04 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP4160550B2 (ja) * 2004-10-29 2008-10-01 株式会社東芝 不揮発性半導体記憶装置
JP2006344809A (ja) * 2005-06-09 2006-12-21 Toshiba Corp 半導体装置及びその製造方法
JP4316540B2 (ja) * 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2009010011A (ja) * 2007-06-26 2009-01-15 Toshiba Corp 半導体装置およびその製造方法
JP2009026802A (ja) * 2007-07-17 2009-02-05 Toshiba Corp 半導体装置の製造方法および半導体装置
JP4504402B2 (ja) * 2007-08-10 2010-07-14 株式会社東芝 不揮発性半導体記憶装置
JP2009059931A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置
JP2009135214A (ja) * 2007-11-29 2009-06-18 Toshiba Corp 半導体記憶装置およびその製造方法
JP2009141218A (ja) * 2007-12-07 2009-06-25 Toshiba Corp 半導体装置
JP5269428B2 (ja) * 2008-02-01 2013-08-21 株式会社東芝 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205202A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 半導体装置及びその製造方法

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