JP2009135214A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。
【選択図】図３Ａ

Description

本発明は、ＦｉｎＦＥＴ化されたメモリセル構造を備えた半導体記憶装置およびその製造方法に関する。

半導体記憶装置は、近年の素子の高集積化に伴い構成素子が急速に微細化している。このような近年の流れに応えるため、現在主流となっている平面型（プレーナ型）のメモリセル構造に代えてＦｉｎＦＥＴ化されたメモリセル構造が提案されている。このＦｉｎＦＥＴ化メモリセルを採用すると、電荷の蓄積量が増大することによりデータ保持特性が向上するため注目されているが、このようなＦｉｎＦＥＴ化メモリセルを採用した半導体記憶装置が提案されている（例えば、特許文献１、非特許文献１参照）。

例えば、非特許文献１に開示されている技術によれば、複数のアクティブエリアが互いに平行に所定方向に延設されており、ＳｉＯ_２（ゲート絶縁膜）／ＳｉＮ（電荷トラップ層）／Ａｌ_２Ｏ_３膜（ゲート絶縁膜）がこれらのアクティブエリアを覆うように堆積されている。また、ＴａＮ／ポリシリコンがＳｉＯ_２／ＳｉＮ／Ａｌ_２Ｏ_３膜の上に堆積され、これらをワード線として機能させている。しかしながら、複数のアクティブエリア間が所望の素子分離領域によって素子分離されているものの、アクティブエリアとして機能する領域の高さが加工ばらつきを含むため、カップリング比にバラつきが生じ、書込／消去時の特性バラつきを生じる。これにより、メモリセル特性にバラつきが生じる虞がある。また、複数のアクティブエリア間の電流リークの問題も生じる。
特開２００７−１１００２９号公報 Se Hoon Lee、外１４名、"Improved post-cycling characteristic of FinFET NAND Flash"、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００６、Ｄｅｃ ２００６、p.１−４

本発明は、ＦｉｎＦＥＴ型構造を採用した半導体記憶装置において、カップリング比の各メモリセル間のバラつきを抑制することで書込／消去時の特性を均一化することを第１の目的とし、複数のアクティブエリア間のリーク電流を抑制することを第２の目的とした半導体記憶装置およびその製造方法を提供することを目的とする。

本発明の一態様は、半導体基板と、開口を有すると共に上面高さが均一に形成された絶縁膜を介して前記半導体基板に形成され、かつ、前記絶縁膜に設けられた開口を介して前記半導体基板に一体に上面高さが均一に形成される半導体層によるアクティブエリアであって前記絶縁膜の上面上に達する溝により互いにストライプ状に分断された複数のアクティブエリアと、前記複数のアクティブエリアの上面および側面を覆うように形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に前記複数のアクティブエリアの上面および側面に前記第１のゲート絶縁膜を挟んで対向した対向面を備えてなる電荷トラップ層と、前記電荷トラップ層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極とを備えている。

本発明の別の態様は、半導体基板と、前記半導体基板上に上面が面一に形成された絶縁膜を介して形成され、かつ、前記絶縁膜に設けられた開口を介して前記半導体基板に一体な半導体層によるアクティブエリアであって前記絶縁膜の上面上に達する溝によりストライプ状に互いに分断形成された複数のアクティブエリアと、前記複数のアクティブエリアの上面および側面を覆うように形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に前記複数のアクティブエリアの上面および側面に前記第１のゲート絶縁膜を挟んで対向した対向面を備えてなる電荷トラップ層と、前記電荷トラップ層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極とを備えている。

本発明の別の態様は、半導体基板に、開口を有すると共に上面高さが均一な絶縁膜を形成する工程であって、前記開口を介して一体で、かつ、前記絶縁膜の上面上に上面高さを均一に半導体層を形成するように前記絶縁膜を形成する工程と、前記絶縁膜の上面上の半導体層に前記絶縁膜の開口非形成領域に対して当該絶縁膜の上面に達する溝を形成して複数のアクティブエリアを分断形成する工程と、前記複数のアクティブエリアを分断した溝形成面および前記複数のアクティブエリアの上面に沿って第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にゲート電極を形成する工程とを備えている。

本発明の別の態様は、半導体基板上に、開口を有すると共に当該開口の非形成領域の上面高さが均一な絶縁膜を形成する工程と、前記絶縁膜の上面上、および前記絶縁膜の開口内に半導体層を形成する工程であって当該半導体層の上面高さを均一に形成する工程と、前記絶縁膜の上面上の半導体層に前記絶縁膜の開口非形成領域に対して当該絶縁膜の上面に達する溝を形成して複数のアクティブエリアを分断形成する工程と、前記複数のアクティブエリアを分断した溝形成面および前記複数のアクティブエリアの上面に沿って第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にゲート電極を形成する工程とを備えている。

本発明の一態様によれば、カップリング比の各メモリセル間のバラつきを抑制することで書込／消去時の特性を均一化することができる。
本発明の一態様によれば、複数のアクティブエリア間のリーク電流を抑制できる。

（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１ないし図１０を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一または類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率などは現実のものとは異なる。

図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域内のメモリセルアレイの一部の等価回路図を示しており、図２は、メモリセル領域の一部構造を模式的な平面図によって示している。
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画されている。図１に示すように、メモリセル領域ＭにはメモリセルアレイＡｒが構成されており、周辺回路領域にはメモリセルを駆動するための周辺回路（図示せず）が構成されている。尚、周辺回路は、メモリセルアレイＡｒのメモリセルに不揮発的に記憶されたデータを読出、書込、消去処理を行うために設けられている。

メモリセル領域Ｍ内のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行方向および列方向に配列されることにより構成されている。

図１中、ワード線方向（所定方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中ワード線方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１により共通接続されている。また、ワード線方向に配列された選択ゲートトランジスタＴｒｓ２は、選択ゲート線ＳＧＬ２により共通接続されている。

選択ゲートトランジスタＴｒｓ１のドレイン領域には、ビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中のワード線方向に直交交差する交差方向（ビット線方向）に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース線コンタクトＣＳを介してソース線ＳＬに接続されている。

図２は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。アクティブエリアＳａが半導体層によりビット線方向に沿って形成されており、ワード線方向に所定間隔で複数形成されている。複数のアクティブエリアＳａ間に素子分離領域Ｓｂが設けられている。

複数のビット線コンタクトＣＢが、ビット線方向に延伸した複数のアクティブエリアＳａ上にそれぞれ形成されている。これらの複数のビット線コンタクトＣＢは、ワード線方向に並設されている。選択ゲート線ＳＧＬ１は、平面的には複数のビット線コンタクトＣＢを挟んで一対形成されている。

選択ゲート線ＳＧＬ１と交差するアクティブエリアＳａ上には、それぞれ、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており、選択ゲート線ＳＧＬ１によってワード線方向に沿って連結されている。

ワード線ＷＬが、素子領域Ｓａの延伸方向と直交した方向に沿って形成されている。ワード線ＷＬと交差するアクティブエリアＳａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。これらのゲート電極ＭＧは、ワード線方向およびビット線方向に並設されている。ワード線ＷＬは、複数のアクティブエリアＳａおよび複数の素子分離領域Ｓｂの上方を渡って形成されていると共に、ワード線方向に並設されたゲート電極ＭＧ（制御ゲート電極ＣＧ：ゲート電極：後述の図３Ｂ参照）を連結するように形成されている。

図３Ａは、図２のＡ−Ａ線に沿う断面を模式的に示しており、図３Ｂは、図２のＢ−Ｂ線に沿う断面を模式的に示している。
図３Ａに示すように、Ｐ型の単結晶シリコン半導体基板２は、その表層にＮウェル２ｂが構成されており、そのさらに表層にＰウェル２ｃが構成されている。Ｐウェル２ｃにはシリコン酸化膜３が絶縁膜（基板表層絶縁膜）として構成されている。このシリコン酸化膜３は、半導体基板２の表面よりも下方に位置して半導体基板２の表面内方向に沿ってＳＯＩ（Silicon On Insulator）用の絶縁膜として形成されており、これによりＳＯＩ構造が構成されている。このシリコン酸化膜３はＰウェル２ｃに内包されるように形成されている。

図３Ｂに示すように、シリコン酸化膜３には開口３ａが設けられており、Ｐウェル２ｃは当該シリコン酸化膜３の開口３ａの形成領域を介して半導体基板２の表面上に露出するようにＰ型シリコン層２ｃｃとして構成されている。図３Ａに示すように、シリコン酸化膜３は、その上面３ｂが開口３ａの形成領域以外の領域においては平面的に面一に形成されている。

図３Ｂに示すように、半導体基板２の最表層においては、シリコン酸化膜３の直上に位置してＮ型の拡散層２ｄ、２ｅ、２ｆが構成されている。拡散層２ｄは選択ゲート線ＳＧＬ１−ＳＧＬ２の各外側端脇間におけるＰウェル２ｃの表層に位置して形成されている。拡散層２ｅはビット線コンタクトＣＢの直下領域に位置して、シリコン酸化膜３の上面直上からシリコン基板２の表面に至る高さまで形成されている。拡散層２ｅは、特にビット線コンタクトＣＢとの接触部分に高濃度のＮ型の不純物が拡散されているため図中には符号「Ｎ＋」を付して示している。拡散層２ｆはソース線コンタクトＣＳの直下領域に位置してシリコン酸化膜３の上面直上からシリコン基板２の表面に至る高さまで形成されている。拡散層２ｆはソース線コンタクトＣＳとの接触部分に高濃度のＮ型の不純物が拡散されているため、図中には符号「Ｎ＋」を付して示している。拡散層２ｄ、２ｅ、２ｆおよびＰ型シリコン層２ｃｃが図２のアクティブエリアＳａを構成している。

図３Ａに示すように、シリコン基板２の表面に素子分離溝２ｇが形成されており、図２に示すように、アクティブエリアＳａがストライプ状に配設されている。このアクティブエリアＳａはワード線方向に互いに分断されている。

図３Ａに示すワード線方向断面においては、ゲート絶縁膜４は、複数のアクティブエリアＳａの上面Ｓａａおよび側壁面Ｓａｂ（両側壁面）を覆うように形成され、複数のアクティブエリアＳａのそれぞれの上面Ｓａａおよび側壁面Ｓａｂに沿ってトンネル絶縁膜として形成されている。アクティブエリアＳａの側壁面Ｓａｂが溝形成面に相当する。さらに、ゲート絶縁膜４は、アクティブエリアＳａの側壁面Ｓａｂに沿って形成された部分から素子分離領域Ｓｂにおけるシリコン酸化膜３の上面３ｂ上に渡ってワード線方向に連続して形成されている。尚、セルユニットＵＣの形成領域内においてシリコン酸化膜３の上面３ｂの高さはほぼ同一の高さに形成されている。素子分離領域Ｓｂ内においては、ゲート絶縁膜４は、シリコン酸化膜３の上面３ｂの直上に沿って形成されている。

電荷トラップ層５はゲート絶縁膜４の上に形成されている。この電荷トラップ層５はシリコン窒化膜により構成され、ゲート絶縁膜４の上面上および外側面上に沿って形成されている。電荷トラップ層５は、その下面および内側面がゲート絶縁膜４を挟んで複数のアクティブエリアＳａと対向した対向面を備えて構成されている。

電荷トラップ層５の上にはゲート絶縁膜６が形成されている。このゲート絶縁膜６は、シリコン酸化膜およびシリコン窒化膜の積層構造（例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜））により形成されている。このゲート絶縁膜６は、電荷トラップ層５の上面上および外側面上に沿って形成されている。

図３Ａに示すように、ゲート絶縁膜６の上には導電層７が構成されている。この導電層７は、リン等の不純物がドープされたポリシリコンおよび当該ポリシリコン上に形成されたタングステンシリサイド層により構成されており、ワード線ＷＬとして機能する。

図３Ｂに示すビット線方向断面においては、選択ゲート電極ＳＧ、制御ゲート電極ＣＧ（ワード線ＷＬ）の形成領域において、半導体基板２上にゲート絶縁膜４を介して電荷トラップ層５、ゲート絶縁膜６、導電層７が順に積層して構成されている。これらのゲート絶縁膜４、電荷トラップ層５、ゲート絶縁膜６および導電層７はその側面が面一に形成されている。このようにして、選択ゲート電極ＳＧは、ゲート絶縁膜４および６、電荷トラップ層５、導電層７により構成されている。また、メモリセルのゲート電極ＭＧは、ゲート絶縁膜４および６、電荷トラップ層５、導電層７により構成されている。このような各メモリセルの構造は、ＦｉｎＦｅｔ型とも称されている。

また、拡散層２ｅの直上にはビット線コンタクトＣＢが構成されており、当該ビット線コンタクトＣＢの直上にビット線ＢＬが構成されている。拡散層２ｆの直上にはソース線コンタクトＣＳが構成されており、当該ソース線コンタクトＣＳを介して図示しないソース線ＳＬの配線構造に接続されている。層間絶縁膜１０が、シリコン酸化膜により形成されており、ソース線コンタクトＣＳ、メモリセルのゲート電極ＭＧ、選択ゲート電極ＳＧの各上面、側面を覆うように形成されている。また層間絶縁膜１０は、ビット線コンタクトＣＢの側面を覆うように形成されている。

上記に説明したフラッシュメモリ装置１は、初期状態では各メモリセルトランジスタＴｒｍのデータが消去状態となっている。この場合、しきい値電圧が負となるためメモリセルトランジスタＴｒｍはディプレッションモードで動作する。また、メモリセルトランジスタＴｒｍの電荷トラップ層５に電子がトラップされるとしきい値電圧が正になり、エンハンスメントモードで動作する。

電荷トラップ層５は、電子が準安定状態となるトラップ準位を形成し外部から電界が与えられることにより電子が電荷トラップ層５を通過するときに電子を捕捉する。各メモリセルでは、データ値が電荷トラップ層５によりトラップされた電子の捕捉状態に応じて決定される。これにより、データが各メモリセルに記憶保持される。電子は、各メモリセル毎に電荷トラップ層５による捕捉状態が持続され、上記構成説明に示したように電荷トラップ層５がワード線方向に構造的に連続して接続されていたとしても、電子捕捉状態が各メモリセル毎に保持されることによって各メモリセルが不揮発的にデータを記憶できる。尚、電荷トラップ層５は選択ゲート電極ＳＧ内にも設けられており、電子は当該選択ゲート電極ＳＧの電荷トラップ層５にもトラップされるが、必要に応じて周辺回路がＰウェル２ｃに高電圧を印加することによって電荷トラップ層５にトラップされた電子をＰウェル２ｃに放出させている。

各メモリセルトランジスタＴｒｍのしきい値電圧は、電荷トラップ層５に捕捉される電子のトラップ状態に応じて決定される。尚、近年の要求に伴い１個のメモリセルに多値の情報を記憶する多値記憶技術も発達している。多値記憶は、各メモリセルトランジスタＴｒｍのしきい値を３〜４以上の複数分布に制御することによって行われるが、ここでは説明の簡単化のため２値記憶の場合について消去処理、書込処理、読出処理の各動作説明を行う。以下の説明では、特に断らない限り、上記の場合の消去状態をデータ「１」とし、電子が電荷トラップ層５に十分にトラップされている状態をデータ「０」とする。

フラッシュメモリ装置１の周辺回路は、ビット線ＢＬや、各ブロックＢＬＫ（図１参照）のワード線ＷＬ、選択ゲート線ＳＧＬ１、ＳＧＬ２に適切なバイアスを与えることにより、データの消去、書込、読出処理を行う。

データの消去は、ワード線方向に配列された１ブロックＢＬＫの複数のＮＡＮＤセルユニットＵＣを単位として行われる。図４は、周辺回路がデータ消去、読出、書込処理時にそれぞれ印加する電圧レベルを概略的に示している。図４に示すように、消去時には、消去選択ブロックの選択ゲート線ＳＧＬ１、ＳＧＬ２、ビット線ＢＬおよびソース線ＳＬをフローティング状態とし、消去選択ブロックのワード線ＷＬに０Ｖを印加すると共に、Ｎウェル２ｂおよびＰウェル２ｃに電源電圧より高い正の消去電圧（例えば１５〜２４Ｖ）を印加する。

尚、この消去電圧は、周辺回路により昇圧された電圧である。このようなバイアスが与えられると、Ｐ型シリコン層２ｃｃとＮ型の拡散層２ｄとが順バイアスとなり、Ｎ型の拡散層２ｄの電位が上昇する。すると、電荷トラップ層５はワード線ＷＬと拡散層２ｄとの間に介在して設けられているため、当該電荷トラップ層５にトラップされた電子が拡散層２ｄに放出され、メモリセルトランジスタＴｒｍはそのしきい値電圧が正から負に移行する。これにより、メモリセルは消去状態に移行する。

上述と同時に、消去非選択ブロックでは、Ｐ型シリコン層２ｃｃからＮ型の拡散層２ｄに順バイアスが与えられるため拡散層２ｄの電位が上昇するが、図４に示すように、ワード線ＷＬはフローティング状態にされるため、ワード線ＷＬと拡散層２ｄとの間が容量結合し、電荷トラップ層５の電位も拡散層２ｄとほぼ同一電位まで上昇し、電荷トラップ層５は電子をトラップした状態で保持する。この場合メモリセルの消去は行われない。

データの書込は、図４に示すように電圧を印加することによって行われる。Ｎウェル２ｂおよびＰウェル２ｃに低電圧（０Ｖ又はそれ以下）を印加し、書込選択ワード線ＷＬ（書込選択ページ）には書込用の昇圧電圧（高電圧：例えば２０Ｖ）を印加する。また、書込非選択のワード線ＷＬ（書込非選択ページ）には書込電圧よりも低い０または正の電圧（例えば０Ｖ〜中間電圧１０Ｖ）を印加する。

また選択ゲート線ＳＧＬ１には正の電源電圧を印加すると共に、選択ゲート線ＳＧＬ２には当該電源電圧よりも低い電圧（０Ｖ）を印加する。またソース線ＳＬには０Ｖないし所定の正電圧を印加する。上述の電圧印加に先立ち、ビット線ＢＬには「０」書込の場合には低電圧（０Ｖ）を印加し、「１」書込の場合には電源電圧を印加する。

このとき、「０」書込のメモリセルの拡散層２ｄ（チャネル領域）には正電位が印加されないため、ワード線ＷＬに書込用の正の高電圧が与えられていると、当該書込選択ワード線ＷＬと「０」書込の拡散層２ｄとの間に正の高電圧が印加されＦＮトンネル電流が流れる。すると、当該書込選択ワード線ＷＬと「０」書込の拡散層２ｄとの間に介在した電荷トラップ層５に電子がトラップされるようになる。

「１」書込のメモリセルの拡散層２ｄには、ビット線ＢＬから当該ビット線ＢＬに与えられる電圧から選択ゲートトランジスタＴｒｓ１のドレイン−ソース間電圧だけ低下した正バイアスが印加されるが、書込選択ワード線ＷＬにも同様の正バイアスが与えられるため、電子は電荷トラップ層５に捕捉されない。すなわち消去状態（データ「１」）が保持される。

データの読出は、図４に示すように電圧を印加することによって行われる。ソース線ＳＬに０Ｖを印加し、ビット線ＢＬに所定の正電圧を印加しながらフローティング状態に保持する。また、選択ゲート線ＳＧＬ１、ＳＧＬ２には選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２が転送状態（オン状態）となる所定電圧を印加し、転送ゲートトランジスタとして機能させる。読出選択ワード線には読出用の所定電圧（０Ｖ）を印加し、読出非選択ワード線には転送用の電圧を印加し、当該読出非対象メモリセルのメモリセルトランジスタＴｒｍを転送ゲートトランジスタとして機能させる。

すると、読出対象メモリセルに記憶保持されているデータが「０」であれば、当該読出対象メモリセルのメモリセルトランジスタＴｒｍはオフし、ビット線ＢＬの電位は保持されるが、データが「１」であれば読出対象メモリセルのメモリセルトランジスタＴｒｍはオンしビット線ＢＬから転送ゲートとなる読出非対象メモリセルトランジスタＴｒｍを通じて正電荷がソース線ＳＬ側に放電される。このとき、周辺回路はビット線ＢＬにフローティング状態で保持される電位をセンスアンプ（図示せず）によって検出することでデータを読出すことができる。

上記構造の製造方法について説明する。尚、フラッシュメモリ装置１内のメモリセル領域Ｍ内の製造方法についてのみ説明し、周辺回路領域の製造方法については省略する。また、添え字Ａを付した図５Ａないし図９Ａは、図２のＡ−Ａ線に沿って製造途中の各製造段階を模式的に示した図であり、添え字Ｂを付した図５Ｂないし図９Ｂ、図１０は、図２のＢ−Ｂ線に沿って製造途中の各製造段階を模式的に示した図である。

まず図５Ａおよび図５Ｂに示すように、シリコン基板２の表層にＮウェル２ｂおよびＰウェル２ｃを形成する。次に、図５Ｂに示すように、シリコン基板２上にレジスト８を塗布し通常のリソグラフィにより当該レジスト８を選択ゲート電極ＳＧの形成領域Ｇにパターンニングし、当該レジスト８をマスクとして酸素イオンを注入し、シリコン基板２の表面から所定深さ領域Ｒにおいてイオン濃度ピークとなるように酸素イオン注入層を形成する。

次に、Ｎ_２雰囲気中で所定温度、所定時間（例えば１３００℃、６時間）のアニールを行うことでシリコン酸化膜３をシリコン基板２中（表層内）に絶縁膜として形成する。このとき、パターンニングされたレジスト８がマスクとなっているため、シリコン酸化膜３は選択ゲート電極ＳＧの形成領域Ｇの直下方に開口３ａを有した状態で所定深さ領域Ｒ内に構成される。シリコン酸化膜３は、その上面３ｂがシリコン基板２の表面からの深さ４０〜１００ｎｍ程度の所定深さ位置になるように形成される。このようにして、ＳＩＭＯＸ(Separation by Implanted Oxygen)法によりシリコン酸化膜３を形成したシリコン基板２を得ることができる。

次に、図６Ａおよび図６Ｂに示すように、レジスト８を一旦剥離し、再度レジスト９を塗布し、当該レジスト９をアクティブエリアＳａの構成領域（ビット線方向に沿うと共にワード線方向に離間した複数領域）にストライプ状にパターンニングしてマスクとして形成し、ＲＩＥ（Reactive Ion Etching）法により異方性エッチング処理することで素子分離溝２ｇを形成する。このとき、シリコン酸化膜３に対して高選択性を有する条件にてシリコン基板２の表面をエッチング処理する。すると、シリコン酸化膜３がエッチング処理のストッパーとして機能するため、エッチング時間を調整することでアクティブエリアＳａの構造を複数に確実に分断できる。

この場合、シリコン基板２の主表面（上面）高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されているため、素子分離溝２ｇの形成深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに均一に調整することができる。

この場合、アクティブエリアＳａは、ビット線方向に連続し、ワード線方向には互いに分離された状態で形成される。これにより、ワード線方向に隣り合う複数のアクティブエリアＳａ−Ｓａ間にリークする電流を抑制することができる。これによりパンチスルー現象を効果的に防ぐことができ、素子間耐圧が向上し信頼性が向上する。

次に、図７Ａおよび図７Ｂに示すように、アクティブエリアＳａ上にイオン注入時のレジストマスクをパターンニングし、シリコン酸化膜３の直上にＮ型の拡散層２ｄ、２ｅ、２ｆを形成するため、リン（Ｐ）または砒素（Ａｓ）等のＮ型の不純物を適切な所定条件で低濃度イオン注入する。この不純物は、後に熱処理されることによって活性化される。次に、レジストマスクを除去処理し、アクティブエリアＳａの上面Ｓａａ上および側壁面Ｓａｂ上に沿ってＣＶＤ法によりシリコン酸化膜をゲート絶縁膜４として堆積する。

次に、図８Ａおよび図８Ｂに示すように、ゲート絶縁膜４の上面上、外側面上に沿ってＣＶＤ法によりシリコン窒化膜を電荷トラップ層５として堆積する。次に、図９Ａおよび図９Ｂに示すように、電荷トラップ層５の上面上、外側面上に沿ってＣＶＤ法によりシリコン酸化膜をゲート絶縁膜６として形成する。

次に、図２のＢ−Ｂ線に沿う断面を図１０に示すように、ゲート絶縁膜６上に導電層７を形成する。尚、この時点において図２のＡ−Ａ線に沿う断面は、図３Ａと同様の構造となるため図示を省略している。次に、導電層７、ゲート絶縁膜６、電荷トラップ層５、ゲート絶縁膜４をＲＩＥ法による異方性エッチング処理によってビット線方向に複数に分断する。この後、層間絶縁膜１０等を堆積し、当該層間絶縁膜１０にコンタクトホールを形成した後、ビット線コンタクトＣＢおよびソース線コンタクトＣＳが接触するシリコン基板２のコンタクト領域に拡散層を高濃度に形成した後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳを形成し、さらにビット線ＢＬなどの多層配線を形成することでフラッシュメモリ装置１を構成できるがこの詳細は省略する。

本実施形態では、Ｆｉｎ型構造を採用したメモリセル領域Ｍ内の構造において、シリコン基板２の主表面（上面）高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されているため、素子分離溝２ｇの深さを均一に調整することができ、アクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに均一に調整することができる。これにより、制御ゲート電極ＣＧと電荷トラップ層５との間の対向領域の面積を各メモリセル間で均一に保つことができ、カップリング比のメモリセル間バラつきを抑制することができる。これにより、メモリセルトランジスタＴｒｍの書込／消去動作後のしきい値電圧のバラつきを抑制でき、書込／消去時の特性を各メモリセル間で均一化することができる。

また、複数のアクティブエリアＳａが、シリコン酸化膜３の面一な上面上まで達して貫通する素子分離溝２ｇによって互いに分断されているため、隣り合う複数のアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれ、隣り合う複数のアクティブエリアＳａ間のリーク電流を抑制することができる。

例えば、特許文献１に開示されるように、ＳＴＩ（Shallow Trench Isolation）による素子分離技術を適用すると、粗密形状差やウェハ面内位置依存性などの誤差によって素子分離領域Ｓｂの深さ調整にばらつきを生じてしまう虞がある。本実施形態では、ＳＩＭＯＸ法によりシリコン酸化膜３を形成し、アクティブエリアＳａをシリコン酸化膜３の上面３ｂの上まで達する素子分離溝２ｇによって複数に分断しているため、アクティブエリアＳａを確実に同一高さで分断できる。

例えば、書込時の電荷トラップ層５のトラップ量が少ない状態を想定すると、ゲート絶縁膜４の脇にトラップされた電子が何らかの要因でデトラップされた場合、電子１個当たりのしきい値変動量が見かけ上大きくなるため、データ保持特性の劣化が懸念される。本実施形態では、隣り合うアクティブエリアＳａ間のリーク電流を抑制できると共にアクティブエリアＳａの高さを均一に調整できるため、メモリセルトランジスタＴｒｍのしきい値電圧調整（電荷トラップ層５による電子トラップ量調整）が厳密に要求される多値型のメモリセルを採用する場合に特に有効な構造となる。

（第２の実施形態）
図１１Ａないし図１３Ｂは、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、電荷トラップ層として電荷蓄積層を適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。

図１３Ａは、図３Ａに対応した断面図を示しており、図１３Ｂは、図３Ｂに対応した断面図を示している。電荷蓄積層１５が前述実施形態の電荷トラップ層５に代えて形成されている。電荷蓄積層１５は所謂浮遊ゲート電極ＦＧである。この電荷蓄積層１５が、電荷トラップ層５と異なるところは、不純物ドープ型またはノンドープ型のポリシリコンにより構成されていると共に、ワード線方向にも各メモリセル毎に分断された構造となっている。

図１３Ａに示すように、電荷蓄積層１５は、隣り合うアクティブエリアＳａ−Ｓａ間の中間領域となる素子分離領域Ｓｂ内のシリコン酸化膜３上において分断されている。ゲート絶縁膜６は、電荷蓄積層１５の上面および側壁面（側面）に沿って形成されている。このゲート絶縁膜６は隣り合うアクティブエリアＳａ−Ｓａ間の中間領域においてゲート絶縁膜４の直上に構造的に接触して形成されている。導電層７は、ゲート絶縁膜６の上面上および外側面上に接触して形成されている。

図１３Ｂに示すように、選択ゲート電極ＳＧは、メモリセルのゲート電極ＭＧとほぼ同様の構造となっており、ゲート絶縁膜６の中央に開口が設けられており、導電層７および電荷蓄積層１５間が構造的および電気的に接続されている。

図１１Ａないし図１２は、上記構造の製造方法を概略的に示している。前述実施形態にて説明したようにゲート絶縁膜４を形成した後、図１１Ａおよび図１１Ｂに示すように、当該ゲート絶縁膜４上にポリシリコン１５ａを堆積し、図１２に示すように、当該ポリシリコン１５ａ上にレジスト（図示せず）を塗布し当該レジストをパターンニングして当該ポリシリコン１５ａをＲＩＥ法などのドライエッチング処理によってスリットを形成し電荷蓄積層１５を構成する。次に、図１３Ａおよび図１３Ｂに示すように、ゲート絶縁膜６を堆積し、当該ゲート絶縁膜６上に導電層７を形成する。この後の工程は前述実施形態と同様のため省略する。
本実施形態によれば、電荷トラップ層５に代えて電荷蓄積層１５を適用しても前述実施形態と同様の作用効果を得ることができる。

（第３の実施形態）
図１４および図１５は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、シリコン基板２にシリコン酸化膜３およびアクティブエリアＳａを形成する方法を変更したところにある。

図１４および図１５は、シリコン基板２にシリコン酸化膜３を形成するときの工程断面を示している。図１４に示すように、ＣＶＤ法などによりシリコン基板２上にシリコン酸化膜３を所定膜厚形成し、次に通常のリソグラフィ技術および異方性エッチング処理を用いてシリコン酸化膜３に開口３ａを形成する。

次に、図１５に示すように、開口３ａ内およびシリコン酸化膜３上に非晶質シリコン２２をＣＶＤ法などにより堆積する。この非晶質シリコン層２２は上面高さを均一にして形成する。次に、シリコン基板２を種として開口３ａを通じて当該非晶質シリコン層２２を固相エピタキシャル成長することでアクティブエリアＳａを構成する半導体層２２を構成する。これによりＳＯＩ構造が得られる。この後、固相エピタキシャル成長された半導体層２２を前述実施形態と同様の製造工程を経て加工することでアクティブエリアＳａとしてシリコン基板２上に一体形成することができる。このような製造方法でも前述実施形態とほぼ同様の作用効果を奏する。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ＳＯＩ用絶縁膜は、前記実施形態で説明した方法以外でも貼り合わせ法を適用して構成しても良い。
制御ゲート電極ＣＧ（ワード線ＷＬ）をポリシリコンおよびタングステンシリサイドの積層構造による導電層７によって構成した実施形態を示したが、金属、ポリシリコンの何れか単層によって構成しても良いし、タングステン以外の他の金属（コバルト等）をシリコンに化合したシリコン化合物を含んだ構成で形成されていても良い。

電荷トラップ層５としてシリコン窒化膜を適用した電荷トラップ型のセル構造（所謂ＳＯＮＯＳ構造、ＭＯＮＯＳ構造）に適用できる。
ゲート絶縁膜６をシリコン酸化膜により形成した実施形態を示したが、シリコン酸化膜およびシリコン窒化膜の積層構造により形成しても良いし、金属酸化物により形成しても良いし、これらの積層構造により形成しても良い。

第１の実施形態においては、選択ゲート線ＳＧＬ１−メモリセルゲート電極ＭＧ間の各膜４〜６、メモリセルゲート電極ＭＧ−ＭＧ間の各膜４〜６、選択ゲート線ＳＧＬ２−メモリセルゲート電極ＭＧ間の各膜４〜６がビット線方向に分断処理された実施形態を示したが、これらは互いに構造的に接続されていても良い。すなわち膜４〜６は、メモリセル領域Ｍ内においてはビット線コンタクトＣＢおよびソース線コンタクトＣＳの形成領域を除いてほぼ全面に形成されていても良い。

本発明の第１の実施形態に係りメモリセル領域の一部を示す電気的構成図 メモリセル領域内の一部構造を模式的に示す平面図 図２のＡ−Ａ線に沿って模式的に示す断面図 図２のＢ−Ｂ線に沿って模式的に示す断面図 印加電圧レベルを概略的に示す説明図 製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その１） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その１） 製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その２） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その２） 製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その３） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その３） 製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その４） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その４） 製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その５） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その５） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その６） 本発明の第２の実施形態について、製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その６） 製造途中の断面を模式的に示す図（図２のＢ−Ｂ線に沿って示す図：その７） 製造途中の断面を模式的に示す図（図２のＡ−Ａ線に沿って示す図：その７） 図３Ａ相当図 図３Ｂ相当図 本発明の第３の実施形態を示すアクティブエリアおよび絶縁膜の製造工程断面図（その１） アクティブエリアおよび絶縁膜の製造工程断面図（その２）

符号の説明

図面中、１はフラッシュメモリ装置（半導体記憶装置）、２はシリコン基板（半導体基板）、２ｄはシリコン基板（半導体層）、３はシリコン酸化膜（絶縁膜）、Ｓａはアクティブエリア、Ｓａａはアクティブエリアの上面、Ｓａｂはアクティブエリアの側壁面（溝形成面）、４はゲート絶縁膜、５は電荷トラップ層、６はゲート絶縁膜、７は導電層（ゲート電極）を示す。

Claims (5)

1. 半導体基板と、
   開口を有すると共に上面高さが均一に形成された絶縁膜を介して前記半導体基板に形成され、かつ、前記絶縁膜に設けられた開口を介して前記半導体基板に一体に上面高さが均一に形成される半導体層によるアクティブエリアであって前記絶縁膜の上面上に達する溝により互いにストライプ状に分断された複数のアクティブエリアと、
   前記複数のアクティブエリアの上面および側面を覆うように形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に前記複数のアクティブエリアの上面および側面に前記第１のゲート絶縁膜を挟んで対向した対向面を備えてなる電荷トラップ層と、
   前記電荷トラップ層上に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成されたゲート電極とを備えたことを特徴とする半導体記憶装置。
2. 半導体基板と、
   前記半導体基板上に上面が面一に形成された絶縁膜を介して形成され、かつ、前記絶縁膜に設けられた開口を介して前記半導体基板に一体な半導体層によるアクティブエリアであって前記絶縁膜の上面上に達する溝によりストライプ状に互いに分断形成された複数のアクティブエリアと、
   前記複数のアクティブエリアの上面および側面を覆うように形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に前記複数のアクティブエリアの上面および側面に前記第１のゲート絶縁膜を挟んで対向した対向面を備えてなる電荷トラップ層と、
   前記電荷トラップ層上に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成されたゲート電極とを備えたことを特徴とする半導体記憶装置。
3. 半導体基板に、開口を有すると共に上面高さが均一な絶縁膜を形成する工程であって、前記開口を介して一体で、かつ、前記絶縁膜の上面上に上面高さを均一に半導体層を形成するように前記絶縁膜を形成する工程と、
   前記絶縁膜の上面上の半導体層に前記絶縁膜の開口非形成領域に対して当該絶縁膜の上面に達する溝を形成して複数のアクティブエリアを分断形成する工程と、
   前記複数のアクティブエリアを分断した溝形成面および前記複数のアクティブエリアの上面に沿って第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上に電荷トラップ層を形成する工程と、
   前記電荷トラップ層上に第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜上にゲート電極を形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
4. 前記絶縁膜を形成する工程では、ＳＩＭＯＸ法により行うことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
5. 半導体基板上に、開口を有すると共に当該開口の非形成領域の上面高さが均一な絶縁膜を形成する工程と、
   前記絶縁膜の上面上、および前記絶縁膜の開口内に半導体層を形成する工程であって当該半導体層の上面高さを均一に形成する工程と、
   前記絶縁膜の上面上の半導体層に前記絶縁膜の開口非形成領域に対して当該絶縁膜の上面に達する溝を形成して複数のアクティブエリアを分断形成する工程と、
   前記複数のアクティブエリアを分断した溝形成面および前記複数のアクティブエリアの上面に沿って第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上に電荷トラップ層を形成する工程と、
   前記電荷トラップ層上に第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜上にゲート電極を形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。

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