JP2006313911A - マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法 - Google Patents

マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法 Download PDF

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Abstract

【課題】マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法を提供する。
【解決手段】フィンの両側壁にスペーサ形態にそれぞれ形成された一対のゲート電極と、ゲート電極と半導体基板との間にそれぞれ形成された一対のストレージノードと、を備える不揮発性メモリ素子である。ゲート電極は、相互に離隔されてフィンにそれぞれ形成されたソース及びドレインを共有する。チャンネル領域は、ソース及びドレイン間のフィンの両側壁の表面領域にそれぞれ形成される。
【選択図】図１Ａ

Description

本発明は、半導体メモリ素子に係り、特に、マルチビット及びマルチレベルで動作する不揮発性メモリ素子(Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ：ＮＶＭ)、その動作及び製造方法に関する。
不揮発性メモリ素子、例えばフラッシュメモリは、制御ゲートと半導体基板との間に導電性フローティングゲートを介在している。このようなフローティングゲートは、電荷保存のためのストレージノードとして用いられる。フラッシュメモリは、フローティングゲートの電荷の蓄積如何によって半導体基板のしきい電圧が変わることを利用して、半導体基板に導電性チャンネルの形成如何、すなわち電流の流れ如何を判読する。一方、他の不揮発性メモリ素子、例えばＳＯＮＯＳメモリは、制御ゲートと半導体基板との間にトラップ型ストレージノードを介在している。ＳＯＮＯＳメモリは、フラッシュメモリとほぼ類似した動作を行う。
しかしながら、不揮発性メモリ素子において、微細工程技術の限界によって、メモリ集積度及びメモリ速度の増加は限界に直面している。これによって、より狭幅の微細工程技術を用いること以外に、メモリ容量及びメモリ速度を増加させる方法が研究されている。
例えば、特許文献１（“ＰＲＯＥＳＳ ＦＯＲ ＭＡＫＩＮＧ ＡＮＤ ＰＲＯＧＲＡＭＭＩＮＧ ＡＮＤ ＯＰＥＲＡＴＩＮＧ Ａ ＤＵＡＬ−ＢＩＴ ＭＵＬＴＩ−ＬＥＶＥＬ ＢＡＬＬＩＳＴＩＣ ＦＬＡＳＨ ＭＥＭＯＲＹ，Ｓｅｉｋｉ Ｏｇｕｒａ ｅｔ ａｌ．”）には、一つのワードライン選択トランジスタの両側壁に形成された二側壁フローティングゲート構造が開示されている。さらに具体的に、二側壁フローティングゲートは、ビットライン及びソースを共有し、同じワードラインに隣接した二側壁フローティングゲートは、素子分離領域を必要とせず、それによってメモリの集積度を高めることができる。また、ビットライン電圧を制御することによって、複数のしきい電圧レベルを有する、すなわち、マルチレベルのプログラム動作が可能となる。
しかしながら、Ｓｅｉｋｉ Ｏｇｕｒａらによるフラッシュメモリは、二側壁フローティングゲートを用いた２ビット動作に制限され、短チャンネル効果を抑制するためには、ワードライン選択ゲートの幅の縮小が制限されるという問題がある。
他の例として、特許文献２（“ＭＵＬＴＩＰＬＥ−ＢＩＴ ＮＯＮ−ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＵＴＩＬＩＺＩＮＧ ＮＯＮ−ＣＯＮＤＵＣＴＩＶＥ ＣＨＡＲＧＥ ＴＲＡＰＰＩＮＧ ＧＡＴＥ，Ｓｈｏｉｃｈｉ Ｋａｗａｍｕｒａ ｅｔ ａｌ．”）には、絶縁性トラッピングゲートを用いたマルチビット動作型不揮発性メモリが開示されている。さらに具体的には、Ｓｈｏｉｃｈｉ Ｋａｗａｍｕｒａらは、絶縁性トラッピングゲートに位置を異ならせて局部的に電荷を保存することによって、マルチビット動作を具現した。
しかしながら、Ｓｈｏｉｃｈｉ Ｋａｗａｍｕｒａらによる不揮発性メモリは、平面型トランジスタ構造を用いるために、短チャンネル効果を押さえ難い。これによって、制御ゲート長の縮小が難しくなり、その結果メモリの集積度の向上が制限されるという問題がある。
米国特許第６，１３３，０９８号明細書 米国特許第６，６７０，６６９号明細書
本発明が成そうとする技術的課題は、短チャンネル効果を抑制しつつもマルチビット及びマルチレベル動作が可能な不揮発性メモリ素子を提供することである。
本発明が成そうとする他の技術的課題は、前記不揮発性メモリ素子のマルチビット及びマルチレベル動作方法を提供することである。
本発明が成そうとするさらに他の技術的課題は、前記マルチビット及びマルチレベル不揮発性メモリ素子の製造方法を提供することである。
前記技術的課題を達成するための本発明の一態様によれば、相互に離隔されて形成された少なくとも２つのトレンチにより定義され、一方向に伸長する少なくとも一つ以上のフィンを備え、第１導電型の不純物でドーピングされた半導体基板と、前記フィンの両側壁にスペーサ形態にそれぞれ形成され、前記フィンを備える前記半導体基板と絶縁され、前記フィンの伸長方向と平行に伸長する一対のゲート電極と、前記ゲート電極と前記フィンとの間にそれぞれ形成され、前記ゲート電極及び前記半導体基板と絶縁された一対のストレージノードと、前記フィンの伸長方向に相互に離隔されて前記フィンの少なくとも表面領域にそれぞれ形成され、第２導電型の不純物でそれぞれドーピングされたソース領域及びドレイン領域と、前記ゲート電極にそれぞれ対応し、前記ソース及びドレインの間の少なくとも前記フィンの両側壁の表面領域にそれぞれ形成されたチャンネル領域と、を備える不揮発性メモリ素子が提供される。
前記本発明の一態様の一側面によれば、前記ストレージノードは、電荷を保存することができる物質であって、ポリシリコン膜、シリコンゲルマニウム膜、シリコンドット、金属ドット、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜またはナノクリスタルで形成されうる。
前記本発明の一態様の他の側面によれば、前記ソース領域及びドレイン領域は、前記フィンと連結されるように前記半導体基板に形成され、前記フィンを横切る方向に伸長する部分をさらに含みうる。
前記本発明の一態様のさらに他の側面によれば、前記ストレージノードは、前記ゲート電極と前記半導体基板との間に形成された部分をさらに含んでＬ字状にそれぞれ形成されうる。
前記本発明の一態様のさらに他の側面によれば、前記ストレージノードは、前記フィンを横切る方向に前記フィンを備える前記半導体基板上にさらに拡張されて相互連結されるように形成されうる。
前記技術的課題を達成するための本発明の他の態様によれば、相互に離隔されて形成された少なくとも２つのトレンチにより定義され、基板上部に突出して一方向に伸長された少なくとも一つ以上のフィンを備え、第１導電型の不純物でドーピングされた半導体基板と、前記フィンの両側壁にスペーサ形態にそれぞれ形成され、前記フィンを備える前記半導体基板と絶縁され、前記フィンの伸長方向と平行に伸長された一対のゲート電極と、前記ゲート電極と前記半導体基板との間にＬ字状にそれぞれ形成され、前記ゲート電極及び前記半導体基板と絶縁された一対のストレージノードと、前記フィンの伸長方向に相互離隔され、少なくとも前記フィンを備える前記半導体基板に前記フィンを横切って伸長するようにそれぞれ形成され、第２導電型の不純物でそれぞれドーピングされたソース領域及びドレイン領域と、一対の前記ソース領域及びドレイン領域の間の前記フィンの両側壁の表面領域及び前記各ゲート電極下の前記半導体基板の表面領域に形成されたチャンネル領域と、を備える不揮発性メモリ素子が提供される。
前記本発明の他の態様の一側面によれば、前記ストレージノードは、電荷を保存することができる物質であって、ポリシリコン、シリコンゲルマニウム、シリコンドット、金属ドット、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜またはナノクリスタルで形成されうる。
前記本発明の他の態様の他の側面によれば、前記ストレージノードは、前記フィンを横切る方向に前記フィンを備える前記半導体基板上にさらに拡張されて相互連結されるように形成されうる。
前記他の技術的課題を達成するための本発明の一態様によれば、前記不揮発性メモリ素子を用いた動作方法として、前記ドレイン領域または前記ソース領域をビットラインとして利用し、前記ゲート電極の中の一つを選択的にワードラインとして用いて、選択された前記ゲート電極下の前記ストレージノードに電荷を保存及び消去することによって、書き込み及び消去動作を行い、選択された前記ゲート電極下の前記チャンネル領域のしきい電圧を読み取ることによって、読み取り動作を行う不揮発性メモリ素子の動作方法が提供される。
前記さらに他の技術的課題を達成するための本発明の態様によれば、次の段階による不揮発性メモリ素子の製造方法が提供される。まず、第１導電型の不純物でドーピングされた半導体基板に相互に離隔された少なくとも２つのトレンチを形成して、少なくとも前記２つのトレンチにより定義される少なくとも一つ以上のフィンを形成する。次に、前記フィンが形成された前記半導体基板の所定領域に第２導電型の不純物をドーピングして、前記フィンを横切って伸長し、前記半導体基板と前記フィンに形成され、前記フィンの伸長方向に相互離隔されたソース領域及びドレイン領域を形成する。次いで、前記ソース領域及びドレイン領域が形成された前記半導体基板上に第１絶縁層を形成し、次に前記第１絶縁層上にストレージノード層を形成し、次に前記ストレージノード層上に第２絶縁層を形成し、次に前記第２絶縁層上にゲート電極層を形成する。次いで、前記ゲート電極層を異方性エッチングして、前記フィンの両側壁にスペーサ形態に一対のゲート電極を形成する。
前記本発明の態様の一側面によれば、前記ゲート電極の形成後、前記ゲート電極をエッチング保護膜として露出された前記第２絶縁層、前記ストレージノード層、及び前記第１絶縁層を選択的にエッチングする段階をさらに含んで、前記ゲート電極と前記フィンを備える半導体基板の間にそれぞれＬ字状に介在し、第１及び第２絶縁膜により上下が取り囲まれた一対のストレージノードをさらに形成しうる。
前記本発明の態様の他の側面によれば、前記ゲート電極を形成する段階は、前記ゲート電極層を異方性エッチングした後、残留した前記ゲート電極層の両端部を選択的にエッチングする段階をさらに含みうる。
前記本発明の態様のさらに他の側面によれば、前記ソース領域及びドレイン領域を形成する段階は、前記所定領域を露出するフォトレジストパターンを形成し、前記フォトレジストパターンを保護膜として前記第２導電型の不純物をイオン注入して形成しうる。さらに、前記第２導電型の不純物は、前記半導体基板に対して０°より大きく９０°より小さな入射角で注入しうる。
本発明による不揮発性メモリ素子によれば、ゲート電極の間または隣接ゲート構造の間にビットラインを連結される配線を形成する必要がないので、メモリ素子の集積度を高めることができる。
また、本発明による不揮発性メモリ素子は、フィンの長手方向にチャンネルを形成し、フィンの側壁表面にチャンネル領域を形成することによって、薄ボディ効果を利用して短チャンネル効果を抑制することができる。
また、本発明による不揮発性メモリ素子は、ソース及びドレインにそれぞれ隣接したストレージノードにそれぞれ電荷保存領域を形成するので、少なくとも４ビット以上のマルチビット動作を行うことができる。
また、本発明による不揮発性メモリ素子は、チャンネルが形成されるフィンを共有する構造を有しているので、選択されていないゲート電極にマルチレベルのバイアス電圧を印加することによって、選択されたチャンネル領域のしきい電圧をマルチレベルで読み取ることができる。すなわち、不揮発性メモリ素子は、マルチビットと同時にマルチレベルの動作を行うことができる。
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されている。
図１Ａないし図１Ｃを参照して、本発明の第１実施形態による不揮発性メモリ素子１００を説明する。図１Ａは、不揮発性メモリ素子１００を示す斜視図であり、図１Ｂは、不揮発性メモリ素子１００を示す平面図であり、図１Ｃは、不揮発性メモリ素子１００のＩ−Ｉ'による断面図である。
図１Ａないし図１Ｃを参照すると、不揮発性メモリ素子１００は、フィン１０５’を備える半導体基板１０５上に形成されたゲート構造Ｇ１、Ｇ２、半導体基板１０５に相互に離隔されて形成された不純物ドーピング領域のソース領域１３０及びドレイン領域１３５、及び前記半導体基板１０５の所定領域に形成されたチャンネル領域１５０ａ、１５０ｂを備える。
半導体基板１０５は、バルクシリコン(Ｓｉ)、バルクシリコンゲルマニウム(ＳｉＧｅ)、シリコンまたはシリコンゲルマニウムエピ層、ＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)、またはこれらの複合膜で形成されうる。半導体基板１０５は、第１導電型の不純物、例えばｎ型不純物またはｐ型不純物でドーピングされている。例えば、ｎ型不純物は、ヒ素(Ａｓ)またはリン(Ｐ)を含み、ｐ型不純物は、ホウ素(Ｂ)またはＢＦ２を含みうる。図面において、半導体基板１０５は活性領域を示し、活性領域を取り囲む素子分離領域(図示せず）が半導体基板１０５にさらに形成されうる。
半導体基板１０５は、表面から突出して形成された複数のフィン１０５’を備えることができ、図面には代表的に２つのフィン１０５’を示した。２つのフィン１０５’は、相互に離隔されて形成され、望ましくは、相互平行に一方向に伸長される長さと一方向と垂直である他方向の幅を有する直線ラインパターンで形成されうる。ここで、フィン１０５’とは、ひれ状に表面から突出した形状を指す。
フィン１０５’は、少なくとも２つのトレンチ１０７により定義され、さらに具体的には、フィン１０５’の側壁が２つのトレンチ１０７により限定されうる。例えば、フィン１０５’は、バルクシリコンをエッチングして形成されたトレンチ１０７により定義されうる。さらに他の例として、フィン１０５’は、バルクシリコン上に形成されたシリコンまたはシリコンゲルマニウムエピ層をエッチングして形成されたトレンチ１０７により定義されてもよい。すなわち、フィン１０５’は、残りの半導体基板１０５と同じ半導体物質または異なる半導体物質でも形成されうる。
ソース領域１３０及びドレイン領域１３５は、フィン１０５’を備える半導体基板１０５に相互に離隔されて交互に形成されうる。望ましくは、ソース領域１３０及びドレイン領域１３５は、相互平行に形成され、フィン１０５’を横切って伸長する。したがって、行または列に配列されたフィン１０５’に形成されたソース及びドレインがそれぞれ連結されて形成されうる。ソース領域１３０またはドレイン領域１３５は、不揮発性メモリ素子１００のビットラインになり、フィン１０５’の共有ビットラインになりうる。
したがって、フィン１０５’のビットラインを連結するための配線構造が不要なため、集積度を高めることができる。また、本発明の変形された実施形態では、ソース領域１３０及びドレイン領域１３５は、フィン１０５’にのみ形成されてもよい。この場合には、フィン１０５’間のビットラインを連結する配線がさらに必要になりうる。
ソース領域１３０及びドレイン領域１３５は、第２導電型の不純物でドーピングされている。第２導電型の不純物は、第１導電型の不純物と異なる型の不純物である。例えば、第１導電型の不純物がｐ型不純物であれば、第２導電型の不純物はｎ型不純物となる。
ゲート構造Ｇ１、Ｇ２は、ほぼ同じ構造である。したがって、一つのゲート構造、例えば第１ゲート構造Ｇ１を例示的に説明する。第１ゲート構造Ｇ１は、半導体基板１０５と絶縁されて形成され、相互絶縁された一対のストレージノード１１５ａ、１１５ｂ、及び一対のゲート電極１２５ａ、１２５ｂを備える。ストレージノード１１５ａ、１１５ｂと半導体基板１０５との間には、第１絶縁膜１１０ａ、１１０ｂがそれぞれ介在されうる。ストレージノード１１５ａ、１１５ｂとゲート電極１２５ａ、１２５ｂとの間には、第２絶縁膜１２０ａ、１２０ｂがそれぞれ介在されうる。
ストレージノード１１５ａ、１１５ｂは、フィン１０５’の側壁及び半導体基板１０５の表面にＬ字状に形成されうる。ストレージノード１１５ａ、１１５ｂは、電荷を保存するためのものであって、例えば、フローティングノードまたは電荷トラップ層で形成されうる。さらに具体的に、電荷トラップ層は、例えばシリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、シリコンドット、金属ドット、ナノクリスタルで形成されうる。ポリシリコン膜、シリコンゲルマニウム膜は、導電性フローティングノードに利用できる。
ゲート電極１２５ａ、１２５ｂは、フィン１０５’の側壁にスペーサ形態に相互に離隔されて形成される。ゲート電極１２５ａ、１２５ｂは、制御ゲートまたはワードラインになりうる。例えば、ゲート電極１２５ａ、１２５ｂは、ポリシリコン、金属、金属シリサイドまたはこれらの複合膜で形成できる。一方、第１絶縁膜１１０ａ、１１０ｂは、シリコン酸化膜で形成できる。第２絶縁膜１２０ａ、１２０ｂは、シリコン酸化膜、高誘電金属膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜(ＯＮＯ)で形成できる。
チャンネル領域１５０ａ、１５０ｂは、ゲート電極１２５ａ、１２５ｂ下のソース領域１３０及びドレイン領域１３５の間のフィン１０５’の側壁の表面領域及び半導体基板１０５の表面領域に形成される。チャンネル領域１５０ａ、１５０ｂは、ゲート電極１２５ａ、１２５ｂにターンオン電圧が印加される場合、ソース１３０及びドレイン１３５の間の導電通路の役割を果たす。チャンネル領域１５０ａ、１５０ｂは、しきい電圧を調節するために半導体基板１０５と異なる濃度の不純物濃度を有しうる。
チャンネル領域１５０ａ、１５０ｂは、ソース領域１３０及びドレイン領域１３５の間のフィン１０５’の側壁に形成されるので、ソース領域１３０及びドレイン領域１３５の間の長さを調節し、フィン１０５’の幅を調節して短チャンネル効果を抑制することができる。フィン１０５’の幅が厚くない場合に薄ボディ（ｔｈｉｎ ｂｏｄｙ）効果により短チャンネル効果が抑制できるというのは当業者にとって周知の事実である。
また、不揮発性メモリ素子１００は、図示されていないが、ゲート電極１２５ａ、１２５ｂ、ソース領域１３０及びドレイン領域１３５と連結される金属配線構造をさらに備えてもよい。不揮発性メモリ素子１００は、第一に、ビットラインを共有する構造を形成することによって、集積度を高め、第二に、薄ボディ効果を利用して短チャンネル効果を抑制することができる。
以下、不揮発性メモリ素子１００の動作方法を説明する。
不揮発性メモリ素子１００の動作時、ソース領域１３０またはドレイン領域１３５をビットラインとして利用し、ゲート電極１２５ａ、１２５ｂのうち一つを選択的にワードラインとして利用できる。例えば、第１ゲート電極１２５ａをワードラインとして選択した場合、第１ストレージノード１１５ａに電荷を保存及び消去することによって、書き込み及び消去動作を行い、第１チャンネル領域１５０ａのしきい電圧を読み取ることによって、読み取り動作を行うことができる。同様に、第２ゲート電極１２５ｂをワードラインとして選択した場合にも、第２ストレージノード１１５ｂ及び第２チャンネル領域１５０ｂを利用して書き込み、消去及び読み取り動作を行うことができる。
すなわち、不揮発性メモリ素子１００を利用して、一つのビットラインに対して二つのゲート電極１２５ａ、１２５ｂの中の一つのワードラインを選択する動作によって、２ビット以上の書き込み、消去及び読み取り動作が可能になる。２ビット動作とは、二つのストレージノード１１５ａ、１１５ｂを利用した書き込み及び消去状態の組合せであって、４レベル状態を意味する。
また、不揮発性メモリ素子１００を利用して４ビット以上のマルチビット動作を可能とする。さらに具体的には、ソース領域１３０及びドレイン領域１３５に接した領域Ａ１、Ａ２、Ｂ１、Ｂ２のストレージノード１１５ａ、１１５ｂの両端部に電荷を局部的にそれぞれ保存して、マルチビットデータ書き込み動作が可能である。例えば、第１または第２ゲート電極１２５ａ、１２５ｂの中のいずれか一つに高電圧を印加し、ソース領域１３０またはドレイン領域１３５から選択されたいずれか一つの不純物領域に書き込み電圧を印加し、他の不純物領域に接地電圧を印加することによって、第１または第２チャンネル領域１５０ａまたは１５０ｂから第１または第２ストレージノード１１５ａまたは１１５ｂに電子を注入できる。この場合、選択されていないゲート電極１２５ａまたは１２５ｂはフローティングさせうる。
さらに具体的には、ドレイン領域１３５に接した領域Ａ１の第１ストレージノード１１５ａに電子を注入する第１書き込み動作は、第１ゲート電極１２５ａに高電圧、ドレイン領域１３５に書き込み電圧、ソース領域１３０に接地電圧をそれぞれ印加して行うことができる。ソース領域１３０に接した領域Ａ２の第１ストレージノード１１５ａに電子を注入する第２書き込み動作は、第１ゲート電極１２５ａに高電圧、ソース領域１３０に書き込み電圧、ドレイン領域１３５に接地電圧をそれぞれ印加することによって行うことができる。同様に、第２ゲート電極１２５ｂの下部のソース領域１３０に隣接した領域Ｂ２の第２ストレージノード１１５ｂに電荷を注入する第３書き込み動作は、第２ゲート電極１２５ｂに高電圧、ソース領域１３０に書き込み電圧、ドレイン領域１３５に接地電圧をそれぞれ印加して行うことができる。また、第２ゲート電極１２５ｂの下部のドレイン領域１３５に隣接した領域Ｂ１の第２ストレージノード１１５ｂに電荷を注入する第４書き込み動作は、第２ゲート電極１２５ｂに高電圧、ドレイン領域１３５に書き込み電圧、ソース領域１３０に接地電圧をそれぞれ印加して行うことができる。この場合、ストレージノード１１５ａ、１１５ｂに注入される電子は、例えばチャンネルから発生する熱電子(チャネルホットエレクトロン)でありうる。
一方、ストレージノード１１５ａ、１１５ｂに保存された電子を消去する動作は、第１ゲート電極１２５ａまたは第２ゲート電極１２５ｂの中のいずれか一つに負の電圧を印加し、ソース領域１３０またはドレイン領域１３５の中のいずれか一つに消去電圧を印加し、残りの領域には接地電圧を印加することによって行うことができる。これによって、バンド間トンネリングにより発生されたホットホール（熱正孔）が、消去電圧が印加された不純物領域に隣接した選択されたストレージノード１１５ａまたは１１５ｂに注入されて、既に注入された電子を消去させうる。前記消去動作中、選択されていないゲート電極１２５ａまたは１２５ｂは、フローティングさせうる。
このような書き込み及び消去動作によりソース領域１３０及びドレイン領域１３５に隣接した領域Ａ１、Ａ２、Ｂ１、Ｂ２のストレージノード１１５ａ、１１５ｂに電荷が注入されるか、または消去されることによって、その下部のチャンネル領域１５０ａ、１５０ｂのしきい電圧が変わる。しきい電圧が変わることによって、それぞれの場合に対するチャンネル領域１５０ａ、１５０ｂの読み取り電流が変わる。したがって、このような読み取り電流値を通じて、ストレージノード１１５ａ、１１５ｂに保存されたデータを検出することができる。前記読み取り動作は、書き込み動作と反対方向に行うことができる。
例えば、Ａ１領域の第１ストレージノード１１５ａのデータを読み取るための第１読み取り動作は、ソース領域１３０に読み取り電圧、第１ゲート電極１２５ａに制御電圧、ドレイン領域１３５に接地電圧をそれぞれ印加して行うことができる。前記制御電圧は、電荷が消去された状態の第１チャンネル領域１５０ａのしきい電圧より大きく、電荷が注入された状態の第１チャンネル領域１５０ａのしきい電圧より低くなりうる。さらに具体的には、前記電圧が印加された状態で第１チャンネル領域１５０ａを流れる電流を読み込むことによって、データ状態を検出することがある。前記読み取り動作中、第２ゲート電極１２５ｂはフローティングさせうる。
Ａ２領域の第１ストレージノード１１５ａのデータを読み取るための第２読み取り動作は、前記第１読み取り動作でソース領域１３０とドレイン領域１３５との電圧方向を互いに変えて行うことができる。したがって、第２読み取り動作の第１チャンネル領域１５０ａの電流方向は、前記第１読み取り動作の第１チャンネル領域１５０ａの電流方向と反対となる。
同様に、Ｂ１領域の第２ストレージノード１１５ｂのデータを読み取るための第３読み取り動作は、第２ゲート電極１２５ｂに制御電圧、ソース領域１３０に読み取り電圧、ドレイン領域１３５に接地電圧をそれぞれ印加して行うことができる。第３読み取り動作の第２チャンネル領域１５０ｂの電流方向は、第１読み取り動作の電流方向と同一である。Ｂ２領域の第２ストレージノード１１５ｂのデータを読み取るための第４読み取り動作は、第３読み取り動作でソース領域１３０とドレイン領域１３５の電圧方向を互いに変えて行うことができる。この場合、第１ゲート電極１２５ａには、電圧を印加せずにフローティングさせうる。第４読み取り動作の第２チャンネル領域１５０ｂの電流方向は、前記第３読み取り動作の電流方向と反対となる。すなわち、一つのゲート電極１２５ａまたは１２５ｂを選択し、ソース領域１４０及びドレイン領域１３５間の正方向または逆方向の電流を読み込むことによって、ストレージノード１１５ａ、１１５ｂのデータ状態に対するマルチビット検出が可能となる。
したがって、本発明の前記実施形態によれば、４ビット(例えば、０００、００１、０１０、０１１、１００、１０１、１１０、１１１)以上のデータ検出が可能になる。すなわち、本発明の前記実施形態によれば、マルチビット書き込み、消去及び読み取り動作が可能な不揮発性メモリ素子を具現できる。
不揮発性メモリ素子１００を利用してマルチビットだけでなくマルチレベル動作を具現できる。さらに具体的には、一つのゲート電極、例えば第１ゲート電極１２５ａに読み取り電圧を印加し、第２ゲート電極１２５ｂにバイアス電圧をマルチレベルで印加することによって、第１チャンネル領域１５０ａのしきい電圧がマルチレベルに変わる。これによって、第１ストレージノード１１５ａに保存されたデータをマルチレベル形態で読み込むことができる。このようなマルチレベルしきい電圧の読み取り動作は、二つのゲート電極１２５ａ、１２５ｂがフィン１０５’を共有しているため可能となる。すなわち、第２ゲート電極１２５ｂに印加されたバイアス電圧は、フィン１０５’の電位を上げるか、または下げる効果を有して、フィン１０５’に直接バイアス電圧を印加することと類似した効果を有する。このようなバイアス電圧の印加効果は、バルク基板よりフィン１０５’構造ではるかに効果的である。結果的に、第２ゲート電極１２５ｂに印加されたバイアス電圧により、第１チャンネル領域１５０ａは、マルチレベルのしきい電圧を有しうる。
このような共有ボディでマルチレベルしきい電圧の効果は、ＩＥＤＭ２００３に掲載されたＹ.Ｘ.Ｌｉｕらによる“Ｆｌｅｘｉｂｌｅ Ｔｈｒｅｓｈｏｌｄ ＶｏｌｔａＧｅ ＦｉｎＦＥＴｓ ｗｉｔｈ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｏｕｂｌｅ Ｇａｔｅｓ ａｎｄ ａｎ Ｉｄｅａｌ Ｒｅｃｔａｎｇｕｌａｒ Ｃｒｏｓｓ−Ｓｅｃｔｉｏｎ Ｓｉ−Ｆｉｎ Ｃｈａｎｎｅｌ”の説明をさらに参照できる。
したがって、本発明の実施形態による不揮発性メモリ素子１００を利用すれば、マルチビット及びマルチレベル動作が可能になる。
以下、図２Ａないし図２Ｃを参照して本発明の第２実施形態による不揮発性メモリ素子１００’を説明する。図２Ａは、不揮発性メモリ素子１００’を示す斜視図であり、図２Ｂは、不揮発性メモリ素子１００’を示す平面図であり、図２Ｃは、不揮発性メモリ素子１００’のＩ−Ｉ'による断面図である。不揮発性メモリ素子１００’は、第１実施形態による不揮発性メモリ素子１００の変形された例であって、図１及びその説明を参照する。同じ参照符号は同一または類似している構成要素を表す。
図２Ａないし図２Ｃを参照すれば、ゲート構造Ｇ１’、Ｇ２’がストレージノード１１５を共有している。すなわち、第１ゲート電極１２５ａ’及び第２ゲート電極１２５ｂ’は、ストレージノード１１５を共有しており、これにより第１絶縁膜１１０及び第２絶縁膜１２０もストレージノード１１５に沿って拡張されている。したがって、ソース領域１３０及びドレイン領域１３５上にもストレージノード１１５及び第１及び第２絶縁膜１１０、１２０が形成されている。
ストレージノード１１５は、ゲート電極１２５ａ’、１２５ｂ’に対応して電荷を局部的に蓄積する電荷トラップ層で形成されうる。例えば、ストレージノード１１５は、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、シリコンドット、金属ドット、またはナノクリスタルで形成されうる。不揮発性メモリ素子１００’は、第１実施形態の不揮発性メモリ素子１００に比べて構造がさらに簡単なので、製造コストを減らすことができる。
不揮発性メモリ素子１００’の前述した内容以外の構造及び動作は、第１実施形態の不揮発性メモリ素子１００とほとんど同一なので、その詳細な説明を省略する。
以下、図３Ａ及び図３Ｂを参照して本発明の第３実施形態による不揮発性メモリ素子１００”を説明する。図３Ａは、不揮発性メモリ素子１００”を示す斜視図であり、図３Ｂは、不揮発性メモリ素子１００”のＩ−Ｉ'による断面図である。不揮発性メモリ素子１００”は、第１実施形態による不揮発性メモリ素子１００の変形された例であって、図１及びその説明を参照しうる。同じ参照符号は同一または類似している構成要素を表す。
図３Ａ及び図３Ｂを参照すると、ストレージノード１１５ａ’、１１５ｂ’は、フィン１０５’の側壁とゲート電極１２５ａ、１２５ｂとの間に第１絶縁膜１１０ａ’、１１０ｂ’及び第２絶縁膜１２０ａ'、１２０ｂ'を介在して形成される。すなわち、ストレージノード１１５ａ’、１１５ｂ’は、フィン１０５’の両側壁方向にのみ形成可能である。ストレージノード１１５ａ’、１１５ｂ’は、電荷を保存するためのものであって、例えばフローティングノードまたはトラップ層で形成されうる。ゲート電極１２５ａ、１２５ｂと半導体基板１０５との間には、第３絶縁膜１５５ａ、１５５ｂがそれぞれ介在している。第３絶縁膜１５５ａ、１５５ｂは、シリコン酸化膜を含んで形成されうる。
チャンネル領域１５０ａ’、１５０ｂ’は、フィン１０５’の側壁の表面領域に形成される。ゲート電極１２５ａ、１２５ｂ下の半導体基板１０５下には、チャンネル領域が形成されないように第３絶縁膜１５５ａ、１５５ｂの厚さまたは物質を調節できる。このような垂直チャンネル領域１５０ａ’、１５０ｂ’は、短チャンネル効果の抑制にさらに有利である。すなわち、前述したように、薄ボディ効果がさらに大きくなるために、短チャンネル効果がもっと押さえられる。
不揮発性メモリ素子１００”の前述した内容以外の構造及び動作は、第１実施形態の不揮発性メモリ素子１００とほとんど同一なので、その詳細な説明を省略する。
以下、図４ないし図８を参照して、本発明の実施形態による不揮発性メモリ素子の製造方法を説明する。製造方法で構造についての説明は、図１ないし図３及びその説明を参照できる。
図４を参照すると、第１導電型の不純物でドーピングされた半導体基板１０５に相互に離隔された少なくとも２つのトレンチ１０７を形成する。これによって、少なくとも２つのトレンチ１０７により定義される少なくとも一つ以上のフィン１０５’が形成される。さらに具体的には、まず、半導体基板１０５上にフィン１０５’を保護し、トレンチ１０７の形成領域を露出する第１フォトレジストパターンまたはハードマスクパターン(図示せず)を形成する。次に、第１フォトレジストパターンまたはハードマスクパターンをエッチング保護膜として、半導体基板１０５を所定深さまで異方性エッチングすることによって、トレンチ１０７を形成することができる。
この場合、半導体基板１０５は、バルクシリコン、バルクシリコンゲルマニウム、ＳＯＩまたはこれらが複合された構造でありうる。例えば、半導体基板１０５がバルクシリコン基板上にシリコンエピ層が形成された構造である場合、フィン１０５’は、シリコンエピ層で形成されてもよい。フィン１０５’の側壁の表面領域及び半導体基板１０５の表面領域は、チャンネル領域として利用され、フィン１０５’及び半導体基板１０５の表面領域は、後にソース(図５の１３０)及びドレイン(図５の１３５)として利用されうる。
図示されていないが、トレンチ１０７の形成前に半導体基板１０５に素子分離領域(図示せず)を先に形成できる。これによって、活性領域が半導体基板１０５に定義されうる。素子分離領域は、当業者に知られた通常の方法によって形成できる。例えば、素子分離領域は、シャロートレンチ分離膜(ＳＴＩ)で形成できる。
図５を参照すると、フィン１０５’が形成された半導体基板１０５上に所定領域を露出するフォトレジストパターン(図示せず)を形成し、第２導電型の不純物(図示せず)をドーピングして、フィン１０５’の伸長方向と直角方向にフィン１０５’を横切って伸長し、フィン１０５’の伸長方向に相互に離隔されてフィン１０５’の表面と半導体基板１０５の表面に形成されたソース領域１３０及びドレイン領域１３５を形成する。例えば、第１導電型の不純物がｐ型不純物であれば、第２導電型の不純物はｎ型不純物であり、その逆もまた可能である。
例えば、第２導電型の不純物のドーピングは、イオン注入方式で行い、フィン１０５’と残りの半導体基板１０５に均一にイオン注入するために傾斜角イオン注入方式を利用できる。具体的には、第２導電型の不純物が半導体基板１０５に対して０°より大きく９０°より小さな入射角でイオン注入が行われ得る。さらに具体的には、２０°ないし５０°の範囲の角度で第２導電型の不純物をイオン注入し、この場合対称性を維持するためにフィン１０５’の側壁両側で交互にイオン注入を行なってもよい。
図６を参照すると、ソース１３０及びドレイン１３５が形成された半導体基板１０５上に第１絶縁層１１０、ストレージノード層１１５、及び第２絶縁層１２０を順に形成する。第１及び第２絶縁層１１０、１２０は、通常の物質蒸着法、例えば化学気相蒸着(ＣＶＤ)法を利用してシリコン酸化膜を蒸着して形成するか、またはその他の絶縁膜を複合的に蒸着して形成できる。
ストレージノード層１１５は、通常の物質蒸着法、例えばＣＶＤ法を利用してポリシリコン膜、シリコンゲルマニウム膜、シリコンドット、金属ドット、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜またはナノクリスタルを蒸着して形成できる。ＣＶＤ法は、段差被覆性に優れるので物理気相蒸着(ＰＶＤ)法より好まれるが、ＰＶＤ法で形成することも可能である。
図７を参照すれば、第２絶縁層１２０上にゲート電極層(図示せず)を形成し、ゲート電極層を異方性エッチングして一対のゲート電極１２５ａ、１２５ｂを形成する。ゲート電極１２５ａ、１２５ｂは、フィン１０５’の両側壁にスペーサ形態に形成できる。ゲート電極層は、ポリシリコン、金属、金属シリサイドまたはこれらの複合膜を通常の物質蒸着法を利用して形成できる。
次に、ゲート電極１２５ａ、１２５ｂの両端部を選択的にエッチングしてゲート電極１２５ａ、１２５ｂをさらに分離する段階をさらに含みうる。
図８を参照すれば、ゲート電極１２５ａ、１２５ｂをエッチング保護膜として、露出された第２絶縁層１２０、ストレージノード層１１５、及び第１絶縁層１１０を選択的にエッチングする。これによって、ゲート電極１２５ａ、１２５ｂ及びフィン１０５’を備える半導体基板１０５の間にＬ字状に介在した一対の第１絶縁膜１１０ａ、１１０ｂ、ストレージノード１１５ａ、１１５ｂ、及び第２絶縁膜１２０ａ、１２ｂが形成される。
前記エッチング段階でゲート電極１２５ａ、１２５ｂも同時に所定厚さだけエッチングされて、フィン１０５’及びゲート電極１２５ａ、１２５ｂの高さを同じように調節することも可能である。
次に、図示されていなが、当業者に周知の方法によって、金属配線構造をさらに形成できる。これによって、第１実施形態による不揮発性メモリ素子１００と類似した構造が形成できる。
本発明の他の実施形態による方法によれば、ゲート電極１２５ａ、１２５ｂを形成した後、図８による段階を経ず、直ちに金属配線構造を形成してもよい。この場合、第２実施形態による不揮発性メモリ素子１００’と類似した構造が形成できる。
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組合せて実施するなど、色々な多くの修正及び変更が可能であるということは明白である。
本発明は、半導体メモリ素子関連の技術分に好適に用いられる。
本発明の第１実施形態による不揮発性メモリ素子を示す斜視図である。 図１Ａの不揮発性メモリ素子を示す平面図である。 図１Ａの不揮発性メモリ素子のＩ−Ｉ'による断面図である。 本発明の第２実施形態による不揮発性メモリ素子を示す斜視図である。 図２Ａの不揮発性メモリ素子を示す平面図である。 図２Ａの不揮発性メモリ素子のＩ−Ｉ'による断面図である。 本発明の第３実施形態による不揮発性メモリ素子を示す斜視図である。 図３Ａの不揮発性メモリ素子のＩ−Ｉ'による断面図である。 本発明の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
符号の説明
１００ 不揮発性メモリ素子
１０５ 半導体基板
１０５’ フィン
１０７ トレンチ
１１０ａ、１１０ｂ 第１絶縁膜
１１５ａ 第１ストレージノード
１１５ｂ 第２ストレージノード
１２０ａ、１２０ｂ 第２絶縁膜
１２５ａ 第１ゲート電極
１２５ｂ 第２ゲート電極
１３０ ソース領域
１３５ ドレイン領域
１５０ａ 第１チャンネル領域
１５０ｂ 第２チャンネル領域
Ｇ１、Ｇ２ ゲート構造

Claims (22)

  1. 相互に離隔されて形成された少なくとも２つのトレンチにより定義され、一方向に伸長する少なくとも一つ以上のフィンを備え、第１導電型の不純物でドーピングされた半導体基板と、
    前記フィンの両側壁にスペーサ形態にそれぞれ形成され、前記フィンを備える前記半導体基板と絶縁され、前記フィンの伸長方向と平行に伸長する一対のゲート電極と、
    前記ゲート電極と前記フィンとの間にそれぞれ形成され、前記ゲート電極及び前記半導体基板と絶縁された一対のストレージノードと、
    前記フィンの伸長方向に相互に離隔されて前記フィンの少なくとも表面領域にそれぞれ形成され、第２導電型の不純物でそれぞれドーピングされたソース領域及びドレイン領域と、
    前記ゲート電極にそれぞれ対応し、前記ソース及びドレインの間の少なくとも前記フィンの両側壁の表面領域にそれぞれ形成されたチャンネル領域と、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記ストレージノードのそれぞれと隣接する前記ゲート電極の間及び前記ストレージノードのそれぞれと前記半導体基板との間に介在した酸化膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記ストレージノードは、電荷を保存することができる物質であって、ポリシリコン膜、シリコンゲルマニウム膜、シリコンドット、金属ドット、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜またはナノクリスタルで形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記ソース領域及びドレイン領域は、前記フィンと連結されるように前記半導体基板に形成され、前記フィンを横切る方向に伸長する部分をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記チャンネル領域は、前記ゲート電極下の前記半導体基板の表面領域に形成された部分をそれぞれさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記ストレージノードは、前記ゲート電極と前記半導体基板との間に形成された部分をさらに含んでＬ字状にそれぞれ形成されたことを特徴とする請求項５に記載の不揮発性メモリ素子。
  7. 前記ストレージノードは、前記フィンを横切る方向に前記フィンを備える前記半導体基板上にさらに拡張されて相互連結されるように形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記ストレージノードは、上下にそれぞれ形成されたシリコン酸化膜により前記ゲート電極及び前記半導体基板と絶縁されたことを特徴とする請求項７に記載の不揮発性メモリ素子。
  9. 相互に離隔されて形成された少なくとも２つのトレンチにより定義され、基板上部に突出して一方向に伸長された少なくとも一つ以上のフィンを備え、第１導電型の不純物でドーピングされた半導体基板と、
    前記フィンの両側壁にスペーサ形態にそれぞれ形成され、前記フィンを備える前記半導体基板と絶縁され、前記フィンの伸長方向と平行に伸長された一対のゲート電極と、
    前記ゲート電極と前記半導体基板との間にＬ字状にそれぞれ形成され、前記ゲート電極及び前記半導体基板と絶縁された一対のストレージノードと、
    前記フィンの伸長方向に相互離隔され、少なくとも前記フィンを備える前記半導体基板に前記フィンを横切って伸長するようにそれぞれ形成され、第２導電型の不純物でそれぞれドーピングされたソース領域及びドレイン領域と、
    一対の前記ソース領域及びドレイン領域の間の前記フィンの両側壁の表面領域及び前記各ゲート電極下の前記半導体基板の表面領域に形成されたチャンネル領域と、を備えることを特徴とする不揮発性メモリ素子。
  10. 前記ストレージノードのそれぞれと隣接する前記ゲート電極の間及び前記ストレージノードのそれぞれと前記半導体基板との間に介在した酸化膜をさらに備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 前記ストレージノードは、電荷を保存することができる物質であって、ポリシリコン、シリコンゲルマニウム、シリコンドット、金属ドット、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜またはナノクリスタルで形成されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
  12. 前記ストレージノードは、前記フィンを横切る方向に前記フィンを備える前記半導体基板上にさらに拡張されて相互連結されるように形成されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
  13. 前記ストレージノードは、上下にそれぞれ形成されたシリコン酸化膜により前記ゲート電極及び前記半導体基板と絶縁されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
  14. 請求項１に記載の不揮発性メモリ素子を用いた動作方法であって、
    前記ドレイン領域または前記ソース領域をビットラインとして利用し、前記ゲート電極の中の一つを選択的にワードラインとして用いて、選択された前記ゲート電極下の前記ストレージノードに電荷を保存及び消去することによって、書き込み及び消去動作を行い、選択された前記ゲート電極下の前記チャンネル領域のしきい電圧を読み取ることによって、読み取り動作を行うことを特徴とする不揮発性メモリ素子の動作方法。
  15. 前記ストレージノードの前記ソース領域及びドレイン領域にそれぞれ隣接した両端部の近くに電荷を局部的に保存し、前記ソース領域及びドレイン領域の間に正方向または逆方向の電流を印加して前記チャンネル領域のしきい電圧を読み取ることによって、マルチビット保存及び読み取り動作を行うことを特徴とする請求項１４に記載の不揮発性メモリ素子の動作方法。
  16. 一つの前記ゲート電極に読み取り電圧を印加し、他の前記ゲート電極にバイアス電圧をマルチレベルで印加することによって、一つの前記ゲート電極下の前記チャンネル領域のしきい電圧をマルチレベルで読み込むことを特徴とする請求項１４に記載の不揮発性メモリ素子の動作方法。
  17. 第１導電型の不純物でドーピングされた半導体基板に相互に離隔された少なくとも２つのトレンチを形成して、少なくとも前記２つのトレンチにより定義される少なくとも一つ以上のフィンを形成する段階と、
    前記フィンが形成された前記半導体基板の所定領域に第２導電型の不純物をドーピングして、前記フィンを横切って伸長し、前記半導体基板と前記フィンに形成され、前記フィンの伸長方向に相互離隔されたソース領域及びドレイン領域を形成する段階と、
    前記ソース領域及びドレイン領域が形成された前記半導体基板上に第１絶縁層を形成する段階と、
    前記第１絶縁層上にストレージノード層を形成する段階と、
    前記ストレージノード層上に第２絶縁層を形成する段階と、
    前記第２絶縁層上にゲート電極層を形成する段階と、
    前記ゲート電極層を異方性エッチングして、前記フィンの両側壁にスペーサ形態に一対のゲート電極を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  18. 前記ゲート電極の形成後、前記ゲート電極をエッチング保護膜として露出された前記第２絶縁層、前記ストレージノード層、及び前記第１絶縁層を選択的にエッチングする段階をさらに含んで、前記ゲート電極と前記フィンを備える半導体基板との間に、それぞれＬ字状を有し、第１及び第２絶縁膜により上下が取り囲まれた一対のストレージノードをさらに形成することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
  19. 前記ゲート電極を形成する段階は、前記ゲート電極層を異方性エッチングした後、残留した前記ゲート電極層の両端部を選択的にエッチングする段階をさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
  20. 前記ストレージノード層は、ポリシリコン、シリコンゲルマニウム、シリコンドット、金属ドット、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜またはナノクリスタルで形成することを特徴とする請求項１７に記載の不揮発性メモリ素子。
  21. 前記ソース領域及びドレイン領域を形成する段階は、前記所定領域を露出するフォトレジストパターンを形成し、前記フォトレジストパターンを保護膜として前記第２導電型の不純物をイオン注入して形成することを特徴とする請求項１７に記載の不揮発性メモリ素子。
  22. 前記第２導電型の不純物は、前記半導体基板に対して０°より大きく９０°より小さな入射角で注入することを特徴とする請求項２１に記載の不揮発性メモリ素子。
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