KR20080000714A - 노아 플래시 메모리 장치 및 그 제조 방법. - Google Patents
노아 플래시 메모리 장치 및 그 제조 방법. Download PDFInfo
- Publication number
- KR20080000714A KR20080000714A KR1020060058395A KR20060058395A KR20080000714A KR 20080000714 A KR20080000714 A KR 20080000714A KR 1020060058395 A KR1020060058395 A KR 1020060058395A KR 20060058395 A KR20060058395 A KR 20060058395A KR 20080000714 A KR20080000714 A KR 20080000714A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- substrate
- forming
- region
- pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 85
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000010410 layer Substances 0.000 claims description 109
- 239000012535 impurity Substances 0.000 claims description 67
- 238000005530 etching Methods 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 238000000206 photolithography Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 40
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 29
- 229910052814 silicon oxide Inorganic materials 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 238000003860 storage Methods 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- AQCDIIAORKRFCD-UHFFFAOYSA-N cadmium selenide Chemical compound [Cd]=[Se] AQCDIIAORKRFCD-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000002707 nanocrystalline material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
높은 집적도를 갖는 노아 플래시 메모리 장치 및 이의 제조 방법에서, 노아 플래시 메모리 장치는, 제1 방향으로 연장되는 트렌치 및 상기 트렌치 사이의 높은 단차부를 포함하는 기판과, 상기 제1 방향과 수직한 제2 방향을 따라 라인 형상으로 상기 기판에 불순물이 도핑된 비트 영역과, 상기 트렌치를 포함하는 기판 표면 상에 순차적으로 형성된 제1 유전막과, 상기 제1 유전막 상에 형성된 전하 트랩막과, 상기 전하 트랩막 상에 형성된 제2 유전막 및 상기 트렌치의 양측벽에 형성되고 스페이서 형태를 갖는 상부 전극들을 포함한다. 상기한 노아 플래시 장치는 상부 전극이 선폭이 감소됨으로서 매우 높은 집적도를 가질 수 있다.
Description
도 1은 본 발명의 일실시예에 따른 노아 플래시 메모리 장치를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 노아 플래시 메모리 장치의 일부분을 나타내는 사시도이다.
도 3 내지 도 16은 도 1에 도시된 노아 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 17은 도 1에 도시된 노아 플래시 메모리 장치의 셀을 나타내는 단면도이다.
도 18은 본 발명의 실시예 2에 따른 노아 플래시 메모리 장치를 설명하기 위한 평면도이다.
도 19 내지 도 21은 도 18에 도시된 노아 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
본 발명은 노아 플래시 메모리 장치(Nor flash memory device)에 관한 것이다. 보다 상세하게는, 전하 트랩 타입의 노아 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 또한, 상기 플래시 메모리 장치는 전하를 보유하기 위한 플로팅 게이트를 포함하는 플로팅 게이트 타입 또는 전하를 트랩하는 타입으로 크게 구분될 수 있다.
한편, 최근에는 반도체 장치의 집적도 향상에 대한 요구에 부응하여 다양한 시도들이 이루어지고 있으며, 이에 대한 일 예로써, 미합중국 특허 제5,834,808호(issued to Tsukiji)에는 하나의 컨트롤 게이트와 두 개의 플로팅 게이트를 갖는 불휘발성 메모리 장치가 개시되어 있고, 미합중국 특허 제6,649,972호(issued to Eitan)에는 기판에 형성된 두 개의 확산 영역과 그들 사이에 형성된 채널과 ONO(oxide-nitride-oxide)막을 포함하는 2 비트 불휘발성 반도체 메모리 셀이 개시 되어 있다.
상기 미합중국 특허 제6,649,972호에 따르면, 상기 ONO막은 제1 산화막, 질화막 및 제2 산화막을 포함하며, 상기 질화막은 100Å 이하의 두께를 가지며 두 개의 전하 저장 영역을 갖는다.
그러나, 상기와 같은 시도들에도 불구하고, 반도체 장치의 집적도 향상에 대한 요구는 여전히 존재한다. 특히, 상기 특허들의 경우 플로팅 게이트의 구조 또는 데이터 저장막으로 사용되는 질화막의 사용 방법 등을 개선하여 플래시 메모리 장치의 데이터 집적도(storage density of data)를 향상시키고 있다. 그러나, 상기 플로팅 게이트 및 질화막이 수평 방향으로 형성되기 때문에 상기 불휘발성 메모리 장치의 크기 축소는 매우 제한적일 수밖에 없다.
따라서, 본 발명의 제1 목적은 고집적도를 갖는 노아 플래시 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 노아 플래시 메모리 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 노아 플래시 메모리 장치는, 제1 방향으로 연장되는 트렌치 및 상기 트렌치 사이의 높은 단차부를 포함하는 기판과, 상기 제1 방향과 수직한 제2 방향을 따라 라인 형상으로 상기 기판에 불순물이 도핑된 비트 영역과, 상기 트렌치를 포함하는 기판 표면 상에 순 차적으로 형성된 제1 유전막과, 상기 제1 유전막 상에 형성된 전하 트랩막과, 상기 전하 트랩막 상에 형성된 제2 유전막 및 상기 트렌치의 양측벽에 형성되고 스페이서 형태를 갖는 상부 전극들을 포함한다.
상기 하나의 트렌치 및 높은 단차부를 포함하는 하나의 피치(pitch)는 사진 공정에 의해 패터닝될 수 있는 최소 선폭의 2배와 동일한 것이 바람직하다.
상기 비트 영역은 상기 기판의 트렌치의 측벽과 저면 및 상기 높은 단차부의 표면 아래를 따라 불순물이 도핑된 형상을 갖는다.
상기 기판의 높은 단차부에는 절연막 패턴 및 마스크 패턴이 더 구비될 수 있다.
상기 상부 전극들의 일 단부에 상기 상부 전극들로 신호를 인가하기 위한 콘택들이 구비될 수 있다. 이 때, 상기 상부 전극들의 일 단부는 서로 다른 위치에 위치하는 것이 바람직하다.
다른 형태로, 상기 상부 전극들의 일 단부에 위치하여 각 상부 전극들과 연결되는 선택 트랜지스터들과, 상기 선택 트랜지스터들로 신호를 인가하기 위한 콘택들을 포함할 수 있다. 이 때, 상기 하나의 콘택은 적어도 2개의 이웃하는 선택 트랜지스터의 불순물 영역과 동시에 연결되는 것이 바람직하다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 노아 플래시 메모리 장치의 제조 방법으로, 우선 평탄한 표면을 갖는 기판의 일부분을 식각하여, 상기 기판에 제1 방향으로 연장되는 트렌치 및 상기 트렌치 사이의 높은 단차부를 형성한다. 상기 기판에 제1 방향과 수직한 제2 방향을 따라 라인 형상으로 불 순물을 도핑시켜 비트 영역을 형성한다. 상기 트렌치를 포함하는 기판 표면 상에 순차적으로 제1 유전막, 전하 트랩막 및 제2 유전막을 증착한다. 다음에, 상기 트렌치의 양측벽에 스페이서 형상의 상부 전극들을 형성한다.
상기 트렌치 및 높은 단차부를 포함하는 하나의 피치(pitch)는 사진 공정에 의해 패터닝될 수 있는 최소 선폭이 되도록 형성되는 것이 바람직하다.
상기 비트 영역을 형성하기 위하는 방법으로, 우선 평탄한 표면을 갖는 기판에 제2 방향으로 연장되는 라인 형상의 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴 사이의 기판에 불순물을 1차 도핑시켜 예비 비트 영역을 형성한다. 상기 제1 마스크 패턴이 형성된 기판 상에 상기 제1 방향으로 연장되는 라인 형상의 제2 마스크 패턴을 형성한다. 상기 제1 및 제2 마스크 패턴을 사용하여 상기 기판을 식각함으로서 상기 기판에 예비 트렌치를 형성한다. 다음에, 상기 예비 비트 영역과 연결되도록 상기 예비 트렌치의 측벽 및 저면에 불순물을 2차 도핑시켜 상기 제2 방향을 따라 연장되는 라인 형상의 비트 영역을 완성한다.
이 때, 상기 제1 및 제2 마스크 패턴은 동일한 물질로 이루어질 수 있다. 또한, 상기 제2 마스크 패턴은 상기 제1 마스크 패턴보다 더 두껍게 형성하는 것이 바람직하다.
상기 예비 비트 영역을 형성한 후 제1 마스크 패턴들 사이의 갭 부위에 상기 제1 마스크 패턴과 동일한 높이의 상부면을 갖는 절연막 패턴을 형성할 수 있다.
상기 2차 불순물 도핑은 플라즈마 도핑 공정을 통해 수행되는 것이 바람직하다.
상기 기판에 트렌치 및 높은 단차부를 형성하는 방법으로, 우선 상기 예비 트렌치를 채우는 절연막 패턴을 형성한다. 상기 기판 표면이 부분적으로 노출되도록 상기 제2 마스크 패턴은 남기면서 상기 제1 마스크 패턴을 제거한다. 다음에, 상기 예비 트렌치와 연통하도록 상기 노출된 기판을 부분적으로 제거하여 트렌치를 완성한다.
상기 절연막 패턴을 형성하기 위하여, 우선 상기 예비 트렌치를 채우면서 상기 제2 마스크 패턴을 완전히 덮는 절연막을 형성한다. 이 후, 상기 제2 마스크 패턴이 노출되도록 상기 절연막을 연마하여 예비 절연막 패턴을 형성한다. 다음에, 상기 제1 마스크 패턴의 표면이 노출되도록 상기 예비 절연막 패턴을 식각하여 절연막 패턴을 완성한다.
상기 트렌치를 형성하는 단계 이 후에, 문턱 전압을 조절하기 위하여 채널 영역에 불순물을 주입하는 단계를 더 포함할 수 있다.
또한, 상기 트렌치를 형성하는 단계 이 후에, 상기 절연막 패턴을 제거하는 단계를 더 포함할 수 있다.
상기 상부 전극들을 형성한 이 후에, 상기 상부 전극들을 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 상부 전극들의 일 단부와 접촉하는 콘택들을 형성하는 단계를 더 포함할 수 있다.
상기 층간 절연막을 형성하기 이 전에, 상기 상부 전극들의 일 단부가 서로 다른 위치에 위치하도록 상기 상부 전극들을 부분적으로 식각하는 단계를 더 포함할 수 있다.
다른 형태로, 상기 상부 전극들을 형성한 이 후에, 상기 상부 전극들과 연결되는 선택 트랜지스터들을 형성하는 단계, 상기 상부 전극 및 선택 트랜지스터들을 덮는 층간 절연막을 형성하는 단계 및 상기 층간 절연막 내에 상기 선택 트랜지스터들로 신호를 인가하기 위한 콘택들을 형성하는 단계를 더 포함할 수도 있다.
이 때, 상기 하나의 콘택은 적어도 2개의 이웃하는 선택 트랜지스터의 불순물 영역과 동시에 연결하도록 형성되는 것이 바람직하다.
본 발명에 따른 노아 플래시 메모리 장치는 기판에 구비되는 트렌치의 측벽 아래에 채널 영역이 위치하고 상기 트렌치측벽에 스페이서 형상의 상부 전극이 형성된다. 때문에, 종래에 비해 노아 플래시 메모리 장치의 집적도를 높힐 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 일실시예에 따른 노아 플래시 메모리 장치를 설명하기 위한 평면도이다. 도 2는 도 1에 도시된 노아 플래시 메모리 장치의 일부분을 나타내는 사시도이다.
도 1 및 도 2를 참조하면, 단결정 실리콘으로 이루어지는 기판(100)이 구비된다.
상기 기판(100)은 데이터를 저장하기 위한 셀들이 형성되는 제1 영역과, 상기 셀들을 선택하기 위한 소자들이 형성되는 제2 영역으로 구분된다.
우선, 상기 제1 영역에 대해 설명한다.
상기 제1 영역의 기판(100)의 상부 표면에는 제1 방향으로 연장되는 트렌치(124) 및 상기 트렌치(124) 사이의 높은 단차부를 갖는다. 상기 트렌치(124) 및 높은 단차부는 반복적으로 생성되어 있다.
하나의 트렌치(124) 및 높은 단차부를 포함하는 하나의 피치(pitch)는 사진 공정에 의해 패터닝될 수 있는 최소 선폭(통상적으로 F라 함)의 2배와 동일한 것이 바람직하다. 이 경우, 본 실시예에 따른 노아 플래시 메모리 장치는 4F2 의 면적당 4 비트의 정보를 저장할 수 있다.
상기 기판의 높은 단차부에는 실리콘 산화막 패턴(108a) 및 마스크 패턴(110)이 적층되어 있다. 상기 마스크 패턴(110)은 실리콘 질화물로 이루어질 수 있다. 상기 마스크 패턴(110)은 이온 주입 마스크 및 식각 마스크의 역할을 한다.
상기 제1 방향과 수직한 제2 방향을 따라 라인 형상으로 상기 기판(100)에 불순물이 도핑된 비트 영역(122)들이 구비된다. 본 실시예에서, 상기 비트 영역(122)들은 N형 불순물이 고농도로 도핑되어 있다. 상기 비트 영역(122)은 그 자체가 비트 라인으로서 기능하므로, 별도의 비트 라인, 비트 라인 콘택 및 불순물 영역이 형성될 필요가 없다.
상기 비트 영역(122)들은 일정 간격을 갖고 반복적으로 배치되어 있다.
상기 비트 영역(122)들은 상기 기판(100)의 트렌치(124)의 측벽과 저면 및 상기 높은 단차부의 표면 아래를 따라 불순물이 도핑된 형상을 갖는다. 따라서, 외부로부터 하나의 비트 영역(122)의 단부에 전기적 신호가 인가되면, 상기 제2 방향 으로 연장되어 있는 상기 선택된 비트 영역(122) 전체에 전기적 신호가 전달된다.
상기 비트 영역(122)들 사이는 채널 영역으로 기능하게 되며, 상기 채널 영역에는 P형 불순물이 도핑되어 있다.
상기 트렌치(124) 및 높은 단차부를 포함하는 기판(100) 표면 상에는 제1 유전막이 구비된다. 상기 제1 유전막은 터널 산화막으로 기능하며, 상기 반도체 기판을 열산화함으로서 형성되는 실리콘 산화물로 이루어질 수 있다.
상기 제1 유전막 상에는 전하를 트랩하기 위한 전하 트랩막이 구비된다. 상기 전하 트랩막은 실리콘 질화물 또는 나노결정 물질(nanocrystal material)로 이루어질 수 있다. 상기 나노결정 물질의 예로는 실리콘(Si), 실리콘 게르마늄(SiGe), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 카드뮴 셀렌(CdSe), 텅스텐 나이트라이드(WN) 등이 있다. 본 실시예에서는 상기 전하 트랩막으로 실리콘 질화물을 사용한다.
상기 전하 트랩막 상에는 블록킹막으로 제공되는 제2 유전막이 구비된다. 예를 들어, 상기 제2 유전막은 실리콘 산화물로 이루어질 수 있다.
도 1 및 도 2에서, 상기 제1 유전막, 전하 트랩막 및 제2 유전막의 적층 구조(140)가 도면 번호 140으로 표시되어 있다.
상기 트렌치(124)의 양측벽에는 스페이서 형태를 갖는 상부 전극(152)이 구비된다. 예를 들어, 상기 상부 전극(152)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 상부 전극(152)은 스페이서 형상을 가지므로, 통상적인 사진 식각 공정 을 통해 형성하는 경우에 비해 매우 작은 선폭을 갖게 된다. 구체적으로, 하나의 트렌치(124)내에 2개의 상부 전극(152)을 형성할 수 있으므로 종래에 비해 2배로 집적도가 증가된다. 따라서, 2F2 당 1개의 셀(C)을 구현할 수 있다.
또한, 상기 단위 셀에서는 데이터의 입력 및 출력 방향에 따라 2개의 데이터를 읽고 쓸 수 있다. 따라서, 2F2 당 2개의 데이터를 읽고 쓸 수 있다.
상기 단위 셀에서의 데이터 입출력에 대해서는 이하에서 보다 상세하게 설명하기로 한다.
다음에, 상기 제2 영역에 대해 설명한다.
상기 제2 영역은 상기 각 상부 전극(152)의 단부와 인접하게 위치한다. 상기 제2 영역에는 외부에서 인가되는 신호에 따라 상기 상부 전극(152)들을 선택적으로 구동시키기 위한 선택 트랜지스터들이 형성된다. 또한, 상기 선택 트랜지스터에 외부의 전기적 신호를 인가하기 위한 콘택(154)이 구비되어 있다.
즉, 상기 선택 트랜지스터의 제1 불순물 영역은 외부로부터 신호를 인가하기 위한 콘택(154)과 연결되고, 상기 선택 트랜지스터의 제2 불순물 영역은 상기 상부 전극(154)의 단부와 연결된다. 또한, 상기 제1 불순물 영역 및 제2 불순물 영역 사이의 기판 상에는 게이트 산화막과 제1 및 제2 게이트 전극 라인(148, 150)이 구비된다.
또한, 하나의 콘택(154)은 적어도 2개의 이웃하는 선택 트랜지스터의 제1 불순물 영역과 동시에 연결된다.
이하에서는, 본 실시예에서 채용된 선택 트랜지스터에 대해 보다 상세하게 설명한다.
상기 제2 영역의 기판 표면은 제1 영역에서와 동일하게 트렌치(124) 및 높은 단차부를 갖는다.
상기 트렌치(124)의 측벽 아래로 상기 선택 트랜지스터의 제1 불순물 영역, 제2 불순물 영역 및 채널 영역이 구비된다. 그리고, 상기 제2 불순물 영역의 표면까지 상기 스페이서 형상의 상부 전극(152)이 연장됨으로서 상기 제2 불순물 영역과 상부 전극(152)이 서로 전기적으로 연결된다.
상기 각 상부 전극(152)들을 선택적으로 구동하기 위하여 상기 제1 방향으로 연장되는 라인 형상의 제1 게이트 전극 라인(148) 및 제2 게이트 전극 라인(150)이 구비된다.
즉, 상기 선택 트랜지스터는 제1 게이트 전극 라인(148) 및 상기 제1 게이트 전극 라인(148) 양측에 형성된 제1 및 제2 불순물 영역으로 이루어지거나, 또는 상기 제2 게이트 전극 라인(150) 및 상기 제2 게이트 전극 라인(150) 양측으로 형성된 제1 및 제2 불순물 영역으로 이루어질 수 있다.
상기 제1 게이트 전극 라인(148) 및 상기 제1 게이트 전극 라인 (148)양측으로 제1 및 제2 불순물 영역이 구비되는 1군의 선택 트랜지스터들은 상기 제1 영역에 구비되는 홀수번째 상부 전극(152)을 선택하기 위하여 제공된다.
또한, 상기 제2 게이트 전극 라인(150) 및 상기 제2 게이트 전극 라인(150) 양측으로 제1 및 제2 불순물 영역이 구비되는 2군의 선택 트랜지스터는 상기 제1 영역에 구비되는 짝수번째 상부 전극(152)을 선택하기 위하여 제공된다.
상기 제1 및 제2 영역의 기판 상에는 상기 상부 전극(152), 제1 게이트 전극 라인(148) 및 제2 게이트 전극 라인(150)을 덮는 층간 절연막(도시안됨)이 구비된다.
상기 층간 절연막 내에는 상기 선택 트랜지스터들의 제1 불순물 영역과 접속하는 콘택(154)들이 구비된다. 이 때, 하나의 콘택(154)은 이웃하는 2개의 제1 불순물 영역들을 동시에 연결되도록 형성되어 있다. 즉, 상기 콘택(154)은 상기 기판의 트렌치(124)에서 이웃하는 2개의 측벽 부위를 동시에 접촉하도록 형성된다.
상기 콘택(154)을 통해 2개의 제1 불순물 영역으로 전기적 신호가 동시에 인가되더라도 제1 게이트 전극 라인(148) 또는 제2 게이트 전극 라인(150) 중에서 하나의 게이트 전극 라인만을 선택적으로 턴 온시킴으로서 원하는 상부 전극(152)에만 선택적으로 전기적 신호를 인가할 수 있다.
상기에서 설명한 것과 같이, 본 실시예에 따른 노아 플래시 메모리 장치는 상부 전극의 선폭이 감소됨에 따라 집적도가 증가한다.
또한, 상기 상부 전극의 일 단부와 연결되는 선택 트랜지스터를 형성함으로서, 하나의 콘택만을 구비하더라도 2개의 상부 전극을 선택적으로 콘트롤할 수 있다. 따라서, 외부로부터 신호를 인가하기 위하여 제공되는 상기 콘택의 개수가 종래에 비해 매우 감소된다. 그러므로, 상기 제1 영역에 형성되는 단위 셀의 개수가 충분히 늘어나더라도 외부로부터 각각의 상부 전극에 전기적 신호를 선택적으로 인가할 수 있다.
상기에서도 설명한 것과 같이, 본 실시예에 따른 노아 플래시 메모리 장치는 단위 셀 내에 2 비트의 데이터를 프로그래밍하거나 읽을 수 있다. 이하에서는, 단위 셀에 2 비트의 데이터를 프로그래밍 및 읽는 방법에 대해 보다 상세하게 설명한다.
도 1을 참조로 하여, 첫 번째 셀(C)에 2 비트의 데이터를 프로그래밍하거나 읽는 방법을 예를 들면서 설명한다.
우선 첫 번째 셀(C)에 제1 데이터를 프로그래밍하고 읽는 방법에 대해 설명한다.
먼저, 첫 번째 비트 영역(이하, 비트 영역1, 122a) 및 첫 번째 상부 전극(이하, 상부 전극1, 152a)에 각각 프로그래밍 전압(Vp1)을 인가한다. 그리고, 상기 비트 영역1(122a)을 제외한 나머지 비트 영역들(122b, 122c, 122d)은 그라운드 레벨을 유지하거나 또는 전압을 인가하지 않는다.
상기 상부 전극1(152a)로 전압을 인가하기 위해서는 첫 번째 콘택(154a) 및 상기 제1 게이트 전극 라인(148)에 각각 전압을 인가함으로서, 상기 상부 전극1(152a)과 연결되어 있는 첫 번째 선택 트랜지스터를 턴 온시켜야 한다.
따라서, 상부 전극1(152a)에 인가된 프로그래밍 전압(Vp1)에 의해 상기 비트 영역1(122a) 및 이와 이웃한 비트 영역2(122b)의 사이에 제1 채널이 형성된다. 따라서, 상기 비트 영역1(122a)에 인가되는 프로그래밍 전압(Vp1)에 의해 전하들은 상기 비트 영역2(122b)로부터 비트 영역1(122a)로 이동하게 된다. 이 때, 상기 전 하들은 상기 비트 영역1(122a) 부근에 인접할 때 속도가 매우 빨라지면서 일부 전하들이 상기 전하 트랩막으로 주입된다.
상기와 같은 방법으로 프로그래밍을 하면, 상기 비트 영역1(122a)과 인접하는 부위(즉, 제1 저장 영역)의 전하 트랩막에 전하들이 주입된다.
한편, 나머지 비트 영역들(122b, 122c, 122d) 사이에도 상기 상부 전극1(162a)에 인가된 프로그래밍 전압(Vp1)에 의해 각각 채널들이 형성되지만, 비트 영역들(122b, 122c, 122d)에 전압이 인가되지 않으므로 각 채널들을 통해 전자들이 이동하지 않는다.
상기 방법에 의하면, 상기 비트 영역1(122a) 및 비트 영역2(122b) 사이에 위치하는 단위 셀(C)의 제1 저장 영역에 제1 데이터를 프로그래밍할 수 있다.
제 1 저장 영역에 프로그램된 제1 데이터를 읽기 위하여, 상기 상부 전극1(152a)과 비트 영역2(122b)에는 읽기 전압(Vr1, Vr2)이 인가되고, 비트 영역1(122a)은 접지된다. 이때, 나머지 비트 영역들(122c, 122d)은 전자들의 이동을 방지하기 위해 상기 비트 영역2(122b)와 동일한 읽기 전압이 인가된다.
상기 제1 전하 저장 영역에 전하들이 저장되어 있지 않는 경우, 문턱 전압이 상대적으로 낮아지게 되어 읽기 전압 상태에서 채널에 전류가 흐르게 된다. 반면에, 상기 제1 전하 저장 영역에 전하들이 저장되어 있는 경우, 문턱 전압이 상대적으로 높아지게 되어 읽기 전압 상태에서 채널에 전류가 흐르지 않게 된다. 그러므로, 상기 채널 전류를 측정함으로서 제1 전하 저장 영역의 데이터를 정확하게 읽을 수 없다.
다음에, 상기 첫 번째 셀(C)에 제2 데이터를 프로그래밍하고 읽는 방법에 대해 설명한다.
먼저, 두 번째 비트 영역(이하, 비트 영역2, 122b) 및 첫 번째 상부 전극(이하, 상부 전극1, 152a)에 각각 프로그래밍 전압을 인가한다. 그리고, 상기 비트 영역1은 그라운드 레벨을 유지한다. 또한, 상기 나머지 비트 영역들(122c, 122d)은 상기 비트 영역2의 프로그래밍 전압을 인가한다. 상기 상부 전극1에 전압을 인가하기 위해서는 첫 번째 콘택에 전압을 인가하고 상기 상부 전극1과 연결되어 있는 첫 번째 선택 트랜지스터를 턴 온시켜야 한다.
따라서, 상부 전극1(152a)에 인가된 프로그래밍 전압(Vp1)에 의해 상기 비트 영역1(122a) 및 이와 이웃한 비트 영역2(122b)의 사이에 제1 채널이 형성된다. 따라서, 상기 비트 영역2(122b)에 인가되는 프로그래밍 전압에 의해 전하들은 상기 비트 영역1(122a)로부터 비트 영역2(122b)로 이동하게 된다. 이 때, 상기 전하들은 상기 비트 영역2(122b) 부근에 인접할 때 속도가 매우 빨라지면서 일부 전하들이 상기 전하 트랩막으로 주입된다. 따라서, 상기와 같은 방법으로 프로그래밍을 하면 상기 비트 영역2(122b)과 인접하는 부위 (즉, 제2 저장 영역)에 전하 트랩막에 전하들이 주입된다.
한편, 나머지 비트 영역들(122c, 122d) 사이에도 상기 상부 전극1(152a)에 인가된 프로그래밍 전압(Vp1)에 의해 각각 채널들이 형성되지만, 상기 비트 영역들(122c, 122d)은 비트 영역2와 동일한 전압 레벨을 가지기 때문에 각 채널들을 통해 전하들이 이동하지 않는다.
상기 방법에 의하면, 상기 비트 영역1(122a) 및 비트 영역2(122b) 사이에 위치하는 단위 셀의 제2 저장 영역에 제2 데이터를 프로그래밍할 수 있다.
제2 저장 영역에 프로그램된 제2 데이터를 읽기 위하여, 상기 상부 전극1(152a)과 비트 영역1(122a)에는 읽기 전압(Vr1, Vr2)이 인가되고, 비트 영역2(122b)은 접지된다. 이때, 나머지 비트 영역들(122c, 122d)은 전자들의 이동을 방지하기 위해 접지된다.
이 때, 제2 전하 저장 영역에 전하들이 저장되어 있지 않는 경우 문턱 전압이 상대적으로 낮아지게 되어, 읽기 전압 상태에서 채널에 전류가 흐르게 된다. 반면에, 상기 제2 전하 저장 영역에 전하들이 저장되어 있지 않은 경우, 문턱 전압이 상대적으로 높아지게 되어 읽기 전압 상태에서 채널에 전류가 흐르지 않게 된다. 그러므로, 상기 채널 전류를 측정함으로서 제2전하 저장 영역의 데이터를 정확하게 읽을 수 없다.
설명한 것과 같이, 본 실시예의 노아 플래시 메모리 장치는 상기 비트 영역 1 및 비트 영역2 사이에 형성되는 하나의 셀에 2 비트의 데이터를 프로그래밍 및 읽기 동작을 수행할 수 있다.
이하에서는 상기한 노아 플래시 메모리 장치의 제조 방법을 설명한다.
도 3 내지 도 16은 상기 도 1에 도시된 노아 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 17은 도 1에 도시된 노아 플래시 메모리 장치의 셀을 나타내는 단면도이다.
도 3을 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(100)이 마련된다. 상기 반도체 기판(100)은 노아 플래시 메모리 셀들이 형성되는 제1 영역과 상기 셀들에 포함되는 상부 전극들을 선택하기 위한 회로들이 구비되는 제2 영역으로 구분된다.
상기 제1 및 제2 영역으로 구분된 상기 기판(100) 상에 제1 하드 마스크 패턴(102)을 형성한다. 이 후, 상기 제1 하드 마스크 패턴(102)을 이온 주입 마스크로 사용하여 상기 제1 영역에 선택적으로 불순물을 주입함으로서 제1 예비 비트 영역(106)을 형성한다.
구체적으로, 상기 기판(100) 상에 화학 기상 증착 공정(chemical vapor deposition; CVD) 또는 열산화 공정을 통해 패드 산화막(도시안됨)을 형성한다. 상기 패드 산화막 상에 제1 실리콘 질화막(도시안됨)을 형성한다. 상기 제1 실리콘 질화막은 SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다.
상기 제1 실리콘 질화막 상에, 후속 공정에 형성될 비트 영역과 대응하는 부위를 선택적으로 노출시키는 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 실리콘 질화막을 식각함으로서 제1 하드 마스크 패턴(102)을 형성한다. 상기 제1 하드 마스크 패턴(102) 은 비트 영역의 연장 방향과 동일한 방향인 제2 방향으로 연장되는 라인 형상을 갖는다.
이 후, 상기 제1 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다.
상기와 같이 제1 및 제2 영역에 제1 하드 마스크 패턴(102)을 형성한 이 후에, 상기 제2 영역 전체를 마스킹하는 제2 포토레지스트 패턴(104)을 형성한다.
상기 제2 포토레지스트 패턴(104) 및 상기 제1 하드 마스크 패턴(102)을 이온 주입 마스크로 사용하여, 제1 영역의 기판 표면 아래로 N형의 불순물을 고농도로 주입한다. 상기 공정을 통해, 상기 제1 영역에는 상기 제2 방향으로 연장되는 라인 형상의 제1 예비 비트 영역(106)이 완성된다.
상기 제1 예비 비트 영역(106)을 형성한 이 후에, 상기 제2 포토레지스트 패턴(104)을 애싱 및 스트립 공정을 통해 제거한다.
도 4를 참조하면, 상기 제1 하드 마스크 패턴(102)들 사이를 채우도록 제1 실리콘 산화막(도시안됨)을 증착한다. 상기 실리콘 산화막으로 사용될 수 있는 물질의 예로는 USG(undoped silicate glass), PE-TEOS(plasma enhanced tetra ethyl ortho silicate) USG 또는 HDP(high density plasma) 산화물 등이 있다.
다음에, 상기 제1 하드 마스크 패턴(102)의 상부면이 노출되도록 상기 제1 실리콘 산화막을 화학 기계적으로 연마한다. 상기 공정을 수행하면, 상기 제1 실리콘 산화막은 제1 하드 마스크 패턴(102)과 나란한 예비 제1 실리콘 산화막 패턴(108)으로 전환된다. 또한, 상기 예비 제1 실리콘 산화막 패턴(108) 및 제1 하드 마스크 패턴(102)의 상부면이 단차를 갖지 않고 평탄해진다.
도 5를 참조하면, 상기 제1 하드 마스크 패턴(102) 및 예비 제1 실리콘 산화막 패턴(108) 상에 제2 실리콘 질화막(도시안됨)을 형성한다. 이 때, 상기 제2 실리콘 질화막은 상기 제1 하드 마스크 패턴(102)의 두께보다 더 두껍게 형성되어야 한다.
상기 제2 실리콘 질화막 상에 상기 제1 하드 마스크 패턴(102)과 수직하는 라인 형상의 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 실리콘 질화막을 식각함으로서 제2 하드 마스크 패턴(110)을 형성한다.
이 후, 상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다.
도 6을 참조하면, 상기 제1 및 제2 하드 마스크 패턴(102, 110)을 식각 마스크로 사용하여 노출된 예비 제1 실리콘 산화막 패턴(108)을 이방성 식각한다.
상기 공정을 수행하면, 상기 제2 하드 마스크 패턴(110) 아래에는 고립된 형태의 제1 실리콘 산화막 패턴(108a)이 생성된다. 또한, 상기 제1 및 제2 하드 마스크 패턴(102, 110)에 의해 한정되는 부위의 실리콘 기판(100) 표면이 노출된다.
다음에, 상기 제1 및 제2 하드 마스크 패턴(102, 110)을 식각 마스크로 사용하여 노출된 기판(100) 표면을 식각한다. 상기 식각 공정을 통해, 상기 제1 및 제2 마스크 패턴(102, 110)에 의해 한정되는 개구(112)들이 생성된다. 또한, 상기 제2 하드 마스크 패턴(110) 아래의 기판 표면에는 제1 예비 비트 영역(106)이 남아있 고, 나머지 영역에서는 식각에 의해 상기 제1 예비 비트 영역(106)이 제거된다.
도 7을 참조하면, 상기 개구가 형성된 기판 상에 포토레지스트막의 코팅, 노광 및 현상 공정을 수행하여 상기 제2 영역 전체를 마스킹하는 제4 포토레지스트 패턴(114)을 형성한다.
이 후, 상기 제4 포토레지스트 패턴(114), 제1 및 제2 마스크 패턴(102, 110)을 이온 주입 마스크로 사용하여 N형의 불순물을 고농도로 주입한다. 이에 따라, 상기 제1 영역에 형성되어 있는 개구(112)들의 측벽 및 저면에 불순물이 도핑된다. 상기 불순물 도핑 공정은 플라즈마 도핑 공정을 통해 수행되는 것이 바람직하다. 상기 플라즈마 도핑 공정을 수행하면, 상기 개구(112)들의 측벽 및 저면의 프로파일을 따라 불순물이 도핑되므로 각 부위에서 균일한 정션 깊이를 가질 수 있다.
상기 불순물 도핑 공정을 수행하면, 상기 개구(112)의 측벽, 저면에 도핑된 불순물 영역과 상기 제1 예비 비트 영역(106)이 서로 연결되어 제2 예비 비트 영역(116)이 생성된다.
상기 제2 예비 비트 영역(116)을 형성한 이 후, 상기 제4 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
도 8을 참조하면, 상기 개구(112) 내부를 채우면서 상기 제2 하드 마스크 패턴(110)을 충분히 덮도록 제2 실리콘 산화막(도시안됨)을 증착한다. 상기 실리콘 산화막으로 사용될 수 있는 물질의 예로는 USG(undoped silicate glass), PE-TEOS(plasma enhanced tetra ethyl ortho silicate) USG 또는 HDP(high density plasma) 산화물 등이 있다.
다음에, 상기 제2 하드 마스크 패턴(110)의 상부면이 노출되도록 상기 제2 실리콘 산화막을 화학 기계적으로 연마한다. 이 후, 제1 하드 마스크 패턴(102)의 상부면이 노출되도록 상기 제2 실리콘 산화막을 부분적으로 식각한다. 상기 제2 실리콘 산화막을 식각하는 공정은 건식 식각 공정 또는 습식 식각 공정을 통해 수행될 수 있다.
상기 공정을 수행하면, 상기 제2 실리콘 산화막은 상기 제1 및 제2 하드 마스크 패턴에 의해 한정되는 개구(112) 내부를 채우는 제2 실리콘 산화막 패턴(118)으로 전환된다.
도 9를 참조하면, 상기 노출된 제1 하드 마스크 패턴(102)을 제거한다.
상기 제거 공정은 별도의 식각 마스크 없이 이방성 식각 공정을 통해 실리콘 질화물을 식각함으로서 수행될 수 있다. 상기 제1 하드 마스크 패턴(102)을 식각할 시에, 동일한 물질로 이루어지는 상기 제2 하드 마스크 패턴(110)도 동시에 식각된다. 그러나, 이 전의 공정에서 상기 제2 하드 마스크 패턴(110)이 상기 제1 하드 마스크 패턴(102)보다 더 두껍게 형성되었으므로, 상기 식각 공정을 수행한 이 후에도 상기 제2 하드 마스크 패턴(110)은 일부 남아있게 된다.
상기 제1 하드 마스크 패턴(102)을 제거함으로서 상기 제2 하드 마스크 패턴(110) 및 제2 실리콘 산화막 패턴(118)에 의해 한정되는 부위에 기판(100) 표면이 노출된다.
도 10을 참조하면, 상기 노출된 기판(100)을 부분적으로 식각하여 예비 트렌 치(120)를 형성한다. 이 때, 상기 식각 공정을 통해 형성되는 상기 예비 트렌치(120)의 저면은 상기 제2 실리콘 산화막 패턴(118)의 저면과 동일한 평면에 위치하는 것이 바람직하다.
상기 식각 공정이 수행됨으로서, 기판(100) 표면 아래에 형성되어 있었던 제2 예비 비트 영역(116)의 일부가 제거된다.
즉, 상기 제2 실리콘 산화막 패턴(118) 및 제1 실리콘 산화막 패턴(108a) 아래에 제1 방향으로 연장되는 라인 형상으로 N형 불순물이 고농도로 도핑되어 비트 영역(122)이 형성된다. 상기 비트 영역은 종래의 비트 라인, 불순물 영역 및 비트 라인 콘택과 동일한 역할을 한다.
또한, 통상적으로 베어 기판은 P형 불순물이 저농도로 도핑되어 있으므로, 상기 식각된 기판 표면 아래에는 P형 불순물이 도핑되어 있다. 상기 비트 영역(122) 사이의 P형 불순물이 도핑된 부위가 채널 영역이 된다.
이 후, 문턱 전압을 조절하기 위하여 상기 채널 영역에 N형 또는 P형 불순물을 주입할 수 있다. 상기 채널 영역에 선택적으로 불순물을 주입하기 위하여, 상기 제2 영역을 선택적으로 마스킹하는 포토레지스트 패턴을 형성하는 공정이 먼저 수행되어야 한다. 이 경우, 상기 제2 영역에는 불순물이 전혀 도핑되지 않는다.
본 실시예의 노아 메모리 장치에서 하나의 셀에는 이웃하는 2개의 비트 영역 및 상기 비트 영역 사이의 채널 영역을 포함한다. 또한, 상기 하나의 셀에는 2개의 데이터를 저장할 수 있다.
도 11을 참조하면, 상기 제2 하드 마스크 패턴(110)을 식각 마스크로 사용하 여 상기 제2 실리콘 산화막 패턴(118)을 선택적으로 식각한다.
상기 식각 공정을 수행하면, 상기 제2 실리콘 산화막 패턴(118)이 식각된 부위와 상기 예비 트렌치(120)가 서로 도통하면서 상기 기판(100)에 제1 방향으로 연장되는 트렌치(124)가 형성된다. 또한, 상기 제1 실리콘 산화막 패턴(108a) 및 제2 마스크 패턴(110) 아래에 위치하는 기판(100) 부위는 상대적으로 높은 단차를 갖게 된다.
도 12를 참조하면, 상기 트렌치(124)를 갖는 기판 상에 포토레지스트막(도시안됨)을 형성한다. 상기 포토레지스트막을 부분적으로 노광하고 현상함으로서 상기 제2 영역에서 제2 군의 선택 트랜지스터의 채널 영역으로 제공되는 영역을 선택적으로 마스킹하는 제5 포토레지스트 패턴(130)을 형성한다. 이 때, 상기 제5 포토레지스트 패턴에 의해 상기 제1 영역은 완전히 마스킹되도록 한다.
상기 제5 포토레지스트 패턴(130)을 이온 주입 마스크로 사용하여 상기 트렌치(124)의 제1 측벽 부위에 N형 불순물을 주입한다. 구체적으로, 상기 제5 포토레지스트 패턴(130)을 이온주입 마스크로 사용하고 일정 각도로 불순물을 주입하면 상기 트렌치(124)의 저면 아래로는 불순물이 거의 주입되지 않으면서 상기 트렌치의(124) 제1 측벽에만 불순물이 주입된다.
상기 공정을 수행함으로서, 상기 제2 군의 선택 트랜지스터의 소오스/드레인 영역 및 채널 영역이 형성된다.
이 후, 상기 제5 포토레지스트 패턴(130)을 제거한다.
도 13을 참조하면, 상기 트렌치(124)를 갖는 기판(100) 상에 포토레지스트막 을 형성한다. 상기 포토레지스트막을 부분적으로 노광하고 현상함으로서 상기 제2 영역에서 제1 군의 선택 트랜지스터의 채널 영역으로 제공되는 영역을 선택적으로 마스킹하는 제6 포토레지스트 패턴(132)을 형성한다. 이 때, 상기 제1 영역은 완전히 마스킹되도록 한다.
상기 제6 포토레지스트 패턴(132)을 이온 주입 마스크로 사용하여 상기 트렌치(124)의 제2 측벽 부위에 N형 불순물을 주입한다. 구체적으로, 상기 제6 포토레지스트 패턴(132)을 이온주입 마스크로 사용하고 이 전의 이온 주입과는 다른 각도로 불순물을 주입하면 상기 트렌치(124)의 저면 아래로는 불순물이 거의 주입되지 않으면서 상기 트렌치(124)의 제2 측벽에만 불순물이 주입된다. 따라서, 상기 트렌치(124)의 양측벽에만 선택적으로 불순물을 주입할 수 있다.
상기 공정을 수행함으로서, 상기 제1 군의 선택 트랜지스터의 소오스/드레인 영역 및 채널 영역이 형성된다.
이 후, 상기 제6 포토레지스트 패턴(132)을 제거한다.
도 14 및 도 17을 참조하면, 상기 제1 영역에 위치하는 상기 트렌치(124)의 측벽 및 저면에 제1 유전막(140a), 전하 트랩막(140b) 및 제2 유전막(140c)의 적층 구조(140)를 형성한다.
구체적으로, 상기 노출된 기판(100) 표면을 열산화함으로서 상기 제1 유전막(140a)을 형성할 수 있다. 또는, 상기 화학 기상 증착법으로 실리콘 산화물을 증착함으로서 제1 유전막(140a)을 형성할 수도 있다.
상기 제1 유전막(140a) 상에 전하를 트랩하기 위한 전하 트랩막(140b)을 형 성한다. 상기 전하 트랩막(140b)은 실리콘 질화물 또는 나노 결정 물질을 증착시켜 형성할 수 있다. 상기 나노결정 물질의 예로는 실리콘(Si), 실리콘 게르마늄(SiGe), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 카드뮴 셀렌(CdSe), 텅스텐 나이트라이드(WN) 등을 들 수 있다.
상기 전하 트랩막(140b) 상에 블록킹막으로 제공되는 제2 유전막(140c)을 형성한다. 상기 제2 유전막(140c)은 화학 기상 증착법을 통해 실리콘 산화물을 증착시킴으로서 형성될 수 있다.
상기 제1 유전막(140a), 전하 트랩막(140b) 및 제2 유전막(140c)으로 이루어지는 적층 구조(140)는 상기 트렌치(124)를 갖는 기판(100) 표면 프로파일을 따라 형성되어야 한다. 즉, 상기 적층 구조(140)가 상기 트렌치(124) 내부를 완전히 매립하지 않아야 한다.
상기 전하 트랩막(140b)이 약 20 내지 100Å 정도의 얇은 두께를 갖더라도 막 내에 충분한 전하를 트랩할 수 있다. 그러므로, 상기 제1 유전막(140a), 전하 트랩막(140b) 및 제2 유전막(140c)으로 이루어지는 적층 구조(140)의 전체 두께는 약 100 내지 300Å 정도로 얇게 형성된다. 때문에, 도 16에서는 상기 적층 구조(140)를 하나의 막으로 표시하였다.
이 후, 상기 제2 영역에 형성된 제1 유전막(140a), 전하 트랩막(140b) 및 제2 유전막(140c)을 순차적으로 제거한다. 다음에, 열산화 공정을 통해 상기 제2 영역에 선택적으로 상기 제1 및 제2 군의 선택 트랜지스터의 게이트 산화막(142)을 형성한다.
다음에, 상기 게이트 산화막(142) 및 제2 유전막(140c) 상에 상기 트렌치(124) 내부를 완전히 매립하도록 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘 물질 또는 금속 물질로 이루어질 수 있으며, LPCVD 공정, ALD 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정, 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 공정 등을 통해 형성될 수 있다. 바람직하게, 상기 제1 도전막은 스텝커버러지 특성이 우수한 폴리실리콘 물질을 증착시켜 형성한다.
상기 제1 도전막을 형성한 후 상기 제1 도전막의 상부면을 평탄화하기 위한 공정을 더 수행할 수도 있다.
이 후, 상기 제1 도전막 상에 상기 제1 영역을 노출하는 제7 포토레지스트 패턴을 형성한다. 이 때, 상기 제7 포토레지스트 패턴은 상기 제1 영역과 인접해 있는 제2 영역의 일부분도 함께 노출하도록 형성되는 것이 바람직하다.
다음에, 상기 제7 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 영역에 형성된 제1 도전막을 제거함으로서 제1 도전막 패턴(144)을 형성한다. 상기 도전막의 제거는 습식 식각 공정을 통해 이루어지는 것이 바람직하다.
도 15를 참조하면, 상기 제1 도전막 패턴(144) 및 상기 제2 유전막 상에 제2 도전막(도시안됨)을 형성한다.
상기 제1 영역에 형성되는 상기 제2 도전막(146)은 상기 트렌치(124) 내부를 완전히 매립하지 않으면서 상기 트렌치(124)를 갖는 기판(100) 표면의 프로파일을 따라 형성한다. 상기 제2 도전막(146)은 상기 제1 도전막 패턴(144)과 동일한 물질 로 이루어지는 것이 바람직하다.
상기 공정을 수행하면, 상기 제1 영역에는 상기 트렌치의 프로파일을 따라 상기 제2 도전막(146)만이 증착되고, 상기 제2 영역에는 상기 트렌치를 완전히 채우도록 상기 제1 도전막 패턴(144) 및 제2 도전막(146)이 적층된다.
도 16 및 도 17을 참조하면, 상기 제2 도전막(146) 상에 포토레지스트를 코팅하고 상기 포토레지스트를 패터닝하여 제8 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제8 포토레지스트 패턴은 상기 제2 영역에 제1 및 제2 군의 선택 트랜지스터에 포함되는 게이트 전극들을 형성하기 위한 식각 마스크로 제공된다.
따라서, 상기 제8 포토레지스트 패턴은 상기 제2 영역에서 각 채널 영역들을 경유하고 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제1 영역에는 상기 제8 포토레지스트 패턴이 전혀 형성되지 않는다.
상기 제1 도전막 패턴(144) 및 제2 도전막(146)을 이방성으로 식각함으로서, 상기 제2 영역에는 제1 및 제2 게이트 전극 라인(148, 150)을 형성하고, 상기 제1 영역에는 상기 트렌치(124)의 측벽 상에 스페이서 형태를 갖는 상부 전극(152)을 형성한다.
이 때, 상기 제1 영역에 형성되는 상부 전극(152)은 통상적인 사진 식각 공정을 통해 형성되는 상부 전극에 비해 매우 작은 선폭을 갖는다. 또한, 상기 제1 영역에 위치하는 상기 트렌치(124)의 측벽의 기판 부위가 비트 영역(122) 및 채널 영역으로 제공되며, 상기 트렌치(124) 측벽에 형성되는 상부 전극에 의해 각 셀들이 제어된다.
이 후, 도시하지는 않았지만, 외부로부터 상기 선택 트랜지스터들의 드레인 영역에 전기적 신호를 인가하기 위한 콘택(도 1, 154)을 형성한다.
구체적으로, 상기 제1 및 제2 게이트 전극 라인(148, 150)과 상기 상부 전극(152)을 덮는 층간 절연막을 형성한다. 다음에, 상기 제1 영역에서 상기 각 트랜지스터들의 드레인 영역이 노출되도록 층간 절연막을 식각함으로서 콘택홀을 형성한다. 상기 콘택홀은 이웃하는 2개의 트랜지스터의 드레인 영역을 동시에 노출하도록 형성된다. 상기 콘택홀 내부를 채우도록 도전막을 증착하고 상기 도전막을 평탄화함으로서 콘택을 완성한다.
실시예 2
도 18은 본 발명의 실시예 2에 따른 노아 플래시 메모리 장치를 설명하기 위한 평면도이다.
본 실시예는 선택 트랜지스터가 구비되지 않는다는 점과, 상부 전극과 접속하는 콘택의 형상을 제외하고는 상기 실시예 1에 따른 노아 플래시 메모리 장치와 동일하다. 즉, 본 실시예의 노아 플래시 메모리 장치의 각 단위 셀들의 구성은 실시예 1과 동일하므로 중복되는 설명은 생략한다.
도 18을 참조하면, 상기 기판(100)에는 데이터를 저장하기 위한 셀들이 형성되는 제1 영역과, 상기 셀들을 선택하기 위한 소자들이 형성되는 제2 영역이 구분된다.
상기 제1 영역에 형성되는 셀들의 형상은 실시예 1과 동일하다.
상기 제2 영역은 상기 제1 영역의 일단부와 인접하도록 위치한다. 상기 제1 영역에 형성되어 있는 각 상부 전극(152)은 상기 제2 영역까지 연장된다. 이 때, 상기 제2 영역으로 연장되는 상부 전극(152)들의 일 단부의 위치가 서로 다르다.
구체적으로, 짝수번째 열에 형성되어 있는 상부 전극(152)들의 일 단부의 위치와 홀수번째 열에 형성되어 있는 상부 전극(152)들의 일 단부의 위치가 서로 다르다.
상기 각 상부 전극(152)들의 일 단부에는 외부로부터 전기적 신호를 인가하기 위한 콘택(160)이 연결된다. 이 때, 상기 콘택(160)들이 형성된 영역을 충분하게 확보하기 위하여 상기 상부 전극(152)들의 일 단부의 위치가 서로 다르게 배치된다.
본 실시예에 따르면, 상기 상부 전극(152)들 각각에 콘택(160)이 연결되기 때문에 상기 상부 전극(152)을 선택하기 위한 선택 트랜지스터가 구비되지 않는다. 따라서, 보다 단순한 공정을 통해 상기 노아 플래시 메모리 장치를 구현할 수 있다.
이하에서는 상기한 노아 플래시 메모리 장치의 제조 방법을 설명한다.
도 19 내지 도 21은 도 18에 도시된 노아 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
우선, 도 3 내지 도 11에 도시된 것과 동일한 공정을 수행하여 트렌치및 높은 단차부를 갖는 기판을 형성한다. 또한, 상기 제1 영역의 기판 표면 아래에는 제 2 방향으로 연장되는 비트 영역을 형성한다.
도 19를 참조하면, 상기 트렌치(124)의 측벽 및 저면에 터널 산화막의 역할을 하는 제1 유전막을 형성한다.
상기 제1 유전막 상에 전하를 트랩하기 위한 전하 트랩막을 형성한다. 상기 전하 트랩막은 실리콘 질화물 또는 나노 결정 물질을 증착시켜 형성할 수 있다.
상기 전하 트랩막 상에 블록킹막으로 제공되는 제2 유전막을 형성한다. 상기 제2 유전막은 화학 기상 증착법을 통해 실리콘 산화물을 증착시킴으로서 형성될 수 있다.
상기 제1 유전막, 전하 트랩막 및 제2 유전막으로 이루어지는 적층 구조(200)는 상기 트렌치(124)를 갖는 기판 표면 프로파일을 따라 형성되어야 한다. 즉, 상기 적층 구조(200)가 상기 트렌치(124) 내부를 완전히 매립하지 않아야 한다.
이 후, 상기 제2 유전막 상에 상기 트렌치(124) 내부를 완전히 매립하지 않도록 도전막(202)을 형성한다. 상기 도전막(202)은 불순물이 도핑된 폴리실리콘 물질 또는 금속 물질로 이루어질 수 있으며, LPCVD 공정, ALD 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정, 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 공정 등을 통해 형성될 수 있다.
바람직하게, 상기 도전막(202)은 스텝커버러지 특성이 우수한 폴리실리콘 물질을 증착시켜 형성한다.
도 20을 참조하면, 상기 도전막(202)을 이방성으로 식각함으로서, 상기 제1 영역 및 제2 영역의 트렌치(124) 측벽에 스페이서 형태를 갖는 상부 전극(204)을 형성한다.
이 때, 상기 제1 영역에 형성되는 상부 전극(204)은 통상적인 사진 식각 공정을 통해 형성되는 상부 전극에 비해 매우 작은 선폭을 갖는다. 또한, 상기 제1 영역에서, 상기 트렌치(124)의 측벽의 기판 부위는 비트 영역(122) 및 채널 영역으로 제공되며, 상기 트렌치(124) 측벽에 형성되는 상부 전극(204)에 의해 각 셀들이 제어된다.
도 21을 참조하면, 상기 상부 전극(204)이 형성된 기판 상에 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 상기 제2 영역으로 연장되어 있는 상부 전극(204)의 일 단부의 위치를 다르게 하기 위한 식각 공정에서 식각 마스크 패턴으로 제공된다. 상기 포토레지스트 패턴은 상기 제2 영역에 형성되어 있는 상부 전극의 일부분을 노출시키고, 상기 제1 영역은 완전히 덮는다.
이 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 전극(204)의 일 단부 일부를 제거한다. 상기 제거 공정은 습식 식각 공정으로 수행되는 것이 바람직하다.
상기 제거 공정을 통해 상기 제2 영역으로 연장되는 상부 전극(204)들의 일 단부의 위치가 서로 다르게 형성된다. 본 실시예에서는, 짝수번째 열에 형성되어 있는 상부 전극들의 일 단부의 위치와 홀수번째 열에 형성되어 있는 상부 전극들의 일 단부의 위치가 서로 다르게 형성된다.
도시하지는 않았지만, 상기 각각의 상부 전극(204)과 연결되는 콘택을 형성 한다.
구체적으로, 상기 상부 전극(204)을 덮는 층간 절연막(도시안됨)을 형성한다. 다음에, 상기 층간 절연막의 일부분을 식각함으로서 상기 제2 영역에 연장되어 있는 상기 상부 전극(204)의 일 단부를 노출하는 콘택홀을 형성한다.
이웃하는 상기 상부 전극(204)의 일 단부가 서로 다른 위치에 있으므로, 상기 콘택홀들은 각각 지그 재그로 배치된다. 그러므로, 각 상부 전극(204)들이 서로 인접하게 위치하더라도 상기 콘택홀이 서로 접촉되지 않으면서 충분한 마진을 갖고 형성될 수 있다.
이 후, 상기 콘택홀 내부를 채우도록 도전막을 증착하고 상기 도전막을 평탄화함으로서 콘택(160)을 완성한다.
상술한 바와 같이 본 발명에 따른 노아 플래시 메모리 장치는 기판에 구비되는 트렌치의 측벽 아래에 채널 영역이 위치하고 상기 트렌치측벽에 스페이서 형상의 상부 전극이 형성된다. 때문에, 노아 플래시 메모리 장치의 집적도를 매우 높힐 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (22)
- 제1 방향으로 연장되는 트렌치 및 상기 트렌치 사이의 높은 단차부를 포함하는 기판;상기 제1 방향과 수직한 제2 방향을 따라 라인 형상으로 상기 기판에 불순물이 도핑된 비트 영역;상기 트렌치를 포함하는 기판 표면 상에 순차적으로 형성된 제1 유전막;상기 제1 유전막 상에 형성된 전하 트랩막;상기 전하 트랩막 상에 형성된 제2 유전막; 및상기 트렌치의 양측벽에 형성되고 스페이서 형태를 갖는 상부 전극들을 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제1항에 있어서, 하나의 트렌치 및 높은 단차부를 포함하는 하나의 피치(pitch)는 사진 공정에 의해 패터닝될 수 있는 최소 선폭의 2배와 동일한 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제1항에 있어서, 상기 비트 영역은 상기 기판의 트렌치의 측벽과 저면 및 상기 높은 단차부의 표면 아래를 따라 불순물이 도핑된 형상을 갖는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제1항에 있어서, 상기 기판의 높은 단차부에 절연막 패턴 및 마스크 패턴이 더 구비되는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제1항에 있어서, 상기 상부 전극들의 일 단부에 상기 상부 전극들로 신호를 인가하기 위한 콘택들이 구비되는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제5항에 있어서, 상기 상부 전극들의 일 단부는 서로 다른 위치에 위치하는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제1항에 있어서,상기 상부 전극들의 일 단부에 위치하여 각 상부 전극들과 연결되는 선택 트랜지스터들; 및상기 선택 트랜지스터들로 신호를 인가하기 위한 콘택들을 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제7항에 있어서, 상기 하나의 콘택은 적어도 2개의 이웃하는 선택 트랜지스터의 불순물 영역과 동시에 연결되는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 평탄한 표면을 갖는 기판의 일부분을 식각하여, 상기 기판에 제1 방향으로 연장되는 트렌치 및 상기 트렌치 사이의 높은 단차부를 형성하는 단계;상기 기판에 제1 방향과 수직한 제2 방향을 따라 라인 형상으로 불순물을 도핑시켜 비트 영역을 형성하는 단계;상기 트렌치를 포함하는 기판 표면 상에 순차적으로 제1 유전막, 전하 트랩막 및 제2 유전막을 증착하는 단계; 및상기 트렌치의 양측벽에 스페이서 형상의 상부 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 트렌치 및 높은 단차부를 포함하는 하나의 피치(pitch)는 사진 공정에 의해 패터닝될 수 있는 최소 선폭이 되도록 형성되는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 비트 영역을 형성하는 단계는,평탄한 표면을 갖는 기판에 제2 방향으로 연장되는 라인 형상의 제1 마스크 패턴을 형성하는 단계;상기 제1 마스크 패턴 사이의 기판에 불순물을 1차 도핑시켜 예비 비트 영역을 형성하는 단계;상기 제1 마스크 패턴이 형성된 기판 상에 상기 제1 방향으로 연장되는 라인 형상의 제2 마스크 패턴을 형성하는 단계;상기 제1 및 제2 마스크 패턴을 사용하여 상기 기판을 식각함으로서 상기 기 판에 예비 트렌치를 형성하는 단계; 및상기 예비 비트 영역과 연결되도록 상기 예비 트렌치의 측벽 및 저면에 불순물을 2차 도핑시켜 상기 제2 방향을 따라 연장되는 라인 형상의 비트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 제1 및 제2 마스크 패턴이 동일한 물질로 이루어지고, 상기 제2 마스크 패턴은 상기 제1 마스크 패턴보다 더 두껍게 형성하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 예비 비트 영역을 형성한 후 제1 마스크 패턴들 사이의 갭 부위에 상기 제1 마스크 패턴과 동일한 높이의 상부면을 갖는 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 2차 불순물 도핑은 플라즈마 도핑 공정을 통해 수행되는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 기판에 트렌치 및 높은 단차부를 형성하는 단계는,상기 예비 트렌치를 채우는 절연막 패턴을 형성하는 단계;상기 기판 표면이 부분적으로 노출되도록 상기 제2 마스크 패턴은 남기면서 상기 제1 마스크 패턴을 제거하는 단계; 및상기 예비 트렌치와 연통하도록 상기 노출된 기판을 부분적으로 제거하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제15항에 있어서, 상기 절연막 패턴을 형성하는 단계는,상기 예비 트렌치를 채우면서 상기 제2 마스크 패턴을 완전히 덮는 절연막을 형성하는 단계;상기 제2 마스크 패턴이 노출되도록 상기 절연막을 연마하여 예비 절연막 패턴을 형성하는 단계; 및상기 제1 마스크 패턴의 표면이 노출되도록 상기 예비 절연막 패턴을 식각하여 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제15항에 있어서, 상기 트렌치를 형성하는 단계 이 후에, 문턱 전압을 조절하기 위하여 채널 영역에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제15항에 있어서, 상기 트렌치를 형성하는 단계 이 후에, 상기 절연막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제9항에 있어서,상기 상부 전극들을 덮는 층간 절연막을 형성하는 단계; 및상기 층간 절연막 내에 상기 상부 전극들의 일 단부와 접촉하는 콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제19항에 있어서, 상기 층간 절연막을 형성하기 이 전에,상기 상부 전극들의 일 단부가 서로 다른 위치에 위치하도록 상기 상부 전극들을 부분적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치.
- 제9항에 있어서,상기 상부 전극들과 연결되는 선택 트랜지스터들을 형성하는 단계;상기 상부 전극 및 선택 트랜지스터들을 덮는 층간 절연막을 형성하는 단계; 및상기 층간 절연막 내에 상기 선택 트랜지스터들로 신호를 인가하기 위한 콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
- 제21항에 있어서, 상기 하나의 콘택은 적어도 2개의 이웃하는 선택 트랜지스터의 불순물 영역과 동시에 연결하도록 형성되는 것을 특징으로 하는 노아 플래시 메모리 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060058395A KR100803674B1 (ko) | 2006-06-28 | 2006-06-28 | 노아 플래시 메모리 장치 및 그 제조 방법. |
| US11/759,044 US7602005B2 (en) | 2006-06-28 | 2007-06-06 | Memory devices including spacer-shaped electrodes on pedestals and methods of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060058395A KR100803674B1 (ko) | 2006-06-28 | 2006-06-28 | 노아 플래시 메모리 장치 및 그 제조 방법. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080000714A true KR20080000714A (ko) | 2008-01-03 |
| KR100803674B1 KR100803674B1 (ko) | 2008-02-20 |
Family
ID=38875706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060058395A KR100803674B1 (ko) | 2006-06-28 | 2006-06-28 | 노아 플래시 메모리 장치 및 그 제조 방법. |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7602005B2 (ko) |
| KR (1) | KR100803674B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101595790B1 (ko) * | 2009-03-19 | 2016-02-19 | 삼성전자주식회사 | 전하 트랩형 메모리 소자의 제조 방법 |
| US10163652B2 (en) * | 2014-03-13 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming patterns using multiple lithography processes |
| CN105518513B (zh) * | 2014-11-12 | 2018-07-17 | 英特尔公司 | 可穿戴电子设备及其部件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2980012B2 (ja) | 1995-10-16 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6204529B1 (en) | 1999-08-27 | 2001-03-20 | Hsing Lan Lung | 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate |
| TW544922B (en) * | 2002-03-08 | 2003-08-01 | Macronix Int Co Ltd | Nonvolatile memory and its manufacturing method |
| JP2003332469A (ja) | 2002-05-10 | 2003-11-21 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2005268418A (ja) | 2004-03-17 | 2005-09-29 | Fujio Masuoka | 半導体記憶装置及びその製造方法 |
| JP4214978B2 (ja) * | 2004-05-18 | 2009-01-28 | ソニー株式会社 | 半導体記憶装置および信号処理システム |
| KR20060075421A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 상변환 기억 소자의 제조방법 |
-
2006
- 2006-06-28 KR KR1020060058395A patent/KR100803674B1/ko not_active IP Right Cessation
-
2007
- 2007-06-06 US US11/759,044 patent/US7602005B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100803674B1 (ko) | 2008-02-20 |
| US20080001211A1 (en) | 2008-01-03 |
| US7602005B2 (en) | 2009-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7049180B2 (en) | Method of fabricating a memory transistor array utilizing insulated word lines as gate electrodes | |
| US6709922B2 (en) | Method of manufacturing semiconductor integrated circuit device including nonvolatile semiconductor memory devices | |
| US7517757B2 (en) | Non-volatile memory device having dual gate and method of forming the same | |
| KR100634266B1 (ko) | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 | |
| US20050023564A1 (en) | Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates | |
| JP2008034825A (ja) | 不揮発性メモリ素子、その動作方法及びその製造方法 | |
| JP2004503113A (ja) | 半導体不揮発性メモリデバイス | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| US8952536B2 (en) | Semiconductor device and method of fabrication | |
| US7563676B2 (en) | NOR-type flash memory cell array and method for manufacturing the same | |
| JP4443108B2 (ja) | 半導体素子の製造方法及びその素子 | |
| KR100803674B1 (ko) | 노아 플래시 메모리 장치 및 그 제조 방법. | |
| US8334182B2 (en) | Method for manufacturing non-volatile memory | |
| US20050032308A1 (en) | Multi-bit vertical memory cell and method of fabricating the same | |
| US20090140316A1 (en) | Semiconductor memory device and method of fabricating the same | |
| US7060565B2 (en) | Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates | |
| KR100660022B1 (ko) | 2-비트 불휘발성 메모리 장치 및 이를 제조하는 방법 | |
| US6833580B2 (en) | Self-aligned dual-bit NVM cell and method for forming the same | |
| KR100692800B1 (ko) | 플래시 메모리 장치의 제조방법 | |
| JP2007081294A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120131 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |