KR100692800B1 - 플래시 메모리 장치의 제조방법 - Google Patents

플래시 메모리 장치의 제조방법 Download PDF

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Abstract

본 발명은, 반도체 기판 상에 제1 터널 산화막, 제1 플로팅 게이트용 도프트 폴리실리콘막을 형성한 후 상기 제1 플로팅 게이트용 도프트 폴리실리콘막을 선택적으로 패터닝하는 단계, 상기 제1 터널 산화막을 선택적으로 제거하는 단계, 반도체 기판 상에 단차를 따라 제2 터널 산화막 및 제2 플로팅 게이트용 물질막을 순차적으로 형성하는 단계, 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 상부에 형성된 제2 터널 산화막 및 상기 제2 플로팅 게이트용 물질막을 제거하여 반도체 기판을 평탄화하는 단계, 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 및 상기 제2 플로팅 게이트용 물질막을 선택적으로 패터닝하는 단계, 결과물 상에 유전체막 및 콘트롤 게이트용 물질막을 형성하는 단계, 및 상기 콘트롤 게이트용 물질막, 상기 유전체막, 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 및 상기 제2 플로팅 게이트용 물질막을 패터닝하는 단계를 포함하는 플래시 메모리 장치의 제조방법을 제공한다.
플래시 메모리 셀, 폴리실리콘막, 플로팅 게이트, 2 비트 셀

Description

플래시 메모리 장치의 제조방법{Method for manufacturing flash memory device}
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 레이아웃도이다.
도 2a 내지 도 9b는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 10은 플래시 메모리 셀의 프로그램, 소거 및 독출 방법을 설명하기 위하여 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 101: 소자분리막
102: 제1 터널 산화막 104: 제1 플로팅 게이트
106: 제2 터널 산화막 108: 제2 플로팅 게이트
112: 유전체막 114: 콘트롤 게이트
118: 소스/드레인 영역 105, 110, 116: 포토레지스트 패턴
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 단위 셀당 2 비트의 용량을 갖는 플래시 메모리 장치의 제조방법에 관한 것이다.
최근에는 셀의 고용량화에 따라 동일한 셀 사이즈에 2 비트(bit)의 정보를 저장할 수 있도록 하는 NROM(Nitride ROM), MLC(Multi Level Cell), MBC(Multi Bit Cell), 미러 비트(Mirror bit) 등의 기술이 개발되고 있다. 그러나, 이러한 공정은 신규 재료를 적용함으로서 재료의 불확실성을 가지게 되거나 기존 소자보다 임계적인(critical) 특성이 요구된다.
NROM과 같은 멀티 비트 셀(Multi Bit Cell)은 소스 영역 및 드레인 영역에 독립적인 전자 트랩(electron trap)을 형성한 후, 소스와 드레인의 방향을 바꾸어 독출(read)함으로써 각 영역에 저장된 전자만의 정보를 획득함으로서 2 비트 셀을 얻을 수 있는 방법이다. 그러나, 질화막 또는 산화 질화막을 플로팅 게이트로 사용하고 전하는 트랩된 전하를 사용하기 때문에 충분한 만큼의 문턱전압(Vt)의 쉬프트(shift)를 얻을 수 없고, 질화막 또는 산화 질화막과 같은 절연막에 전하를 저장하고 소거하는 과정을 반복해야 하므로 플로팅 게이트로 사용되는 절연막에 대한 충분한 검증이 필요하다.
이에 반하여 기존의 플로팅 게이트를 적용하여 멀티 비트 셀(multi bit cell)을 형성하는 기술이 개발되고 있다. 그러나, 기존의 패터닝 방법으로 포토 마 스크를 사용하여 폴로팅 게이트를 2등분하고 그 사이의 공간에 인위적인 산화막 스페이서를 형성하는 것은, 디자인 룰(design rule)에 정의된 최소 공간 만큼 플로팅 게이트가 떨어져 있어야 하므로 본 발명에서 제시하는 셀보다 더 큰 셀 사이즈(size)가 가지게 된다.
본 발명이 이루고자 하는 기술적 과제는 단위 셀당 2 비트 용량을 갖는 플래시 메모리 장치의 제조방법을 제공함에 있다.
본 발명은, 반도체 기판 상에 제1 터널 산화막, 제1 플로팅 게이트용 도프트 폴리실리콘막을 형성한 후, 제1 방향에 대하여 제1 플로팅 게이트와 제2 플로팅 게이트의 경계를 정의하는 마스크를 사용하여 상기 제1 플로팅 게이트용 도프트 폴리실리콘막을 선택적으로 패터닝하는 단계, 상기 제1 터널 산화막을 선택적으로 제거하는 단계, 반도체 기판 상에 단차를 따라 제2 터널 산화막 및 제2 플로팅 게이트용 물질막을 순차적으로 형성하는 단계, 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 상부에 형성된 제2 터널 산화막 및 상기 제2 플로팅 게이트용 물질막을 제거하여 반도체 기판을 평탄화하는 단계, 상기 제1 방향에 수직한 제2 방향의 제1 및 제2 플로팅 게이트 패턴을 동시에 정의하는 마스크를 사용하여 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 및 상기 제2 플로팅 게이트용 물질막을 선택적으로 패터닝하는 단계, 결과물 상에 유전체막 및 콘트롤 게이트용 물질막을 형성하는 단계, 및 상기 제1 방향의 제1 플로팅 게이트, 제2 플로팅 게이트 및 콘트롤 게이트 패턴을 정의하는 마스크를 사용하여 상기 콘트롤 게이트용 물질막, 상기 유전체막, 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 및 상기 제2 플로팅 게이트용 물질막을 패터닝하는 단계를 포함하는 플래시 메모리 장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 레이아웃도이다. 도 1에서 참조부호 '105'는 x 방향의 패턴을 정의하는 마스크(포토레지스트 패턴)를, '110'은 y 방향의 제1 및 제2 플로팅 게이트를 정의하는 포토레지스트 패턴을, '116'은 x 방향의 제1 및 제2 플로팅 게이트와 콘트롤 게이트를 정의하는 포토레지스트 패턴을 각각 나타낸다.
도 2a 내지 도 9b는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 도 1에서 Ⅰ-Ⅰ' 단면을 따라 절단한 경우의 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 도 1에서 Ⅱ-Ⅱ' 단면을 따라 절단한 경우의 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100)에 소자분리막(101)을 형성한다. 소자분리막(101)은 로코스(LOCOS) 또는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정을 이용하여 형성할 수 있다.
반도체 기판(100) 상에 제1 터널 산화막(102)을 형성한다. 제1 터널 산화막(102)은 습식 산화 방식을 이용하여 형성할 수 있는데, 예컨대, 750℃∼900℃ 정도의 온도에서 습식 산화를 진행하여 형성할 수 있다.
제1 터널 산화막(102) 상에 제1 플로팅 게이트로 사용될 도프트(doped) 폴리실리콘막(104)을 증착한다. 폴리실리콘막(104)은 500 내지 2000Å 정도의 두께로 형성할 수 있다. 폴리실리콘막(104)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 압력 조건에서 형성할 수 있다.
이어서, 폴리실리콘막(104) 상에 제1 방향(X 방향)에 대하여 제1 플로팅 게이트와 제2 플로팅 게이트의 경계를 정의하고 제1 플로팅 게이트가 형성될 영역을 차폐하는 포토레지스트 패턴(105)을 형성한다. 상기 포토레지스트 패턴(105)은 제1 플로팅 게이트와 제2 플로팅 게이트 사이를 구분하는 제1 경계와 제1 플로팅 게이트와 제2 플로팅 게이트 사이를 구분하는 제2 경계 사이에 형성되고 제1 플로팅 게 이트가 형성되는 영역을 차폐하도록 규칙적으로 배열되도록 패터닝하는 것이 바람직하다.
도 3a 및 도 3b를 참조하면, 포토레지스트 패턴(105)을 식각 마스크로 사용하여 폴리실리콘막(104)을 선택적으로 식각하여 패터닝한다. 포토레지스트 패턴(105)을 제거한다. 노출된 제1 터널 산화막(102)을 제거한다.
도 4a 및 도 4b를 참조하면, 반도체 기판(100) 상에 제2 터널 산화막(106)을 단차를 따라 형성한다. 제2 터널 산화막(106)은 고온 산화막(HTO; High Temperature Oxide)이나 제1 터널 산화막(102)과 동일하게 습식 산화로 형성할 수 있으며, 50Å 내지 100Å 정도의 두께로 형성하는 것이 바람직하다. 습식 산화 방법으로 제2 터널 산화막(106)을 형성할 때 반도체 기판(100) 표면 보다는 패터닝된 폴리실리콘막(104) 상부 및 옆면에서 더 두꺼운 산화막이 형성되게 된다. 폴리실리콘막(104)의 옆면에서 두껍게 형성된 제2 터널 산화막(106)은 제1 플로팅 게이트와 제2 플로팅 게이트 사이를 절연시키는 역할을 하는 산화막이 되게 된다. 따라서, 본 발명의 실시예에서는 제1 플로팅 게이트와 제2 플로팅 게이트의 경계를 구분하기 위하여 별도로 포토 공정을 마련할 필요가 없으며, 또한 절연을 위하여 별도로 스페이서를 형성할 필요도 없다. F-N 터널링(Fowler Nordheim tunneling) 방법으로 소거 동작을 수행할 때 과소거(over erase)가 발생하지 않고 균일하게 소거되어야 하므로 터널산화막의 두께가 매우 균일할 필요가 있다. 이를 위하여 제1 터널 산화막(104)과 제2 터널 산화막(106)의 두께는 동일하게 조절되어야 한다. 그리고, 제1 플로팅 게이트와 제2 플로팅 게이트를 절연시키는 산화막이 더 두껍게 형성되는 것 은 베어 실리콘(Bare Silicon) 기판 보다는 도프트 폴리실리콘 표면에서 산화막이 형성될 때 산화막의 성장 속도가 더 빠르기 때문이다.
제2 터널 산화막(106) 상에 제2 플로팅 게이트로 사용될 폴리실리콘막(108)을 형성한다. 폴리실리콘막(108)은 500 내지 2000Å 정도의 두께로 형성할 수 있다. 폴리실리콘막(108)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 압력 조건에서 형성할 수 있다. 폴리실리콘막(108)은 도프트(doped) 폴리실리콘막인 것이 바람직하다.
도 5a 및 도 5b를 참조하면, 폴리실리콘막(108)이 형성된 반도체 기판(100)을 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학기계적 연마에 의해 폴리실리콘막(104) 상부에 형성된 폴리실리콘막(108) 및 산화막(106)이 제거되도록 한다. 화학기계적 연마 후 형성되는 제1 및 제2 플로팅 게이트로 사용되는 폴리실리콘막(104, 108)의 두께가 500 내지 2000Å 정도가 될 수 있도록 적절한 두께의 폴리실리콘막(104, 108)을 증착하고 화학기계적 연마 공정을 진행한다. 화학기계적 연마 공정 대신에 에치백(etch back) 공정을 이용할 수도 있음은 물론이다. 제1 플로팅 게이트로 사용될 폴리실리콘막(104)과 제2 플로팅 게이트로 사용될 폴리실리콘막(108) 사이에는 제2 터널 산화막(106)을 형성할 때 제2 터널 산화막(106)보다 더 두꺼운 산화막(106)이 형성되어 그 경계가 자동적으로 구분된다.
도 6a 및 도 6b를 참조하면, 평탄화된 반도체 기판(100) 상에 포토레지스트를 도포한 후, 제2 방향(Y축 방향)의 제1 및 제2 플로팅 게이트 패턴을 동시에 정의하는 포토레지스트 패턴(110)을 형성한다. 상기 포토레지스트 패턴(110)은 제2 방향의 제1 플로팅 게이트 및 제2 플로팅 게이트의 폭을 정의하고 제1 및 제2 플로팅 게이트의 폭이 동일하도록 정의하는 것이 바람직하다. 상기 포토레지스트 패턴(110)을 식각 마스크로 사용하여 제1 플로팅 게이트로 사용될 폴리실리콘막(104) 및 제2 플로팅 게이트로 사용될 폴리실리콘막(108)을 식각하여 패터닝한다.
도 7a 및 도 7b를 참조하면, 반도체 기판(100) 상에 유전체막(112)을 형성한다. 유전체막(112)은 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4 /SiO2) 구조로 형성할 수 있다. 유전체막(112)의 산화막은 SiH2Cl2(dichlorosilane; DCS)와 H2O 가스를 소스 가스로 이용하여 고온산화막(High Temperature Oxide; HTO)으로 형성할 수 있다. 유전체막(112)의 질화막은 반응가스로서 NH3와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 압력과 650 내지 800℃ 정도의 온도 범위에서 LP-CVD 방식으로 형성할 수 있다.
유전체막(112) 상에 컨트롤 게이트로 사용될 폴리실리콘막(114)을 증착한다. 폴리실리콘막(114)은 510℃∼550℃ 정도의 온도에서 0.1∼3 torr 이하의 압력 조건으로 형성할 수 있다. 도시하지는 않았지만 폴리실리콘막(114) 상에 실리사이드(Self Aligned Silicide) 공정을 이용하여 Ti/Co 등의 샐리사이드막을 형성하거나 실리사이드 공정을 이용하여 텅스텐실리사이드(WSi)와 같은 실리사이드막을 더 형성할 수도 있다. 예컨대, 상기 텅스텐실리사이드(WSi)막은 SiH4(momosilane; MS) 또는 SiH2Cl2(dichlorosilane; DCS)와 WF6의 반응을 이용하여 300℃∼500℃ 사이의 온도에서 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 게이트 패터닝 공정을 수행한다. 즉, 제2 방향(y축 방향)의 제1 및 제2 플로팅 게이트와 콘트롤 게이트 패턴을 정의하는 포토레지스트 패턴(116)을 형성한다. 상기 포토레지스트 패턴(116)은 제1 플로팅 게이트로 사용될 폴리실리콘막(104)과 제2 플로팅 게이트로 사용될 폴리실리콘막(108)이 그 경계인 산화막(106)을 기준으로 나누어지도록 패터닝한다. 상기 포토레지스트 패턴(116)은 폴리실리콘막(104)과 폴리실리콘막(108)이 산화막(106)을 기준으로 동일한 폭을 갖도록 정의하는 것이 바람직하다.
상기 포토레지스트 패턴(116)을 식각 마스크를 이용하여 폴리실리콘막(114) 및 유전체막(112), 폴리실리콘막(104), 폴리실리콘막(108), 제1 터널 산화막(102) 및 제2 터널 산화막(106)을 선택적으로 식각하여 패터닝한다.
본 발명의 실시예에서는 콘트롤 게이트를 정의하는 포토레지스트 패턴(116)을 사용하여 제1 플로팅 게이트 및 제2 플로팅 게이트가 동시에 패터닝된다. 따라서, 제1 플로팅 게이트 및 제2 플로팅 게이트를 정의하기 위한 별도의 마스크가 필요없고, 최소 디자인룰(design rule)을 적용하여 형성할 수 있는 크기의 반(1/2) 정도의 크기를 갖는 플로팅 게이트를 구현할 수 있다. 콘트롤 게이트(114)를 패터 닝하면서 동시에 제1 플로팅 게이트 및 제2 플로팅 게이트의 패터닝이 가능하므로, 플로팅 게이트 하나와 콘트롤 게이트를 패터닝하는 경우에 비하여 동일 면적 당 2개의 메모리 영역을 만들 수 있는 장점이 있다.
도 9a 및 9b를 참조하면, 포토레지스트 패턴(116)을 제거한다. 반도체 기판(100)에 불순물(예컨대, 비소(As))을 이온주입하여 제1 터널 산화막(102) 및 제2 터널 산화막(106) 측부의 하부에 소오스/드레인 영역(118)을 형성한다.
이하에서, 본 발명의 바람직한 실시예에 따라 제조된 플래시 메모리 셀의 동작을 설명한다.
도 10은 2-비트의 데이터를 저장할 수 있는 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀을 도시한 단면도이다. 표 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 프로그램, 소거, 독출 방법을 설명하기 위한 표이다.
프로그램(program) 소거(erase) 독출(read)
드레인쪽 비트(Drain side bit) Vg 9V -9V 3.3V
Vd 5V 플로팅(Floating) 접지(GND)
Vs 접지(GND) 플로팅(Floating) 1.5V
Vb 접지(GND) 9V 접지(GND)
소스쪽 비트(Source side bit) Vg 9V -9V 3.3V
Vd 접지(GND) 플로팅(Floating) 1.5V
Vs 5V 플로팅(Floating) 접지(GND)
Vb 접지(GND) 9V 접지(GND)
표 1에서 Vg는 콘트롤 게이트에 인가되는 전압, Vd는 드레인 전극에 인가되는 전압, Vs는 소스 전극에 인가되는 전압, Vb는 기판에 인가되는 전압을 각각 나타낸다.
도 10 및 표 1을 참조하면, 먼저 본 발명의 플래시 메모리 셀에 데이터를 저장하기 위한 플래시 메모리 셀의 프로그램 방법을 설명한다.
제1 플로팅 게이트(104)에 전자를 주입시킬 경우에는, 콘트롤 게이트(114)에 9V를 인가하고, 드레인 전극(D)에 5V를 인가하며, 소스 전극(S) 및 기판(100)을 접지시킨다.
제2 플로팅 게이트(108)에 전자를 주입시킬 경우에는, 콘트롤 게이트(114)에 9V를 인가하고, 소오스 전극(S)에 5V를 인가하며, 드레인 전극(D) 및 기판(100)을 접지시킨다.
본 발명의 플래시 메모리 셀에 저장된 데이터를 소거하기 위한 플래시 메모리 셀의 소거 방법을 설명한다.
소거를 하는 경우는 제1 및 제2 플로팅 게이트(104, 108)에 주입된 전자를 동시에 방출시킨다. 콘트롤 게이트(114)에 -9V를 인가하고, 기판(100)에 9V를 인가하며, 드레인 전극(D) 및 소스 전극(S)을 플로팅시킴으로서 제1 및 제2 플로팅 게이트(104, 108)를 동시에 소거시킨다.
본 발명의 플래시 메모리 셀에 저장된 데이터를 독출하기 위한 플래시 메모리 셀의 독출 방법을 설명한다.
제1 플로팅 게이트(104)에 저장된 데이타를 독출하는 경우에는, 콘트롤 게이트(114)에 3.3V를 인가하고, 소스 전극(S)에 1.5V를 인가하며, 드레인 전극(D) 및 기판(100)을 접지시킨다. 즉, 이 경우에는 소스가 드레인으로 작용을 하게 되며, 소스쪽에 위차한 제2 플로팅 게이트(108) 아래의 영역은 핀치오프 되어 채널로서의 구실을 못하기 때문에 제2 플로팅 게이트(108)에 전자가 있거나 없거나 문턱전압(Vt)에 영향을 주지 못한다. 반면에, 드레인쪽에 위치한 제1 플로팅 게이트(104) 아래는 채널이 형성되며, 제1 플로팅 게이트(104)에 전자가 채워진 경우는 채널이 형성되지 않고 전자가 없는 경우는 채널이 형성됨으로서 문턱전압(Vt) 차이를 발생시킨다.
제2 플로팅 게이트(108)에 저장된 데이타를 독출하는 경우에는, 콘트롤 게이트(114)에 3.3V를 인가하고, 드레인 전극(D)에 1.5V를 인가하며, 소스 전극(S) 및 기판(100)을 접지시킨다. 이 경우도 제1 플로팅 게이트(104)를 읽을 때와 동일한 작동 방법을 가지게 된다.
본 발명에 의한 플래시 메모리 장치의 제조방법에 의하면, 기존의 씨모스(CMOS) 제조 공정에 사용되던 물질을 그대로 적용할 수 있으며, 재료의 신뢰성에 대한 정확한 예측이 가능하다.
본 발명에 따라 제조된 플래시 메모리 장치는, 폴리실리콘막으로 이루어진 플로팅 게이트에 전하를 저장하는 방식이므로, 질화막 또는 산화 질화막의 트랩(trap)에 전자를 저장하는 NROM(Nitride ROM)보다 더 많은 전하를 저장하는 것이 가능하며, 프로그램과 소거의 문턱전압 차이를 크게 낼 수 있다.
또한, 본 발명에 따라 제조된 플래시 메모리 장치는, 소거시에는 F-N 터널링(Fowler Nordheim tunneling) 방식을 사용하므로 핫홀(hot hole)을 사용하는 NROM 보다 신뢰성에서 우수하다.
본 발명에 의하면, 제2 플로팅 게이트는 제1 플로팅 게이트와 자기정렬되도록 형성되고, 싱글 비트 셀(single bit cell) 제조 공정에 비하여 하나의 추가적인 마스크만이 더 필요할 뿐이므로 공정이 간단하면서 2 비트 셀을 구현할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (8)

  1. 반도체 기판 상에 제1 터널 산화막, 제1 플로팅 게이트용 도프트 폴리실리콘막을 형성한 후, 제1 방향에 대하여 제1 플로팅 게이트와 제2 플로팅 게이트의 경계를 정의하는 마스크를 사용하여 상기 제1 플로팅 게이트용 도프트 폴리실리콘막을 선택적으로 패터닝하는 단계;
    상기 제1 터널 산화막을 선택적으로 제거하는 단계;
    반도체 기판 상에 단차를 따라 제2 터널 산화막 및 제2 플로팅 게이트용 물질막을 순차적으로 형성하는 단계;
    상기 제1 플로팅 게이트용 도프트 폴리실리콘막 상부에 형성된 제2 터널 산화막 및 상기 제2 플로팅 게이트용 물질막을 제거하여 반도체 기판을 평탄화하는 단계;
    상기 제1 방향에 수직한 제2 방향의 제1 및 제2 플로팅 게이트 패턴을 동시에 정의하는 마스크를 사용하여 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 및 상기 제2 플로팅 게이트용 물질막을 선택적으로 패터닝하는 단계;
    결과물 상에 유전체막 및 콘트롤 게이트용 물질막을 형성하는 단계; 및
    상기 제1 방향의 제1 플로팅 게이트, 제2 플로팅 게이트 및 콘트롤 게이트 패턴을 정의하는 마스크를 사용하여 상기 콘트롤 게이트용 물질막, 상기 유전체막, 상기 제1 플로팅 게이트용 도프트 폴리실리콘막 및 상기 제2 플로팅 게이트용 물질막을 패터닝하는 단계를 포함하는 플래시 메모리 장치의 제조방법.
  2. 제1항에 있어서, 제1 방향에 대하여 제1 플로팅 게이트와 제2 플로팅 게이트의 경계를 정의하는 마스크는,
    제1 플로팅 게이트와 제2 플로팅 게이트 사이를 구분하는 제1 경계와 제1 플로팅 게이트와 제2 플로팅 게이트 사이를 구분하는 제2 경계 사이에 형성되고 제1 플로팅 게이트가 형성되는 영역을 차폐하도록 규칙적으로 배열된 포토레지스트 패턴인 것을 특징으로 하는 플래시 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 제2 방향의 제1 및 제2 플로팅 게이트 패턴을 정의하는 마스크는,
    상기 제2 방향의 제1 플로팅 게이트 및 제2 플로팅 게이트의 폭을 정의하고, 상기 제1 및 제2 플로팅 게이트의 폭이 동일하도록 정의하는 포토레지스트 패턴인 것을 특징으로 하는 플래시 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 콘트롤 게이트 패턴을 정의하는 마스크는,
    상기 제1 플로팅 게이트용 도프트 폴리실리콘막과 제2 플로팅 게이트용 물질막이 그 경계인 상기 제2 터널 산화막을 기준으로 나누어지도록 패터닝된 포토레지스트 패턴인 것을 특징으로 하는 플래시 메모리 장치의 제조방법.
  5. 제4항에 있어서, 상기 콘트롤 게이트 패턴을 정의하는 마스크는,
    상기 제2 터널 산화막을 형성할 때 상기 제1 플로팅 게이트용 도프트 폴리실리콘막과 제2 플로팅 게이트용 물질막의 경계에 동시에 형성되는 산화막을 기준으로 동일한 폭을 갖고, 디자인룰에 정의된 최소 길이의 1/2이 되는 플로팅 게이트를 자기정렬(self-align)로 형성하도록 정의하는 포토레지스트 패턴인 것을 특징으로 하는 플래시 메모리 장치의 제조방법.
  6. 삭제
  7. 제1항에 있어서, 상기 제2 플로팅 게이트용 물질막은 도프트 폴리실리콘막인 것을 특징으로 하는 플래시 메모리 장치의 제조방법.
  8. 제1항에 있어서, 상기 유전체막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 플래시 메모리 장치의 제조방법.
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