KR101033402B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1산화막, 제1질화막 및 제2산화막을 차례로 형성하고, 상기 제2산화막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하고, 제1식각공정을 진행하여 상기 제1폴리실리콘 패턴 및 마스크 패턴의 하부에 제1질화막 패턴 및 제2산화막 패턴을 형성하는 단계; 제1이온주입공정으로 상기 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 제1불순물 영역을 형성하고, 상기 제1불순물 영역 상의 상기 제1폴리실리콘 패턴 사이에 제3산화막 패턴을 형성하는 단계; 상기 제3산화막 패턴 상의 상기 제1폴리실리콘 패턴 사이에 제2폴리실리콘 패턴을 형성하고, 상기 마스크 패턴을 제거하는 단계; 및 상기 제거된 마스크 패턴 하부의 상기 제1질화막 패턴 및 제2산화막 패턴의 일부를 제거하여, 상기 제1폴리실리콘 패턴의 하부에 제4산화막 패턴 및 제2질화막 패턴을 형성하는 단계를 포함한다.
비휘발성 메모리 소자

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 부유게이트 (Floating Gate) 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
한편, SONOS 구조의 메모리 소자는 포토공정으로 하부의 질화막의 크기가 다르게 형성되어, 소자의 신뢰성이 저하될 수 있는 문제점이 있다.
실시예는 SONOS 구조에서 질화막의 크기를 항상 동일하게 형성하여 메모리 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴 및 제1폴리실리콘 패턴; 상기 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 형성된 제1불순물 영역 및 제2불순물 영역; 상기 제1불순물 영역 상의 상기 제1폴리실리콘 패턴 사이에 형성된 제3산화막 패턴 및 제2폴리실리콘 패턴; 및 상기 제2불순물 영역 상의 상기 제1폴리실리콘 패턴의 측벽에 형성된 스페이서를 포함하며, 상기 제1질화막 패턴은 모두 동일한 크기로 형성된 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1산화막, 제1질화막 및 제2산화막을 차례로 형성하고, 상기 제2산화막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하고, 제1식각공정을 진행하여 상기 제1폴리실리콘 패턴 및 마스크 패턴의 하부에 제1질화막 패턴 및 제2산화막 패턴을 형성하는 단계; 제1이온주입공정으로 상기 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 제1불순물 영역을 형성하고, 상기 제1불순물 영역 상의 상기 제1폴리실리콘 패턴 사이에 제3산화막 패턴을 형성하는 단계; 상기 제3산화막 패턴 상의 상기 제1폴리실리콘 패턴 사이에 제2폴리실리콘 패턴을 형성하고, 상기 마스크 패턴을 제거하는 단계; 및 상기 제거된 마스크 패턴 하부의 상기 제1질화막 패턴 및 제2산화막 패턴의 일부를 제거하여, 상기 제1폴리실리콘 패턴의 하부에 제4산화막 패턴 및 제2질화막 패턴을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 별도의 포토공정 없이, 이방성 식각공정을 진행하여 형성되어, 동일한 크기의 스페이서 형태의 제1폴리실리콘 패턴을 형성한 후, 추가적인 제2폴리실리콘 패턴을 형성하여, SONOS구조에서 질화막이 항상 동일한 크기로 형성되어, 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 9는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10)에 소자분리막(미도시)을 형성하여 활성영역(active area)을 정의하고, 반도체 기판(10)에 제1이온주입 공정을 진행하여, 웰(well) 영역(13)을 형성한다.
그리고, 웰 영역(13)이 형성된 반도체 기판(10)에 문턱전압(threshold voltage) 조절을 위한 제2이온주입 공정을 진행할 수 있다.
그리고, 도 2에 도시된 바와 같이, 반도체 기판(10) 상에 제1산화막(21), 제1질화막(22), 제2산화막(23) 및 마스크 패턴(25)을 형성한다.
제1산화막(21)은 반도체 기판(10)에 제1열처리 공정을 진행하여 50~80 Å 두께의 SiO2로 형성되거나, Al2O3 같은 High-K 물질을 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착시킬 수 있다.
제1질화막(22)은 CVD 방식으로 70~100 Å 두께의 SixNy(x,y는 자연수)로 형성될 수 있으며, 제2산화막(23)은 CVD 방식으로 SiO2로 형성될 수 있다.
그리고, 도시하지는 않았지만, 제1질화막(22) 및 제2산화막(23)에 식각공정을 진행하여, 활성영역에만 제1질화막(22) 및 제2산화막(23)을 남겨둘 수 있다.
이때, 제1산화막(21)은 정지층(stopping layer)로 작용할 수 있으며, 제2산화막은 건식식각, 제1질화막(22)은 습식식각으로 일부가 제거될 수 있다.
마스크 패턴(25)은 제2산화막(23) 상에 3000~4000 Å 두께로 질화막 또는 실 리콘산화막으로 형성될 수 있다.
마스크 패턴(25)은 질화막 또는 실리콘산화막의 마스크막을 형성한 후, 포토공정으로 패터닝하여 형성될 수 있다.
본 실시예에서 마스크 패턴(25)을 질화막 또는 실리콘산화막으로 형성하였지만, 이에 한정하지 않고, 마스크 패턴(25)은 이후 폴리실리콘(Polysilicon)층에 식각공정을 진행할 때, 마스크로 사용될 수 있는 물질이면 모두 적용 가능하다.
그리고, 도 3에 도시된 바와 같이, 마스크 패턴(25)의 측벽에 제1폴리실리콘 패턴(26)을 형성하고, 제1폴리실리콘 패턴(26)과 마스크 패턴(25)을 마스크로 제1 식각공정을 진행하여, 제1질화막 패턴(32) 및 제3산화막 패턴(33)을 형성한다.
제1폴리실리콘 패턴(26)은 마스크 패턴(25)을 포함하는 반도체 기판(10) 상에 제1폴리실리콘막을 형성한 후, 이방성 식각공정을 진행하여 별도의 포토공정 없이도 마스크 패턴(25)의 측벽에 스페이서 형태의 제1폴리실리콘 패턴(26)이 형성될 수 있다.
이때, 제1폴리실리콘 패턴(26)이 이방성 식각공정을 진행하여 형성되므로, 마스크 패턴(25)의 양쪽에 형성되는 제1폴리실리콘 패턴(26)의 크기는 동일하게 형성될 수 있다.
또한, 마스크 패턴(25)의 크기를 조절하여 제1폴리실리콘 패턴(26)의 크기를 조절할 수 있다.
이때, 제1폴리실리콘 패턴(26)은 메모리 게이트(memory gate)가 될 수 있으며, 메모리 게이트 형성을 위한 식각 공정에서 메모리 게이트가 동일한 크기로 형 성되어, 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
게이트 형성을 위한 식각 공정시, 오정렬에 따른 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
그리고, 제1폴리실리콘 패턴(26)과 마스크 패턴(25)을 마스크로 제1 식각공정을 진행하여, 제1폴리실리콘 패턴(26)과 마스크 패턴(25) 하부에 제1질화막 패턴(32) 및 제3산화막 패턴(33)을 형성한다.
이어서, 도 4에 도시된 바와 같이, 반도체 기판(10)에 제3이온주입 공정을 진행하여 제1불순물 영역(15)을 형성한다.
제1불순물 영역(15)은 공통 소스(common source)영역이 될 수 있다.
그리도, 도 5에 도시된 바와 같이, 제1폴리실리콘 패턴(26) 사이에 제3산화막(31)을 형성한다.
제3산화막(31)은 반도체 기판(10) 상에 추가적으로 산화막을 형성한 뒤, 에치백(etch back) 공정으로 일부를 제거하여 형성할 수 있다.
이때, 에치백 공정으로 제3산화막(31)은 제2산화막 패턴(33)보다 높게 형성될 수 있으며, 제3산화막(31)은 제1폴리실리콘 패턴(26)의 측벽과 접할 수 있다.
이어서, 도 6에 도시된 바와 같이, 제3산화막(31) 및 제1폴리실리콘 패턴(26) 상에 제2폴리실리콘 패턴(36)을 형성한다.
제2폴리실리콘 패턴(36)은 반도체 기판(10) 상에 제2폴리실리콘막을 형성한 후, 제2식각공정을 진행하여 형성될 수 있다.
이때, 제3산화막(31)은 제1불순물 영역(15)과 제2폴리실리콘 패턴(36)의 사이에 위치하게 된다.
그리고, 도면에는 도시하지 않았지만, 주변영역(peri area)에 게이트(gate)를 형성할 수 있다.
이어서, 도 7에 도시된 바와 같이, 마스크 패턴(25)을 제거하고, 반도체 기판(10)에 제2불순물 영역(17)을 형성한다.
마스크 패턴(25)이 질화막인 경우 인산 습식 식각 방식으로 제거될 수 있다.
마스크 패턴(25)을 제거한 뒤, 추가적으로 마스크 패턴(25) 하부의 제2산화막 패턴(33)과 제1질화막 패턴(32)의 일부가 제거된다.
제2산화막 패턴(33)과 제1질화막 패턴(32)의 일부가 제거되고, 제1폴리실리콘 패턴(26)의 하부에는 제4산화막 패턴(43), 제2질화막 패턴(42) 및 제3산화막(31)이 배치되어, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
이때, 제1폴리실리콘 패턴(26)의 크기가 동일하게 형성되어, 제1폴리실리콘 패턴(26) 하부에 배치된 제2질화막 패턴(42)의 크기도 모두 동일하게 형성될 수 있다.
제2불순물 영역(17)은 제4이온주입공정을 진행하여 형성될 수 있으며, LDD(Lightly Doped Drain) 영역이 될 수 있다.
그리고, 도 8에 도시된 바와 같이, 제1폴리실리콘 패턴(26)의 측벽에 스페이서(70)를 형성하고, 반도체 기판(10)에 제3불순물 영역(19)이 형성한다.
스페이서(70)는 반도체 기판(10) 상에 산화막, 질화막, 산화막을 차례로 적층한 후, 제3식각공정을 진행하여 제1폴리실리콘 패턴(26)의 측벽에 형성될 수 있다.
실시예에서 스페이서(70)는 ONO(Oxide-Nitride-Oxide)의 구조로 형성되지만, 이에 한정되지 않고, ON(Oxide-Nitride)의 구조로 형성될 수 있다.
그리고, 스페이서(70)를 마스크로, 제3불순물 영역(19)을 형성될 수 있으며, 제3불순물 영역(19)은 드레인(drain) 영역이 될 수 있다.
이어서, 도 9에 도시된 바와 같이, 제1폴리실리콘 패턴(26), 제2폴리실리콘 패턴(50)의 상부 및 불순물 영역이 형성된 노출된 반도체 기판(10)에 실리사이드(silicide)층(75)을 형성할 수 있다.
실리사이드층(75)은 반도체 기판(10)에 코발트(Co) 등의 물질을 이용한 샐리사이드(salicide) 공정을 진행하여 형성될 수 있으며, 이후 콘택이 형성될 영역에 형성될 수 있다.
이때, 실리사이드층(75)을 형성하기 위해, 제3불순물 영역(63)의 상부에 형성된 제6산화막 패턴(43)의 일부를 제거한 뒤, 샐리사이드 공정을 진행할 수도 있다.
그리고, 반도체 기판(10) 상에 제3질화막(81)과 층간절연막(80)을 형성하고, 층간절연막(80)에 콘택(85)을 형성할 수 있다.
제3질화막(81)은 하부의 소자를 보호하기 위해 형성되며, 실리콘질화막(SiN)으로 형성될 수 있다.
도 9는 실시예에 따른 플래시 메모리 소자의 측단면도이다.
실시예에 따른 플래시 메모리 소자는 도 9에 도시된 바와 같이, 반도체 기판(10) 상에 형성된 제3산화막(31), 제2질화막 패턴(42), 제4산화막 패턴(43) 및 제1폴리실리콘 패턴(26); 반도체 기판(10)에 형성된 제1불순물 영역(15) 및 제3불순물 영역(19); 제1불순물 영역(15) 상의 제1폴리실리콘 패턴(26) 사이에 형성된 제2폴리실리콘 패턴(36); 제3불순물 영역(19) 상의 제1폴리실리콘 패턴(26) 측벽에 형성된 스페이서(70)를 포함한다.
제1폴리실리콘 패턴(26)은 모두 동일한 크기로 형성되고, 제2질화막 패턴(42)도 모두 동일한 크기로 형성될 수 있다.
그리고, 제2질화막 패턴(42)과 반도체 기판(10)의 사이, 제2폴리실리콘 패턴(36)과 제1불순물 영역(15)의 사이에는 제3산화막(31)이 배치된다.
또한, 제2폴리실리콘 패턴(36)은 제1폴리실리콘 패턴(26)을 서로 연결시켜줄 수 있다.
제2폴리실리콘 패턴(36)과 제1불순물 영역(15)의 사이에 형성된 제3산화막(31)은 제2질화막 패턴(42), 제4산화막 패턴(43)보다 높이가 높게 형성되어 제1폴리실리콘 패턴(26)의 측벽과 접할 수 있다.
그리고, 제1폴리실리콘 패턴(26), 제2폴리실리콘 패턴(36) 및 제3불순물 영역(19) 상에는 실리사이드층(75)이 배치된다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자는 도 10과 표 1을 참고로하여, 다음과 같이 동작될 수 있다.
PROGRAM ERASE READ
Method Channel Hot Electron BTBT Induced Hot Hole Forward
Oper. Mode Bit Page/Sector Random Access

Selected		 W/L +HV_P1 -HV_E1 Vcc
B/L1 +HV_P2 +HV_E2 Vd_read
Com. S/L 0V or Back bias 0V or Floating 0V
Bulk 0V 0V 0V



Un-Selected
Same W/L		 W/L +HV_P1 Vcc
B/L1 Floating(or 0V) 0V
Com. S/L 0V or Back bias 0V
Bulk 0V 0V

Same B/L		 W/L 0V 0V 0V
B/L1 +HV_P2 +HV_E2 Vd_read
Com. S/L 0V or Back bias 0V or Floating 0V
Bulk 0V 0V 0V
실시예에 따른 플래시 메모리 소자의 프로그램(program) 동작은 핫 캐리어인 전자(electron)를 발생시키기 위한 바이어스를 인가시켜 동작할 수 있다.
그리고, 소거(erase) 동작은 BTBT(Band to Band tunneling)를 형성할 수 있는 조건으로 바이어스를 인가하여, EHP(Electron-Hole Pair)을 형성하여 동작될 수 있다.
이때, 소거 동작은 워드라인(W/L) 단위로 하기 때문에, 선택된(Selected) 셀과 같은 워드라인(W/L)은 모두 소거된다.
즉, 선택되지 않은(Un-selected) 셀이라도 동일한 워드라인(W/L)에 위치하게 되면, 해당 셀은 소거(erase)된다.
또한, 읽기(read) 동작은 드레인 영역에 인가하는 바이어스에 따라 전류(current)가 흐르는데, 프로그램 상태와 소거 상태의 전류량이 다르므로, 프로그램 상태인지 소거 상태인지를 알 수 있게 된다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자의 제조 방법은 별도의 포토공정 없이, 이방성 식각공정을 진행하여 형성되어, 동일한 크기의 스페이서 형태의 제1폴리실리콘 패턴을 형성한 후, 추가적인 제2폴리실리콘 패턴을 형성하여, SONOS구조에서 질화막이 항상 동일한 크기로 형성되어, 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 10은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.

Claims (13)

  1. 반도체 기판 상에 형성된 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴 및 제1폴리실리콘 패턴;
    상기 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 형성된 제1불순물 영역 및 제2불순물 영역;
    상기 제1불순물 영역 상의 상기 제1폴리실리콘 패턴 사이에 형성된 제3산화막 패턴 및 제2폴리실리콘 패턴; 및
    상기 제2불순물 영역 상의 상기 제1폴리실리콘 패턴의 측벽에 형성된 스페이서를 포함하며,
    상기 제1질화막 패턴은 모두 동일한 크기로 형성되고, 상기 제3산화막 패턴은 상기 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴의 높이보다 높게 형성되어 상기 제1폴리실리콘 패턴의 측벽과 접하는 것을 포함하는 플래시 메모리 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제2폴리실리콘 패턴은 상기 제1폴리실리콘 패턴을 연결시키는 것을 포 함하는 플래시 메모리 소자.
  4. 제 1항에 있어서,
    상기 제1폴리실리콘 패턴, 제2폴리실리콘 패턴 및 제2불순물 영역 상에 형성된 실리사이드층을 포함하는 플래시 메모리 소자.
  5. 제 1항에 있어서,
    상기 제1불순물 영역과 상기 제2폴리실리콘 패턴 사이에는 상기 제3산화막 패턴이 배치된 것을 포함하는 플래시 메모리 소자.
  6. 삭제
  7. 반도체 기판 상에 제1산화막, 제1질화막 및 제2산화막을 차례로 형성하고, 상기 제2산화막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하고, 제1식각공정을 진행하여 상기 제1폴리실리콘 패턴 및 마스크 패턴의 하부에 제1질화막 패턴 및 제2산화막 패턴을 형성하는 단계;
    제1이온주입공정으로 상기 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 제1불순물 영역을 형성하고, 상기 제1불순물 영역 상의 상기 제1폴리실리콘 패턴 사이에 제3산화막 패턴을 형성하는 단계;
    상기 제3산화막 패턴 상의 상기 제1폴리실리콘 패턴 사이에 제2폴리실리콘 패턴을 형성하고, 상기 마스크 패턴을 제거하는 단계; 및
    상기 제거된 마스크 패턴 하부의 상기 제1질화막 패턴 및 제2산화막 패턴의 일부를 제거하여, 상기 제1폴리실리콘 패턴의 하부에 제4산화막 패턴 및 제2질화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 마스크 패턴의 측벽에 형성된 상기 제1폴리실리콘 패턴은 이방성 식각공정으로 형성되어, 상기 제1폴리실리콘 패턴의 크기가 모두 동일한 것을 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 제3산화막 패턴은 상기 제1질화막 패턴 및 제2산화막 패턴의 높이보다 높게 형성되어, 상기 제1폴리실리콘 패턴의 측벽과 접하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  10. 제 7항에 있어서,
    상기 제2폴리실리콘 패턴은 상기 마스크 패턴의 사이에 형성된 이웃하는 상 기 제1폴리실리콘 패턴을 연결시키는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  11. 제 7항에 있어서,
    상기 제4산화막 패턴 및 제2질화막 패턴을 형성한 후,
    상기 제1폴리실리콘 패턴의 측벽에 스페이서를 형성하고, 제2이온주입공정으로 상기 반도체 기판에 제2불순물 영역을 형성하는 단계; 및
    상기 제1폴리실리콘 패턴, 제2폴리실리콘 패턴 및 제2불순물 영역 상에 실리사이드층을 형성시키는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 7항에 있어서,
    상기 제1불순물 영역과 상기 제2폴리실리콘 패턴 사이에는 상기 제3산화막 패턴이 배치된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  13. 제 7항에 있어서,
    상기 마스크 패턴은 질화막 또는 실리콘산화막으로 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
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