KR20100080226A - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 플래시 메모리 소자는, 반도체 기판 상에 형성된 플로팅 게이트, 상기 플로팅 게이트의 일 측벽에 자가 정렬된(self aligned) 셀렉트 게이트 및 상기 플로팅 게이트와 상기 셀렉트 게이트 사이에 형성된 ONO 패턴를 포함한다. 실시예는 스플릿 게이트 구조를 채용하는 ETOX(EEPROM tunnel oxide)셀 플래시 메모리 소자에서, 자가 정렬된 스플릿 게이트 구조를 형성함으로써 셀 커런트가 일정하고 셀간 소거 특성이 균일하여 신뢰성이 향상되는 효과가 있다.
플래시, 셀렉트, 자가 정렬

Description

플래시 메모리 소자 및 그 제조 방법{flash memory device and fabricating method thereof}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성(non volatile) 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC 바이어스(Bios)용, 셋탑박스(SettopBox), 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다.
반면에, 플래시 메모리 장치의 소거 동작은 소오스/기판과 플로팅 게이트간의 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터 의 문턱전압을 낮춘다.
최근 고집적화가 급속히 진행됨에 따라 셀 사이즈의 축소가 매우 절실하게 요구되고 있다. 가장 작은 셀 사이즈는 ETOX 셀로서 2개의 폴리실리콘 패턴을 적층하여 어레이를 구성함으로써 하부 폴리실리콘 패턴을 플로팅 게이트(floating gate)로 사용하고 상부 폴리실리콘 패턴을 셀렉트 게이트(select gate)로 사용할 수 있다.
이 경우 소거를 진행할때 과 소거(over erase)문제가 발생할 수 있다.
이와 같은 과소거 문제를 해소하기 위하여 스플릿 게이트 구조(split gate structure)를 적용한 셀을 사용하였다.
스플릿 게이트의 적용으로 과 소거 문제를 해결하였으나, 플로팅 게이트와 컨트롤 게이트의 오정렬(misalign)에 의하여 소거 상태에서 발생되는 오정렬만큼 셀렉트 게이트로 작용하는 트랜지스터의 게이트 길이가 달라지게 되고 이로 인한 커런트 분포에 차이가 나게 된다. 즉, 셀들간의 특성이 균일하지 않게 된다.
셀 사이즈의 감소를 위하여 공통 소스 구조를 사용하게 되면 소스 라인의 양쪽으로 배치되는 이븐 및 오드 워드라인들(even/odd wordk lines)의 커런트가 달라지게 된다.
이와 같이 게이트 형성 공정에서 포토 공정 및 오버레이 변동에 따라서 소거 전류 및 커플링비가 달라져 셀 간 균일한 소거 특성을 보장할 수 없으며 신뢰성이 떨어지는 문제가 있다.
실시예는 스플릿 게이트 구조를 채용하는 ETOX(EEPROM tunnel oxide)셀 플래시 메모리 소자에서, 자가 정렬된 스플릿 게이트 구조를 형성함으로써 셀간 소거 특성이 균일한 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예는 플로팅 게이트를 높게 형성하고, 그 측벽에 셀렉트 게이트를 형성함으로써 커플링비가 증가되는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예는 플로팅 게이트의 측벽에 게이트를 자가 정렬로 형성시킴으로써 셀 커런트가 일정한 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는, 반도체 기판 상에 형성된 플로팅 게이트, 상기 플로팅 게이트의 일 측벽에 자가 정렬된(self aligned) 셀렉트 게이트 및 상기 플로팅 게이트와 상기 셀렉트 게이트 사이에 형성된 ONO 패턴를 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상에 형성된 플로팅 게이트 및 상기 플로팅 게이트 상면에 하드 마스크를 형성하는 단계, 상기 플로팅 게이트 및 상기 하드 마스크 측벽을 둘러싸는 ONO 패턴을 형성하는 단계, 상기 ONO 패턴 상에 형성되며, 상기 플로팅 게이트 및 상기 하드 마스크의 측벽에 형성되는 폴리실리콘 패턴을 형성하는 단계 및 상기 폴리실리콘 패턴의 일부를 제거하여 셀렉트 게이트를 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는, 일 방향으로 형성된 셀렉트 게이트로 이루어진 워드 라인들, 상기 워드 라인의 일측을 따라 서로 소정 간격 이격되어 배치된 플로팅 게이트들, 상기 플로팅 게이트들 일측에 형성된 소스 영역 및 상기 워드 라인의 타측을 따라 상기 소스 영역과 대향하여 형성된 드레인 영역을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은, 서로 소정 간격 이격되어 배치된 플로팅 게이트들을 형성하는 단계, 상기 플로팅 게이트들의 측면을 둘러싸는 ONO 패턴을 형성하는 단계, 상기 플로팅 게이트들의 일측벽을 따라 서로 연결되어 일 방향으로 셀렉트 게이트로 이루어진 워드 라인을 형성하는 단계 및 상기 플로팅 게이트들 일측에 형성된 소스 영역 및 상기 워드 라인의 타측을 따라 상기 소스 영역과 대향하는 드레인 영역을 형성하는 단계를 포함한다.
실시예는 스플릿 게이트 구조를 채용하는 ETOX(EEPROM tunnel oxide)셀 플래시 메모리 소자에서, 자가 정렬된 스플릿 게이트 구조를 형성함으로써 셀 커런트가 일정하고 셀간 소거 특성이 균일하여 신뢰성이 향상되는 효과가 있다.
실시예는 플로팅 게이트를 높게 형성하고, 그 측벽에 셀렉트 게이트를 형성함으로써 커플링비가 증가되므로 효율이 증가하는 효과가 있다.
실시예는 MCS(memory Commom Source) 구조뿐 아니라 SAS (self aligned Source) 구조의 적용도 가능한 효과가 있다.
실시예는 플로팅 게이트를 ONO 가 완전히 덮고 있으므로 리텐션 특성이 좋고 신뢰성이 우수한 효과가 있다.
실시예는 포토 공정에 의하여 스플릿 게이트를 형성하지 않으므로 셀렉트 트랜지스터의 길이가 포토 공정의 미스 얼라인에 의하여 불균일하게 결정되지 않고 셀프 얼라인에 의하여 형성하므로 항상 소거 Vt가 일정하고 셀 커런트가 일정하여 공정 안정성이 뛰어난 효과가 있다.
실시예는 셀렉트 게이트의 식각을 위해 플로팅 게이트 위에 하드마스크를 적용하여 ONO 막의 상부의 손실을 방지하고 이를 후속으로 셀렉트 게이트를 형성할 때 마스크로 사용하는 등 다용도로 사용될 수 있으므로 공정이 단순하고 간단해지는 효과가 있다.
실시예에 따른 플래시 메모리 소자는 커플링비에 의해 Vt가 직접적으로 영향을 받는 F-N 방식이 아니라 셀렉트 게이트에 의하여 커런트가 제한되는 구조이며 프로그램은 HCI 방식으로, 소거는 BTBT 방식을 사용하므로 커플링비에 의한 Vt영향이 적으므로 공정 변동에 대하여 강건하므로 공정이 용이하고 소자 특성이 뛰어난 효과가 있다.
실시예에 따른 스플릿 게이트 방식으로 플로팅 게이트의 측벽에 셀렉트 게이트를 형성하므로 ETOX 셀에서 발생하는 과 소거에 의한 문제를 해소할 수 있으며, 이로 인하여 칩 오버 헤드(chip over-head)를 작게 할 수 있는 효과가 있다.
또한, 실시예는 플로팅 게이트가 소스 영역 측에 인접하도록 배치하여 프로그램 후 채널을 끊거나 소거 후 채널을 연결시키는 데 유리한 효과가 있다.
또한, 실시예는 플로팅 게이트 상에 하드 마스크를 적용하며, 이 하드 마스크를 이용하여 플로팅 게이트 식각, ONO 막 식각, 셀렉트 게이트 식각, 폴리실리콘 잔류 패턴 제거 등의 공정을 자가 정렬로 수행함으로써 포토 공정에 의한 CD 변동 및 오정렬의 리스크(risk)를 최소화할 수 있는 효과가 있다.
실시예에 따른 플래시 메모리 소자 및 제조 방법은 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
또한, 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 9는 실시예에 따른 플래시 메모리 소자의 제조 공정을 보여주는 평면도 및 단면도들이다.
실시예는 MCS(memory Commom Source) 구조뿐 아니라 SAS (self aligned Source) 구조의 적용도 가능하다.
도 1a 내지 도 8a는 실시예에 따른 플래시 메모리 소자의 제조 공정을 보여주는 평면도이고, 도 1b 내지 도 8b는 도 1a 내지 도 8a에서 Ⅰ-Ⅰ'로 절단하여 보여주는 단면도들이고, 도 1c 내지 도 8c는 도 1a 내지 도 8a에서 Ⅱ-Ⅱ'로 절단하여 보여주는 단면도들이다. 또한, 도 9는 실시예에 따른 플래시 메모리 소자의 일례를 보여주는 단면도이다.
도 1a, 1b 및 도 1c에 따르면, 반도체 기판(10)에 액티브 영역(active area)을 정의하는 소자 분리막(11)을 형성한다. 상기 소자 분리막(11)은 상기 반도체 기판(10)에 소정 깊이로 트렌치를 식각하고, 상기 트렌치 내에 절연막을 매립하여 형성할 수 있다.
소자 분리막(11)이 형성된 반도체 기판(10) 상에 터널 산화막(21a)을 성장시키고, 커플링비를 고려하여 결정된 두께만큼 제1폴리실리콘막(22a)을 증착한다.
상기 제1폴리실리콘은 추후 플로팅 게이트가 형성되며, 실시예에 따르면, 플로팅 게이트의 측벽에 셀렉트 게이트가 형성되므로, 상기 플로팅 게이트의 두께는 커플링비에 직접적인 영향을 미칠 수 있다.
상기 제1폴리실리콘막(22a)은 도프트 폴리실리콘(doped polysilicon)을 사용할 수도 있고, 언-도프트 폴리실리콘(undoped polysilicon)을 증착한 다음, 후속 진행되는 소스 또는 드레인 형성을 위한 이온주입 공정에서 언-도프트 폴리실리콘을 도핑시킬 수도 있다.
상기 제1폴리실리콘막(22a) 상에 하드마스크막(23a)을 형성한다.
상기 하드마스크막(23a)은 CVD(chemical vapor deposition)을 이용하여 산화막, 산질화막 및 질화막 중 적어도 하나를 증착하여 형성할 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 하드 마스크막(23a)을 패터닝하여 하드 마스크(23)를 형성하고, 상기 하드 마스크(23)를 사용하여 제1폴리실리콘막(22a)을 패터닝함으로써 플로팅 게이트(22)를 형성한다.
상기 플로팅 게이트(22)는 각 액티브 영역마다 단독으로 아이솔레이션(isolation)된다(도 2a 참조).
상기 제1폴리실리콘막(22a)을 식각하여 플로팅 게이트(22)를 형성한 다음에 상기 하드 마스크(23)는 제거하지 않는 것이 바람직하다.
도 2a에 표시된 붉은 점선은 추후 형성될 셀렉트 게이트가 형성될 위치를 표시한 것으로, 소자의 구조 및 동작에 대한 이해를 돕기 위하여 미리 표시하였다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 플로팅 게이트(22)가 형성되 반도체 기판(10) 전면에 ONO막(25a)을 형성한다.
상기 ONO막(25a)은 CVD법을 이용하여 산화막, 질화막 및 산화막 순서대로 증착될 수 있다. 각각의 산화막, 질화막 및 산화막은 50~100Å 두께로 형성할 수 있다.
상기 ONO막(25a)은 셀렉트 게이트에 인가되는 바이어스를 통하여 플로팅 게이트(22)에 커플링 바이어스를 인가할 때 F-N 터널링 현상이 발생하지 않고 충분한 브레이크 다운(break down) 전압을 견딜 수 있도록 하기 위한 것이다.
게다가, 플로팅 게이트(22)에서 셀렉트 게이트가 형성되는 일측과 대향하는 타측의 측면도 상기 ONO막이 형성되어 보호하므로 리텐션 측면에서 유리한 장점이 있다.
실시예는 상기 ONO막(25a) 대신, 산화막 및 질화막 중 적어도 어느 한 막을 이용하여 절연막을 형성하는 구조도 포함할 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 반도체 기판(10) 및 플로팅 게이트(22)의 표면에 형성된 ONO막(25a)을 에치백(etch back)하여 상기 플로팅 게이트(22)의 측벽에 ONO 패턴(25)을 형성한다.
상기 ONO 패턴(25)은 상기 플로팅 게이트(22)의 측면을 따라 스페이서 형태로 형성되며, 플로팅 게이트(22)의 상면의 ONO막(25a), 반도체 기판(10)의 상면에 형성된 ONO막(25a)은 모두 제거된다.
이때, 상기 하드 마스크(23)는 플로팅 게이트(22) 상면에 형성되어 있으므로, 상기 ONO 패턴(25)은 측벽에 형성하기 위한 식각 공정에서 플로팅 게이트(22)를 보호하는 역할을 할 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 로직 영역의 소자를 형성하고 셀렉트 게이트를 형성하기 위하여, 상기 플로팅 게이트(22) 및 ONO 패턴(25)이 형성된 반도체 기판(10) 전면에 제2폴리실리콘막(30a)을 형성한다.
상기 제2폴리실리콘막(30a)을 형성하기 이전에, 로직 및 셀렉트 트랜지스터용 게이트 산화막을 형성할 수도 있다.
이 단계에서 HTO(high temperature oxide) 등의 CVD 산화막과 혼용하여 셀렉트 게이트 및 ONO 패턴을 보강할 수 있는 구조로 형성할 수도 있다.
예를 들면, 플래시 셀 인터 폴리 옥사이드(inter poly oxide)와 셀렉트 게이트의 산화막은 HTO 산화막과 열산화막을 이용하여 형성할 수 있고, 로직영역의 게이트에 대해서는 이중 두께를 갖는 열산화막을 형성할 수 있다.
이때, 플로팅 게이트(22)의 간격을 적절히 조율하여 워드 라인 방향으로는 제2폴리실리콘막(30a)이 갭필되고, 비트 라인 방향으로는 소스 영역은 갭필이 이루어지고 드레인 영역은 갭필이 이루어지지 않아야 한다.
즉, 비트 라인 방향에 대해서 드레인 영역 양측으로 배치되는 플로팅 게이트(22)들은 간격이 넓고, 소스 영역 양측으로 배치되는 플로팅 게이트들은 간격을 좁게 형성한다.
예를 들면, 제2폴리실리콘막(30a)의 두께를 2000Å으로 증착한다고 하면, 워드 라인 방향으로 플로팅 게이트(22)의 간격, 비트 라인 방향으로 소스 영역을 사이에 두는 플로팅 게이트(22)의 간격은 제2폴리실리콘막(30a)의 2배이하인 4000Å 이하로 형성하는 것이 바람직하며, 비트 라인 방향으로 드레인 영역을 사이에 두는 플로팅 게이트의 간격은 제2폴리실리콘막(30a)의 2배 이상인 4000Å 이상의 간격과, 드레인 콘택이 형성될 공간을 포함하여 넓게 형성하는 것이 바람직하다.
도 6a, 도 6b 및 도 6c를 참조하면, 제2폴리실리콘막(30a)을 에치백하여 셀렉트 게이트를 형성한다.
이 에치백 공정에 의하여 상기 플로팅 게이트(22) 상면의 하드 마스크가 드러나고, 드레인 영역의 반도체 기판(10)이 드러난다. 이때, 상기 드레인 영역 상의 터널링 산화막이 제거될 수도 있고, 제거되지 않을 수도 있다.
상기 플로팅 게이트(22) 상에 형성된 하드 마스크(23)는 상기 셀렉트 게이트 형성을 위한 제2폴리실리콘막(30a)의 에치백 공정에서 플로팅 게이트(22)를 보호하는 역할을 수행할 수 있다.
이때, 워드 라인 방향으로 플로팅 게이트(22) 사이의 영역, 비트 라인 방향으로 소스 영역을 사이에 두는 플로팅 게이트(22) 사이의 영역에는 제2폴리실리콘막(30a)이 갭필되어 있으므로 에치백을 하더라도 완전히 제거되지 않고 제2폴리실리콘막 잔류 패턴(30b)이 남게 된다.
반면에, 드레인 영역 상에 형성된 제2폴리실리콘막(30a)은 완전히 갭필되어 있지 않으므로 완전히 제거될 수 있다.
이로써, 드레인 영역의 양측에 형성된 폴리실리콘 스페이서는 셀렉트 게이트(30)로 사용될 수 있다. 따라서, 플로팅 게이트(22)가 완전히 양전하로 채워지더라도 셀렉트 게이트(30)에서 커런트를 조절할 수 있는 것이다.
상기 셀렉트 게이트(30)는 제2폴리실리콘막(30a)을 에치백으로 형성하여 셀렉트 게이트(30)의 길이를 전 셀에서 균일하게 형성할 수 있으므로 포토 공정에 의한 오버레이 및 CD 변동에 따른 셀 특성의 불균일 문제를 해소할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 플로팅 게이트(22) 상에 포토레지스트 패턴(91)을 형성하고 플로팅 게이트(22) 상면의 하드 마스크(23)를 이용하여 비트 라인 방향으로 소스 영역을 사이에 두고 형성된 제2폴리실리콘 잔류 패턴을 제거한다. 이로써, 상기 셀렉트 게이트(30)가 스플릿 게이트로 형성될 수 있다.
이때, 상기 포토레지스트 패턴(91)은 상기 제2폴리실리콘 잔류 패턴(30b)을 제거하기 위한 보조 패턴으로 실질적으로 하드 마스크를 식각보호막으로 사용하여 제2폴리실리콘 잔류 패턴(30b)은 자가 정렬에 의하여 제거될 수 있다.
상기 제2폴리실리콘 잔류 패턴(30b)을 제거함으로써 워드 방향으로 드레인 영역을 사이에 두고 셀렉트 게이트(30)가 형성된다. 상기 셀렉트 게이트(30)는 워드 방향으로 배치된 플로팅 게이트(22)들의 일측의 측벽들을 따라 형성된다.
여기서, 평면도에는 포토레지스트 패턴(91)을 도시하지 않았다.
이후, 도시하지는 않았으나, n- 임플란트을 이용하여 LDD를 형성한다.
도 8a, 도 8b 및 도 8c를 참조하면, 기판 전면에 절연막을 형성하고 에치백하여 상기 셀렉트 게이트(30)의 측벽 및 플로팅 게이트(22)의 측벽 상에 게이트 스페이서(40)를 형성할 수 있다.
상기 게이트 스페이서(40)는 소스 영역을 사이에 두고 배치된 플로팅 게이트(22)의 측벽 상에 형성된 ONO 패턴(25) 상에 형성될 수 있다. 상기 게이트 스페이서(40)는 드레인 영역을 사이에 두고 배치된 플로팅 게이트(22)의 측벽 상에 형성된 셀렉트 게이트(30)의 측벽 상에 형성될 수 있다.
또한, 상기 소스 영역 및 드레인 영역의 액티브 영역에 n+ 임플란트 공정을 이용하여 소스 영역(16) 및 드레인 영역(15)을 형성할 수 있다.
즉, 인접한 플로팅 게이트(22) 사이의 액티브 영역에 소스 영역(16)을 형성할 수 있다. 인접한 셀렉트 게이트(30) 사이의 액티브 영역에 드레인 영역(15)을 형성할 수 있다.
상기와 같은 제조 방법에 따라 제조된 플래시 메모리 소자는 도 9에 도시된 바와 같다.
도 9를 참조하면, 플로팅 게이트(22)와 셀렉트 게이트(30)가 반도체 기판(10) 상에 수평하게 배치되며, 상기 플로팅 게이트(22)와 셀렉트 게이트(30) 사이에는 ONO 패턴(25)이 개재되어 있으며, 상기 플로팅 게이트(22)의 상면에는 하드 마스크(23)가 형성되어 있으며, 상기 플로팅 게이트(22)의 일측의 반도체 기판(10)에는 소스 영역(16)이 형성되어 있고, 상기 셀렉트 게이트(30)의 일측의 반도체 기판(10)에는 드레인 영역(15)이 형성되어 있다. 상기 플로팅 게이트(22)와 상기 반도체 기판(10) 사이에는 터널링 산화막(21a)이 형성되어 있다. 상기 플로팅 게이트(22) 및 상기 셀렉트 게이트(30)가 형성된 반도체 기판(10) 전면에 PMD(pre metal dielectirc)막(50)이 형성되고, 콘택을 위한 콘택홀이 형성되고, 상기 콘택홀 내에 텅스텐 등이 갭필되어 콘택전극(60)이 형성된다. 상기 PMD 막(50) 상에 금속막을 증착하고 패터닝하여 콘택 전극(60)과 접속하는 금속배선(70)을 형성할 수 있다. 상기 금속배선(70)은 비트 라인이 될 수 있다.
상기 셀렉트 게이트(30)는 상기 플로팅 게이트(22) 및 상기 플로팅 게이트 (22)상의 하드 마스크(23)의 측벽에 자가 정렬되어 형성되며, 상기 셀렉트 게이트(30)의 높이는 상기 플로팅 게이트(22) 및 상기 하드 마스크(23)의 높이에 따라 결정될 수 있고,이 높이를 높일수록 커플링비가 높아지게 된다.
상기와 같이 자가 정렬 방법으로 형성된 셀렉트 게이트(30)는 플로팅 게이트(22)의 측벽에 존재하며 상면에는 형성되지 않으므로 과 소거를 방지할 수 있으며, 셀렉트 게이트(30)의 길이가 전 셀에서 균일하게 형성되기 때문에 소거 전류도 항상 일정하여 신뢰성이 뛰어나다.
도 10 내지 도 12는 실시예에 따른 플래시 메모리 소자의 동작을 보여주기 위한 단면도들이다.
실시예에 따른 플래시 메모리 소자는 다양한 방법으로 프로그램 및 소거가 가능하며, 아래 프로그램, 소거 및 리드(read)를 설명한다.
프로그램 동작은 도 10을 참조한다.
셀렉트 게이트(30) 즉, 워드 라인에 프로그램 동작시에 5V를 인가하고 소스 영역(16)에 6V를 인가하고 드레인 영역(15)에 0.5V를 인가하고, 벌크(bulk)는 접지와 연결된다.
이때, 상기 드레인 영역(15)에서 소스 영역(16)으로 채널이 형성되면서 핫 캐리어가 터널링 산화막(21a)을 통해서 플로팅 게이트(22)로 주입되어 프로그램이 이루어지게 된다. 이를 HCI(hot carrier injection)법이라고 한다.
소거 등작은 도 11을 참조한다.
셀렉트 게이트(30) 즉, 워드 라인에 소거 동작시에 -5V를 인가하고, 소스 영역(16)에 6V를 인가하고 벌크(bulk)는 접지와 연결시킨다. 이때, 상기 드레인은 플로팅된다.
이로써, 소스 영역(16)과 플로팅 게이트(22) 영역 간에 BTBT(band to band tunneling)에 의하여 소거가 이루어진다.
리드 동작은 도12를 참조한다.
셀렉트 게이트(30) 즉, 워드 라인에 3V를 인가하고, 소스 영역(16)에 OV를 인가하고 벌크 영역은 접지와 연결된다.
리드 방법은 일반적인 드레인 리드 방법으로 소스 측에 플로팅 게이트(22)가 배치되어 있으므로 플로팅 게이트(22)에 존재하는 전자의 유무에 따라 채널을 끊거나 연결시키는 데 유리하다. 따라서, 도 10에서 0.5V를 프로그램하였으므로, 도 12에서 드레인 영역(15)을 통해 0.5V를 리드할 수 있다.
실시예는 스플릿 게이트 구조를 채용하는 ETOX(EEPROM tunnel oxide)셀 플래시 메모리 소자에서, 자가 정렬된 스플릿 게이트 구조를 형성함으로써 셀 커런트가 일정하고 셀간 소거 특성이 균일하여 신뢰성이 향상되는 효과가 있다.
실시예는 플로팅 게이트(22)를 높게 형성하고, 그 측벽에 셀렉트 게이트(30)를 형성함으로써 커플링비가 증가되므로 효율이 증가하는 효과가 있다.
실시예는 MCS(memory Commom Source) 구조뿐 아니라 SAS (self aligned Source) 구조의 적용도 가능한 효과가 있다.
실시예는 플로팅 게이트를 ONO 가 완전히 덮고 있으므로 리텐션 특성이 좋고 신뢰성이 우수한 효과가 있다.
실시예는 포토 공정에 의하여 스플릿 게이트를 형성하지 않으므로 셀렉트 트랜지스터의 길이가 포토 공정의 미스 얼라인에 의하여 불균일하게 결정되지 않고 셀프 얼라인에 의하여 형성하므로 항상 소거 Vt가 일정하고 셀 커런트가 일정하여 공정 안정성이 뛰어난 효과가 있다.
실시예는 셀렉트 게이트의 식각을 위해 플로팅 게이트 위에 하드마스크를 적용하여 ONO 막의 상부의 손실을 방지하고 이를 후속으로 셀렉트 게이트를 형성할 때 마스크로 사용하는 등 다용도로 사용될 수 있으므로 공정이 단순하고 간단해지는 효과가 있다.
실시예에 따른 플래시 메모리 소자는 커플링비에 의해 Vt가 직접적으로 영향을 받는 F-N 방식이 아니라 셀렉트 게이트에 의하여 커런트가 제한되는 구조이며 프로그램은 HCI 방식으로, 소거는 BTBT 방식을 사용하므로 커플링비에 의한 Vt영향이 적으므로 공정 변동에 대하여 강건하므로 공정이 용이하고 소자 특성이 뛰어난 효과가 있다.
실시예에 따른 스플릿 게이트 방식으로 플로팅 게이트의 측벽에 셀렉트 게이트를 형성하므로 ETOX 셀에서 발생하는 과 소거에 의한 문제를 해소할 수 있으며, 이로 인하여 칩 오버 헤드(chip over-head)를 작게 할 수 있는 효과가 있다.
또한, 실시예는 플로팅 게이트가 소스 영역 측에 인접하도록 배치하여 프로그램 후 채널을 끊거나 소거 후 채널을 연결시키는 데 유리한 효과가 있다.
또한, 실시예는 플로팅 게이트 상에 하드 마스크를 적용하며, 이 하드 마스크를 이용하여 플로팅 게이트 식각, ONO 막 식각, 셀렉트 게이트 식각, 폴리실리콘 잔류 패턴 제거 등의 공정을 자가 정렬로 수행함으로써 포토 공정에 의한 CD 변동 및 오정렬의 리스크(risk)를 최소화할 수 있는 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 9는 실시예에 따른 플래시 메모리 소자의 제조 공정을 보여주는 평면도 및 단면도들이다.
도 10 내지 도 12는 실시예에 따른 플래시 메모리 소자의 동작을 보여주기 위한 단면도들이다.

Claims (23)

  1. 반도체 기판 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트의 일 측벽에 자가 정렬된(self aligned) 셀렉트 게이트; 및
    상기 플로팅 게이트와 상기 셀렉트 게이트 사이에 형성된 ONO 패턴를 포함하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 플로팅 및 상기 셀렉트 게이트들과 상기 반도체 기판 사이에 형성된 터널링 산화막을 더 포함하는 플래시 메모리 소자.
  3. 제 1항에 있어서,
    상기 플로팅 게이트 상면에 형성된 하드 마스크를 더 포함하는 플래시 메모리 소자.
  4. 제 1항에 있어서,
    상기 플로팅 게이트의 타 측벽 및 상기 셀렉트 게이트의 일 측벽 상부에 형성된 게이트 스페이서를 더 포함하는 플래시 메모리 소자.
  5. 제 1항에 있어서,
    상기 플로팅 게이트 인근의 상기 반도체 기판에 소스 영역이 형성되고, 상기 셀렉트 게이트의 인근의 상기 반도체 기판에 드레인 영역이 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  6. 제 1항에 있어서,
    상기 ONO 패턴은 상기 플로팅 게이트의 측벽을 둘러싸며 형성된 것을 특징으로 하는 플래시 메모리 소자.
  7. 반도체 기판 상에 형성된 플로팅 게이트 및 상기 플로팅 게이트 상면에 하드 마스크를 형성하는 단계;
    상기 플로팅 게이트 및 상기 하드 마스크 측벽을 둘러싸는 ONO 패턴을 형성하는 단계;
    상기 ONO 패턴 상에 형성되며, 상기 플로팅 게이트 및 상기 하드 마스크의 측벽에 형성되는 폴리실리콘 패턴을 형성하는 단계; 및
    상기 폴리실리콘 패턴의 일부를 제거하여 셀렉트 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 ONO 패턴을 형성하는 단계에 있어서,
    상기 플로팅 게이트 및 상기 하드 마스크가 형성된 상기 반도체 기판 상에 ONO막을 형성하는 단계; 및
    상기 ONO막을 에치백하여 상기 플로팅 게이트 및 상기 하드 마스크의 측벽에 ONO패턴을 남기는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 플로팅 게이트는 각 액티브 영역에 대하여 하나가 형성되며, 서로 고립된 패턴으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  10. 제 7항에 있어서,
    상기 폴리실리콘 패턴을 형성하는 단계에 있어서,
    상기 반도체 기판 전면에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 상기 하드 마스크가 드러나도록 에치백하여 상기 플로팅 게이트의 측벽에 상기 폴리실리콘 패턴을 형성하며, 인근에 배치된 플로팅 게이트들 사이에서 상기 폴리실리콘 패턴들이 연결된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 폴리실리콘 패턴의 일부를 제거하여 상기 셀렉트 게이트를 형성하는 단계에 있어서,
    상기 제거된 폴리실리콘 패턴은 상기 인근에 배치된 플로팅 게이트들 사이에서 연결된 폴리실리콘 패턴들인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  12. 제 7항에 있어서,
    상기 셀렉트 게이트를 형성하는 단계 이후에,
    상기 반도체 기판에 절연막을 형성하고 에치백하여 상기 셀렉트 게이트의 일측 및 상기 플로팅 게이트의 일측에 게이트 스페이서를 형성하는 단계; 및
    상기 반도체 기판에 불순물을 주입하여 상기 플로팅 게이트의 인근에 소스 영역 및 상기 셀렉트 게이트의 인근에 드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  13. 일 방향으로 형성된 셀렉트 게이트로 이루어진 워드 라인들;
    상기 워드 라인의 일측을 따라 서로 소정 간격 이격되어 배치된 플로팅 게이트들;
    상기 플로팅 게이트들 일측에 형성된 소스 영역; 및
    상기 워드 라인의 타측을 따라 상기 소스 영역과 대향하여 형성된 드레인 영역을 포함하는 플래시 메모리 소자.
  14. 제 13항에 있어서,
    상기 셀렉트 게이트와 상기 플로팅 게이트 사이에 상기 플로팅 게이트의 측벽을 둘러싸도록 형성된 ONO 패턴을 더 포함하는 플래시 메모리 소자.
  15. 제 13항에 있어서,
    상기 플로팅 게이트 하부에 형성된 터널링 산화막을 더 포함하는 플래시 메모리 소자.
  16. 제 13항에 있어서,
    상기 소스 영역을 사이에 두고 배치되는 상기 워드 라인들의 간격이 상기 드레인 영역을 사이에 두고 배치되는 상기 워드 라인들의 간격보다 좁은 것을 특징으로 하는 플래시 메모리 소자.
  17. 제 13항에 있어서,
    상기 플로팅 게이트 상면에 산화막 및 질화막 중 적어도 하나를 포함하는 하드 마스크가 형성된 것을 특징으로 하는 플래시 메모리 소자.
  18. 제 13항에 있어서,
    상기 드레인 영역과 연결되며 상기 워드 라인과 교차하는 비트 라인을 더 포함하는 플래시 메모리 소자.
  19. 서로 소정 간격 이격되어 배치된 플로팅 게이트들을 형성하는 단계;
    상기 플로팅 게이트들의 측면을 둘러싸는 ONO 패턴을 형성하는 단계;
    상기 플로팅 게이트들의 일측벽을 따라 서로 연결되어 일 방향으로 셀렉트 게이트로 이루어진 워드 라인을 형성하는 단계; 및
    상기 플로팅 게이트들 일측에 형성된 소스 영역 및 상기 워드 라인의 타측을 따라 상기 소스 영역과 대향하는 드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  20. 제 19항에 있어서,
    상기 워드 라인을 형성하는 단계 이후에,
    상기 플로팅 게이트 및 상기 셀렉트 게이트의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  21. 제 19항에 있어서,
    상기 소스 영역을 사이에 두고 배치되는 상기 워드 라인들의 간격이 상기 드레인 영역을 사이에 두고 배치되는 상기 워드 라인들의 간격보다 좁은 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  22. 제 19항에 있어서,
    상기 플로팅 게이트 상면에 하드 마스크가 형성된 것을 특징으로 하는 플래 시 메모리 소자의 제조 방법.
  23. 제 19항에 있어서,
    상기 드레인 영역과 연결되며 상기 워드 라인과 교차하는 비트 라인을 더 포함하는 플래시 메모리 소자의 제조 방법.
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