KR20210028069A - 플래시 메모리에서 소스 라인을 개방하기 위한 에칭 방법 - Google Patents

플래시 메모리에서 소스 라인을 개방하기 위한 에칭 방법 Download PDF

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KR20210028069A
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Abstract

본 개시 내용의 다양한 실시예들은 메모리 디바이스에서 소스 라인을 개방하기 위한 방법에 관한 것이다. 소거 게이트 라인(erase gate line; EGL)과 소스 라인은 평행하게 연장되어 형성된다. 소스 라인은 EGL의 아래에 놓이고 유전체층에 의해 EGL로부터 분리된다. EGL을 관통해 제1 개구를 형성하기 위해 제1 에칭이 수행되고 유전체층 상에서 정지된다. 제1 개구에서 유전체층을 박형화하기(thin) 위해 제2 에칭이 수행되고, 제1 및 제2 에칭은 공통 마스크를 제자리에 두고(in place) 수행된다. 실리사이드 공정은 제1 개구에서 소스 라인 상에 실리사이드층을 형성하기 위해 수행되며, 실리사이드 공정은 제2 마스크를 제자리에 두고 하는 제3 에칭을 포함하고 유전체층을 관통해 제1 개구를 연장한다. 비아는 EGL을 관통해 실리사이드층으로 연장되어 형성된다.

Description

플래시 메모리에서 소스 라인을 개방하기 위한 에칭 방법 {ETCH METHOD FOR OPENING A SOURCE LINE IN FLASH MEMORY}
관련 출원에 대한 참조
본 출원은 그 내용이 그 전체가 참조로 본 명세서에 포함된, 2019년 8월 30일에 출원된 미국 특허 가출원 제62/893,954호에 대한 이익을 주장한다.
많은 현대 전자 디바이스는 플래시 메모리를 포함한다. 플래시 메모리는 전기적으로 소거 및 재프로그래밍될 수 있는 전자 비휘발성 컴퓨터 저장 매체이다. 정보를 저장하기 위해, 플래시 메모리는 일반적으로 플로팅 게이트 트랜지스터(floating gate transistor)로 제조된 어드레서블(addressable) 메모리 셀 어레이를 포함한다. 일반적인 유형의 플래시 메모리 셀은 적층 게이트 플래시 메모리 셀 및 스플릿 게이트(split-gate) 플래시 메모리 셀(예를 들어, 제3 세대 SUPERFLASH(ESF3) 메모리 셀)을 포함한다. 스플릿 게이트 플래시 메모리 셀은 적층 게이트 플래시 메모리 셀에 비해 전력 소비가 낮고, 주입 효율이 높으며, 단 채널 효과(short channel effects)에 대한 영향이 적으며, 과소거 내성(over erase immunity)이 뛰어나다.
본 개시 내용의 다양한 실시예들은 메모리 디바이스에서 소스 라인을 개방하기 위한 방법에 관한 것이다. 소거 게이트 라인(erase gate line; EGL)과 소스 라인은 평행하게 연장되어 형성된다. 소스 라인은 EGL의 아래에 놓이고 유전체층에 의해 EGL로부터 분리된다. EGL을 관통해 제1 개구를 형성하기 위해 제1 에칭이 수행되고 유전체층 상에서 정지된다. 제1 개구에서 유전체층을 박형화하기(thin) 위해 제2 에칭이 수행되고, 제1 및 제2 에칭은 공통 마스크를 제자리에 두고(in place) 수행된다. 실리사이드 공정은 제1 개구에서 소스 라인 상에 실리사이드층을 형성하기 위해 수행되며, 실리사이드 공정은 제2 마스크를 제자리에 두고 하는 제3 에칭을 포함하고 유전체층을 관통해 제1 개구를 연장한다. 비아는 EGL을 관통해 실리사이드층으로 연장되어 형성된다.
본 개시 내용의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1c는 본 개시의 양상에 따른 소스 스트랩 셀(source strap cell)을 포함하는 메모리 디바이스의 일부 실시예의 다양한 도면을 도시한다.
도 2a 내지 2d는 도 1a의 소스 스트랩 셀의 다양한 실시예의 확대 단면도를 도시한다.
도 3a 내지 3d는 도 1b의 소스 스트랩 셀의 다양한 실시예의 확대 단면도를 도시한다.
도 4는 도 1c에서 소스 스트랩 셀의 일부 실시예의 보다 상세한 상부 레이아웃을 도시한다.
도 5는 본 개시의 양상에 따른 소스 스트랩 셀 및 제어 게이트(control gate; CG) 스트랩 셀을 포함하는 메모리 디바이스의 일부 실시예의 단면도를 도시한다.
도 6a 내지 6b는 도 5의 CG 스트랩 셀의 대안적인 실시예의 단면도를 도시한다.
도 7은 도 5에서의 CG 스트랩 셀의 일부 실시예의 상부 레이아웃을 도시한다.
도 8은, 도 5의 소스 및 CG 스트랩 셀이 배열되고 메모리 어레이의 셀을 상호 접속하는 와이어 및 비아를 더 포함하는, 메모리 어레이를 포함하는 메모리 디바이스의 일부 실시예의 개략적인 평면도를 도시한다.
도 9는 도 8의 메모리 어레이의 일부의 일부 실시예의 상부 레이아웃을 도시한다.
도 10 내지 13 및 16 내지 24는 본 개시의 양상에 따른 소스 스트랩 셀 및 CG 스트랩 셀을 포함하는 메모리 디바이스를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 도시한다.
도 14a 내지 14b는 도 13에서의 소스 스트랩 셀의 일부 대안적인 실시예의 단면도를 도시한다.
도 15a 및 15b는 도 13의 단면도와 직교하는 방향으로 도 13의 소스 스트랩 셀의 다양한 실시예의 단면도를 도시한다.
도 25는 도 10 내지 13 및 16 내지 24의 방법의 일부 실시예의 블록도를 도시한다.
도 26 내지 32는, 활성 영역과 트렌치 격리 구조물이 상이한 레이아웃을 갖는, 도 10 내지 13 및 16 내지 24의 방법의 일부 대안적인 실시예의 일련의 단면도를 도시한다.
본 개시 내용은 본 개시 내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트들 및 배열들(arrangements)의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
메모리 디바이스는 예를 들어, 복수의 디바이스 라인을 포함할 수 있다. 복수의 디바이스 라인은 평행하게 연장되는 선택 게이트(select gate; SG) 라인, 제어 게이트(control gate; CG) 라인, 소거 게이트(erase gate; EG) 라인 및 소스 라인을 포함한다. CG 라인은 EG 라인과 와 SG 라인 사이에 있으며, 소스 라인은 기판에서 EG 라인의 아래에 놓인다. 복수의 디바이스 라인은 복수의 메모리 셀과, 디바이스 라인의 길이를 따라 이격된 복수의 스트랩 셀을 규정한다. 스트랩 셀은, 디바이스 라인을, 디바이스 라인을 따라 디바이스 라인보다 낮은 저항을 가진 금속 라인에 반복적으로 전기적으로 결합시켜, 저항을 감소시키고 따라서 디바이스 라인을 따라 전압이 강하된다. 소스 라인(예를 들어, 소스 스트랩 셀)을 위한 스트랩 셀에서, EG 라인은 소스 라인에 대한 액세스를 허용하기 위해 브레이크(break)를 갖는다. CG 라인을 위한 스트랩 셀(예를 들어, CG 스트랩 셀)에서, CG 라인은 측방향으로 돌출된 패드를 갖는다. 또한, SG 라인은, 콘택 비아가 CG 라인 및 SG 라인을 함께 전기적으로 단락시키는 위험을 방지하고 그리고/또는 SG 라인이 이웃하는 SG 라인과 전기적으로 단락되는 것을 방지하기 위해 브레이크를 갖는다.
일부 실시예들에서, 소스 및 CG 스트랩 셀들을 형성하면서, 제1 마스크를 제자리에 두고(in place) EG 라인 및 SG 라인 내로 제1 에칭이 수행된다. 제1 에칭은 EG 및 SG 라인 아래에 각각 놓이는 소스 유전체층 및 기판 부분에서 정지된다. 또한, 제1 에칭은 소스 및 CG 스트랩 셀에서 각각 EG 및 SG 라인을 통해 각각 연장되는 제1 개구 및 제2 개구를 동시에 형성한다. 그 후, 제2 마스크를 제자리에 두고, 소스 유전체층 내로 제2 에칭이 수행되지만, 기판 부분 내로는 수행되지 않는다. 제2 에칭은 제1 개구에서 소스 유전체층의 일부를 제거하여 소스 스트랩 셀에서 소스 라인을 노출시킨다. 레지스트 보호 산화물(resist protection oxide; RPO) 층이 제1 개구를 라이닝(lining)하면서 퇴적되고, RPO 층을 관통해 제1 개구를 소스 라인으로 연장시키기 위해, 제3 마스크를 제자리에 두고 RPO 층 내로 제3 에칭이 수행된다. RPO층을 제자리에 두고 소스 라인 상에 실리사이드층이 형성되고, 실리사이드층 상에 콘택 비아가 형성된다. 도전은 제2 마스크의 형성이 제2 마스크의 제거 후에도 잔존하는, 소스 라인 상의 포토레지스트 스컴(scum)을 야기할 수 있다는 것이다. 스컴은 실리사이드층이 소스 라인 상에 적절히 형성되는 것을 방지할 수 있고, 따라서 콘택 비아와 소스 라인 사이에 높은 저항 접속을 야기할 수 있다. 고저항 접속은 디바이스 고장 및/또는 동작 파라미터(예를 들어, 전력 소비)를 규격에서 벗어나게 할 수 있으며, 벌크 제조 수율이 낮을 수 있다.
본 개시 내용의 다양한 실시예는 메모리 디바이스 자체뿐만 아니라 메모리 디바이스에서 소스 라인을 개방하기 위한 향상된 에칭 방법에 관한 것이다. 제2 마스크는 생략될 수 있고, 그 대신 소스 유전체층을 박형화하지만 소스 라인을 노출시키지는 않기 위해, 제1 마스크를 제자리에 두고 제2 에칭이 수행될 수 있다는 것이 이해되었다. 또한, 제3 에칭은 소스 유전체층을 관통해 제1 개구를 연장시키고 소스 라인을 노출시키기 위해 연장될 수 있다(예를 들어, 지속 시간이 증가될 수 있다). 따라서, 향상된 에칭 방법은 적어도 하나 더 적은 포토마스크를 사용할 수 있다. 포토마스크를 형성하는 데 비용이 많이 들고 포토리소그래피 공정 도구(tools)를 사용하는 데 비용이 많이 들기 때문에, 하나 더 적은 포토마스크는 실질적인 비용 절약이다. 또한, 제2 마스크가 생략될 수 있기 때문에, 제1 개구에서 소스 라인 상의 스컴의 위험이 감소된다. 이는 실리사이드층 및 콘택 비아를 형성하기 위한 공정 윈도우를 확대 시킨다(예를 들어, 공정을 보다 탄력적으로 만든다).
도 1a 내지 1c를 참조하면, 소스 스트랩 셀(102)을 포함하는 메모리 디바이스의 일부 실시예의 다양한 도면(100A 내지 100C)이 제공된다. 도 1a는 제1 방향(예를 들어, Y 방향)으로 소스 스트랩 셀(102)의 단면도(100A)에 대응하는 반면, 도 1b는, 제1 방향에 직교하는 제2 방향(예를 들어, X 방향)으로의 소스 스트랩 셀(102)의 단면도(100B)에 대응한다. 도 1c는 소스 스트랩 셀(102)의 상부 레이아웃에 대응한다. 도 1a 및 도 1b는 예를 들어, 도 1c의 라인 A 및 도 1c의 라인 B를 따라 각각 취해질 수 있다. 메모리 디바이스는 예를 들어, 집적 회로(integrated circuit; IC) 칩 또는 일부 다른 적절한 반도체 구조물일 수 있거나 그 일부일 수 있다. 또한, 메모리 디바이스는 예를 들어, 제3세대 SUPERFLASH(ESF3) 메모리 디바이스 또는 일부 다른 적절한 스플릿 게이트 플래시 메모리 디바이스일 수 있다.
소스 스트랩 셀(102)은 기판(104)의 활성 영역(104a) 위에 놓이고, 평행하게 연장되는 소스 라인(106), EG 라인(108) 및 CG 라인(110)에 의해 부분적으로 규정된다. 예를 들어, 다양한 라인들은 메모리 어레이의 열(column)을 따라 평행하게 연장될 수 있다. 기판(104)의 활성 영역(104a)은 트렌치 격리 구조물(112)에 의해 둘러싸이고 경계가 정해지는 기판(104)의 상부 영역이다. 트렌치 격리 구조물(112)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다. 또한, 트렌치 격리 구조물(112)은 예를 들어, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물 또는 일부 다른 적절한 트렌치 격리 구조물이거나 이를 포함할 수 있다. 기판(104)은 예를 들어, 벌크 단결정 실리콘 기판, SOI(silicon-on-insulator) 기판 또는 일부 다른 적절한 반도체 기판일 수 있다.
소스 라인(106) 및 EG 라인(108)은 CG 라인들(110) 사이에 있고, EG 라인(108)은, 소스 유전체층(114)에 의해 소스 라인(106)으로부터 이격된 상태로 유지e되면서, 소스 라인(106) 위에 놓인다. 또한, CG 라인(110)은 각각 플로팅 게이트(116) 위에 놓이고 메인 측벽 스페이서(120)에 의해 EG 라인(108) 및 소스 유전체층(114) 내의 브레이크(118)로부터 분리된다. 브레이크(118)는 EG 라인(108)을 EG 라인(108)의 길이를 따라 분리된 EG 세그먼트로 분리(또는 브레이크)한다. 실리사이드층(122)은 각각 EG 라인(108) 및 소스 라인(106) 상에 있고, 콘택 비아(124)는 실리사이드층(122)으로 각각 연장된다. 실리사이드층(122)은 콘택 비아(124)로부터 각각 EG 라인(108) 및 소스 라인(106)으로의 저 저항 전기 결합을 제공한다.
이후에 보여지는 바와 같이, 소스 스트랩 셀(102)은 예를 들어, 소스 라인(106)을 개방하기 위한 (예를 들어, EG 라인(108) 및 소스 유전체층(114)에 브레이크(118)를 형성하기 위한) 개선된 방법을 사용하여 형성될 수 있다. 구체적으로 브레이크(118)에서 소스 유전체층(114)을 클리어링(clearing)하기 위해 포토리소그래피/에칭 공정을 사용하는 대신에, 개선된 방법은, 브레이크(118)에서 EG 라인(108)을 클리어링하면서 소스 유전체층(114)을 박형화하고(thin), 소스 실리사이드층(122a)의 형성 동안 사용되는 레지스트 보호 유전체(resist protect dielectric; RPD) 층(도시되지 않음)을 패터닝하면서 소스 유전체층(114)을 관통해 에칭한다. 이와 같이, 개선된 방법은 하나 더 적은 포토마스크를 사용할 수 있다. 포토마스크를 형성하는 데 비용이 많이 들고 포토리소그래피 공정 도구를 사용하는 데 비용이 많이 들기 때문에, 하나 더 적은 포토마스크는 실질적인 비용 절약이다. 또한, 하나 더 적은 포토마스크가 사용될 수 있기 때문에, 소스 라인(106) 상의 포토레지스트 스컴의 위험이 감소될 수 있다. 감소된 스컴 위험은 소스 실리사이드층(122a) 및 소스 실리사이드층(122a) 상의 소스 콘택 비아(124a)를 형성하기 위한 공정 윈도우를 확대할 수 있다(예를 들어, 공정을 보다 탄력적으로 만든다). 따라서, 감소된 스컴 위험은 소스 콘택 비아(124a)가 소스 실리사이드층(122a)에 적절하게 전기적으로 결합하지 못할 가능성을 감소시킬 수 있다. 소스 실리사이드층(122a) 상의 너무 많은 스컴은 소스 실리사이드층(122a)이 소스 라인(106) 상에 완전히 형성되는 것을 방지할 수 있어서, 소스 실리사이드층(122a)이 작고 그리고/또는 존재하지 않을 수 있다. 따라서, 소스 콘택 비아(124a)는 소스 실리사이드층(122a) 상에 완전히 랜딩(land)하지 못할 수 있고 소스 콘택 비아(124a)로부터 소스 라인(106)으로의 저항이 높을 수 있다. 이 높은 저항은 결국, 메모리 디바이스의 동작 파라미터를 사양에서 벗어나게 하고 그리고/또는 낮은 수율로 이어질 수 있다.
개선된 방법에 따라 소스 라인(106)을 개방함으로써, 메인(main) 측벽 스페이서(120)는 도 1a에서 소스 유전체층(114)의 박형화된 부분 위에 놓인다. 이와 같이, 메인 측벽 스페이서(120)의 높이(Hs)는 그렇지 않았으면 도 1a에 있었을 높이보다 크다. 일부 실시예에서, 메인 측벽 스페이서(120)의 높이(Hs)는 약 400 옹스트롬 내지 800 옹스트롬, 약 400 옹스트롬 내지 600 옹스트롬, 약 600 옹스트롬 내지 800 옹스트롬 또는 일부 다른 적절한 값이다. 또한, 개선된 방법에 따라 소스 라인(106)을 개방함으로써, 소스 실리사이드층(122a)의 폭(Ws)은 그렇지 않았으면 도 1b에 있었을 폭보다 클 수 있다. 또한, EG 라인(108)의 EG 세그먼트들 사이의 간격(S)에 대한 폭(Ws)의 비는 그렇지 않았으면 도 1b에 있었을 폭의 비보다 클 수 있다. 이와 같이, 소스 콘택 비아(124a)가 소스 실리사이드층(122a) 상에 적절히 랜딩할 가능성이 증가된다. 이것은 소스 콘택 비아(124a)를 형성하기 위한 공정 윈도우를 확대하고 소스 콘택 비아(124a)가 소스 실리사이드층(122a)에 적절히 전기적으로 결합되지 않을 가능성을 감소시킨다.
일부 실시예에서, 소스 실리사이드층(122a)의 폭(Ws)은 약 800 옹스트롬 내지 1000 옹스트롬, 약 800 옹스트롬 내지 950 옹스트롬, 약 950 옹스트롬 내지 1100 옹스트롬 또는 일부 다른 적절한 값이다. 폭(Ws)이 너무 작은 경우(예를 들어, 약 800 옹스트롬 미만 또는 일부 다른 적절한 값), 소스 콘택 비아(124a)가 소스 실리사이드층(122a) 상에 적절히 랜딩할 가능성은 낮을 수 있다. 이와 같이, 소스 콘택 비아(124a)를 형성하기 위한 공정 윈도우는 작을 수 있고, 소스 콘택 비아(124a)와 소스 라인(106) 사이의 높은 저항, 즉, 이들 사이에 전기적 결합이 없을 가능성은 높을 수 있다. 폭(Ws)이 너무 큰 경우(예를 들어, 약 1100 옹스트롬 또는 일부 다른 적절한 값보다 큼), 소스 콘택 비아(124a)를 위한 공정 윈도우에서 거의 또는 전혀 이득이 없으므로 메모리 디바이스의 축소(scaling down)가 저해될 수 있다.
일부 실시 형태에서, 간격(S)에 대한 폭(Ws)의 비는 약 0.4:1.0, 약 0.5:1.0, 약 0.6:1.0 또는 일부 다른 적절한 비보다 크다. 일부 실시 형태에서, 간격(S)에 대한 폭(Ws)의 비는 약 0.4:1.0 내지 약 0.6:1.0, 약 0.6:1.0 내지 0.8:1.0 또는 일부 다른 적절한 비이다. 비가 너무 낮으면(예를 들어, 약 0.4:1.0 또는 일부 다른 적절한 비보다 작음), 소스 실리사이드층(122a)은 작을 수 있고, 소스 콘택 비아(124a)가 소스 실리사이드층(122a) 상에 적절히 랜딩할 가능성이 낮을 수 있다.
도 1a 내지 1c를 계속 참조하면, 소스 라인(106)은 예를 들어, 기판(104)의 도핑된 부분 및/또는 일부 다른 적절한 반도체 영역을 포함할 수 있다. EG 라인(108), CG 라인(110) 및 플로팅 게이트(116)는, 예를 들어, 도핑된 폴리실리콘 및/또는 일부 다른 적절한 전도성 재료(들)를 포함할 수 있다. 실리사이드층(122)은 예를 들어, 금속 실리사이드 및/또는 일부 다른 적절한 실리사이드(들)일 수 있거나 이를 포함할 수 있다. 콘택 비아(124)는 예를 들어, 금속 및/또는 일부 다른 적절한 전도성 재료(들)이거나 이를 포함할 수 있다. 소스 유전체층(114)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
CG 라인(110)은 대응하는 CG 유전체층(126)에 의해 플로팅 게이트(116)로부터 분리되고, 플로팅 게이트(116)는 대응하는 플로팅 게이트 유전체층(128)에 의해 기판(104)으로부터 분리된다. 또한, CG 라인(110)은 대응하는 CG 측벽 스페이서(130)에 의해 메인 측벽 스페이서(120)로부터 분리되고, 플로팅 게이트(116)는 대응하는 EG 터널 유전체층(132)에 의해 메인 측벽 스페이서(120)로부터 분리된다. 일부 실시예에서, EG 터널 유전체층(132) 및 소스 유전체층(114)은 공통 층에 의해 규정된다. CG 유전체층(126) 및 CG 측벽 스페이서(130)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 도시된 바와 같이, CG 유전체층(126) 및 CG 측벽 스페이서(130)는 ONO(oxide-nitride-oxide) 막이다. 플로팅 게이트 유전체층들(128) 및 EG 터널 유전체층들(132)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다.
상호 접속 유전체층(134)은 소스 스트랩 셀(102)을 덮고 EG 라인(108) 및 소스 유전체층(114) 내의 브레이크(118)를 채운다. 또한, 상호 접속 유전체층(134)은 콘택 비아(124)를 둘러싼다. 상호 접속 유전체층(134)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
도 1a 내지 1c가 동일한 메모리 디바이스와 관련하여 함께 설명되지만, 도 1a 내지 1c 각각은 도 1a 내지 1c 중 하나와 독립적으로 단독으로 존재할 수 있다. 예를 들어, 메모리 디바이스는 도 1a의 단면도(100A)를 가질 수 있지만 도 1b의 단면도(100B) 및/또는 도 1c의 상부 레이아웃(100C)을 갖지 않을 수 있다. 또 다른 예로서, 메모리 디바이스는 도 1b의 단면도(100B)를 가질 수 있지만, 도 1a의 단면도(100A) 및/또는 도 1c의 상부 레이아웃(100C)을 갖지 않을 수 있다.
도 2a를 참조하면, 소스 스트랩 셀(102)이 SG 라인(202)에 의해 부분적으로 더 규정되는, 도 1a의 소스 스트랩 셀(102)의 일부 실시예의 확대 단면도(200A)가 제공된다. SG 라인들(202)은 CG 라인들(110)과 평행하게 연장되고(단면도(200A)에서 보이지 않음), CG 라인들(110)은 SG 라인들(202) 사이에 있고 이들에 각각 접한다(border). 또한, SG 라인(202)은 트렌치 격리 구조물(112) 위에 부분적으로 놓이고 대응하는 SG 유전체층(204)에 의해 기판(104)으로부터 분리된다. SG 라인(202)은 예를 들어, 도핑된 폴리실리콘 및/또는 일부 다른 적절한 전도성 재료(들)이거나 이를 포함할 수 있다. SG 유전체층(204)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
CG 측벽 스페이서(130) 및 SG 측벽 스페이서(206)는 SG 라인(202)으로부터 CG 라인(110)을 각각 분리한다. CG 측벽 스페이서(130)는 CG 라인(110)의 측벽 상에 있고, SG 측벽 스페이서(206)는 CG 라인(110)과 마주보고 있는(face) SG 라인(202)의 측벽 상에 있다. 또한, 메인 측벽 스페이서(120)는 CG 라인(110)을 등지는(face away) SG 라인(202)의 측벽 상에 있다. SG 측벽 스페이서(206)는 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, CG 측벽 스페이서(130)는 ONO 막이거나 ONO 막을 포함하고, SG 측벽 스페이서(206)는 실리콘 산화물이거나 이를 포함하며, 메인 측벽 스페이서(120)는 실리콘 질화물이거나 이를 포함한다. 그러나, 다른 재료는 전술한 스페이서의 하나 또는 임의의 조합에 대해 가능하다(amendable).
실리사이드층(122)은, SG 라인(202)으로부터 SG 콘택 비아(도시되지 않음)로 전기적으로 결합시키면서 낮은 저항을 제공하도록 SG 라인(202) 상에 있다. 또한, 콘택 에칭 정지층(contact etch stop layer; CESL)(208)은 메인 측벽 스페이서(120) 및 소스 실리사이드층(122a) 상에 있고, 소스 콘택 비아(124a)는 CESL(208)을 관통해 소스 라인 와이어(210a)로부터 소스 실리사이드층(122a)으로 연장된다. 소스 라인 와이어(210a)는 상호 접속 유전체층(134) 내에 있고, 예를 들어, 금속 및/또는 일부 다른 적절한 전도성 재료(들)이거나 이를 포함할 수 있다. CESL(208)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다.
도 2b를 참조하면, CG 라인들(110) 사이의 메인 측벽 스페이서(120)가 플로팅 게이트(116) 및/또는 플로팅 게이트 유전체층(128)과 동일한 레벨에서 최하점(bottommost points)을 갖는, 도 2a의 소스 스트랩 셀(102)의 일부 대안적인 실시예의 단면도(200B)가 제공된다.
도 2c를 참조하면, SG 라인(202)이 트렌치 격리 구조물(112)의 측부에 있는, 도 2a의 소스 스트랩 셀(102)의 일부 대안적인 실시예의 단면도(200C)가 제공된다. 다시 말해서, SG 라인(202)은 트렌치 격리 구조물(112) 위에 놓이지 않는다.
도 2d를 참조하면, 공통 유전체 구조물(212)이 소스 스트랩 셀(102)의 구성 요소를 둘러싸고 이를 분리시키는, 도 2c의 소스 스트랩 셀(102)의 일부 대안적인 실시예의 단면도(200D)가 제공된다. 무엇보다도, 공통 유전체 구조물(212)은 플로팅 게이트(116), CG 라인(110), 실리사이드층(122), CESL(208), 측벽 스페이서(214) 및 게이트 유전체층(216)을 둘러싸고 이를 분리시킨다. 또한, 공통 유전체 구조물(212)은 소스 스트랩 셀(102)의 구성 요소를 규정한다. 무엇보다도, 공통 유전체 구조물(212)은 트렌치 격리 구조물(112) 및 플로팅 게이트 유전체층(128)을 규정한다. 공통 유전체 구조물(212)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 측벽 스페이서들(214) 및/또는 게이트 유전체층들(216)은 예를 들어, 실리콘 질화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다.
도 2d를 단순화하기 위해 라벨링되지(labeled) 않았지만, 공통 유전체 구조물(212) 및 측벽 스페이서(214)는 예를 들어, 도 2c의 CG 측벽 스페이서(130)를 집합적으로 규정할 수 있음을 이해해야 한다. 예를 들어, 공통 유전체 구조물(212) 및 측벽 스페이서(214)는 도 2c의 CG 측벽 스페이서(130)에 대응하는 ONO 막을 집합적으로 규정할 수 있다. 또한, 공통 유전체 구조물(212) 및 게이트 유전체층(216)은, 예를 들어, 도 2c의 CG 유전체층(126)을 집합적으로 규정할 수 있다. 예를 들어, 공통 유전체 구조물(212) 및 게이트 유전체층들(216)은 도 2c의 CG 유전체층들(126)에 대응하는 ONO 막들을 집합적으로 규정할 수 있다.
도 3a를 참조하면, 콘택 비아(124)가 각각 와이어(210)로부터 각각 실리사이드층(122)으로 연장되는, 도 1b의 소스 스트랩 셀(102)의 일부 실시예의 확대된 단면도(300A)가 제공된다. 또한, CESL(208)은 메인 측벽 스페이서(120) 상에 있고, 소스 콘택 비아(124a)는 CESL(208)을 관통해 연장된다. 와이어(210)는 상호 접속 유전체층(134) 내에 있으며, 예를 들어, 금속 및/또는 일부 다른 적절한 전도성 재료(들)이거나 이를 포함할 수 있다.
도 3b를 참조하면, 공통 유전체 구조물(212)이 소스 스트랩 셀(102)의 구성 요소를 둘러싸고 이를 분리시키는, 도 3a의 소스 스트랩 셀(102)의 일부 대안적인 실시예의 단면도(300B)가 제공된다. 무엇보다도, 공통 유전체 구조물(212)은 EG 라인(108), 실리사이드층(122), 메인 측벽 스페이서(120) 및 CESL(208)을 둘러싸고 이를 분리시킨다. 또한, 공통 유전체 구조물(212)은 소스 스트랩 셀(102)의 구성 요소를 규정한다. 무엇보다도, 공통 유전체 구조물(212)은 소스 유전체층(114)을 규정한다.
도 4를 참조하면, SG 라인(202)이 CG 라인(110) 및 EG 라인(108)과 평행하게 측방향으로 연장되는, 도 1c의 소스 스트랩 셀(102)의 일부 실시예의 확장된 상부 레이아웃(400)이 제공된다. 또한, SG 라인(202), CG 라인(110) 및 EG 라인(108)은 트렌치 격리 구조물(112) 및 활성 영역(104a)과 중첩되고, 트렌치 격리 구조물(112)은 활성 영역(104a)을 둘러싸고 경계를 정한다. 도 1a 및 도 2a 내지 2d의 단면도(100A, 200A 내지 200D) 중 임의의 하나는 예를 들어, 라인 A를 따라 취해질 수 있고 그리고/또는 도 1b, 도 3a 및 3b의 단면도(100B, 300A, 300B) 중 임의의 하나, 예를 들어, 라인 B를 따라 취해질 수 있다.
도 5를 참조하면, 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)을 포함하는 메모리 디바이스의 일부 실시예의 단면도(500)가 제공된다. 메모리 디바이스는 예를 들어, IC 칩 또는 일부 다른 적절한 반도체 구조물이거나 그 일부일 수 있다. 또한, 메모리 디바이스는 예를 들어, ESF3 메모리 디바이스 또는 일부 다른 적절한 스플릿 게이트 플래시 메모리 디바이스일 수 있다.
소스 스트랩 셀(102) 및 CG 스트랩 셀(502)은 트렌치 격리 구조물(112) 및 기판(104)의 활성 영역(104a) 위에 놓인다. 또한, 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)은, 평행하게 연장되는 소스 라인(106), EG 라인(108), CG 라인(110) 및 SG 라인(202)에 의해 부분적으로 규정된다(도 5의 단면도(500)에서 보이지 않음). 소스 스트랩 셀(102)은 도 2a에 도시되고 설명된 바와 같지만, 예를 들어, 대안적으로 도 1a 내지 1c, 2b 내지 2d, 3a, 3b 및 4의 임의의 하나 또는 조합으로 도시되고 설명된 바와 같을 수 있거나 대안적으로는 임의의 다른 적절한 소스 스트랩 셀일 수 있다.
소스 라인(106)은 CG 라인(110)의 제1 측부 상에서 CG 라인(110)과 각각 접하고, EG 라인(108)은, 소스 유전체층(114)에 의해 소스 라인(106)으로부터 이격된 상태로 소스 라인(106) 위에 각각 놓인다. 소스 스트랩 셀(102)의 소스 유전체층(114)이 부분적으로 제거되는 반면, CG 스트랩 셀(502)의 소스 유전체층(114)이 완성됨(complete)에 유의한다. 또한, SG 라인들(202)은 각각 CG 라인들(110)의 제2 측부들 상에서 CG 라인(110)과 접하고, CG 라인들(110)은 각각 플로팅 게이트들(116) 위에 놓인다. 소스 스트랩 셀(102)의 EG 라인(보이지 않음) 및 소스 스트랩 셀(102)의 소스 유전체층(114)은 소스 스트랩 셀(102)에서 제1 브레이크(118)를 가지며, CG 스트랩 셀(502)의 SG 라인(보이지 않음)은 CG 스트랩 셀(502)에서 제2 브레이크(504)를 갖는다.
이후에 보여지는 바와 같이, 소스 스트랩 셀(102)은 예를 들어, 소스 라인(106)을 개방하기 위한 개선된 방법에 의해 형성될 수 있다. 개선된 방법 동안, 제1 포토리소그래피/에칭 공정은 제1 브레이크(118)에서 소스 스트랩 셀(102)의 EG 라인을 클리어링하면서 동시에 제2 브레이크(504)에서 CG 스트랩 셀(502)의 SG 라인을 클리어링한다. 또한, 구체적으로 제1 브레이크(118)에서 소스 유전체층(114)을 z클리어링하기 위해 제2 포토리소그래피/에칭 공정을 사용하는 대신에, 개선된 방법은 제1 포토리소그래피/에칭 공정 동안 소스 스트랩 셀(102)의 소스 유전체층(114)을 박형화하고, 제1 브레이크(118)에서 실리사이드층(122)을 형성하는 동안 사용되는 RPD 층(도시되지 않음)을 패터닝하면서 소스 유전체층의 나머지 부분을 관통해 에칭한다. 이와 같이, 제1 포토리소그래피/에칭 공정이 확장된다.
제1 포토리소그래피/에칭 공정이 확장되고, 제1 포토리소그래피/에칭 공정이 CG 스트랩 셀(502)의 SG 라인(202)에 대해 수행되기 때문에, 제1 포토리소그래피/에칭 공정은 CG 스트랩 셀(502)에서 기판(104) 및 트렌치 격리 구조물(112) 내로 연장된다. 이는 결국, 기판(104)의 상부 표면으로부터 측정되는 깊이 D를 갖는 리세스(506)를 형성한다. 일부 실시예에서, 깊이(D)는 약 50 옹스트롬보다 크거나 약 100 옹스트롬보다 크고 그리고/또는 약 200 옹스트롬보다 작거나, 약 250 옹스트롬보다 작거나, 또는 약 300 옹스트롬보다 작다. 그러나 다른 적절한 값이 가능하다. 깊이(D)가 너무 크면 (예를 들어, 약 300 옹스트롬 또는 일부 다른 적절한 값보다 큼), 리세스(506)에 금속이 포획될(trapped) 수 있다. 이러한 포획된 금속은 공정 공구의 오염, 원하지 않는 전기적 단락 또는 기타 적절한 문제를 일으킬 수 있다. 깊이(D)가 너무 작은 경우 (예를 들어, 약 50 옹스트롬 일부 다른 적절한 값보다 작음), 소스 스트랩 셀(102)의 소스 유전체층(114)은 불충분하게 박형화될 수 있고 RPD 층의 패터닝은 소스 유전체층의 나머지 부분을 관통해 에칭하지 못할 수 있다. 이와 같이, 소스 스트랩 셀(102)의 콘택 비아(124)는 소스 스트랩 셀(102)의 소스 라인(106)에 전기적으로 결합되지 못할 수 있다.
도 5를 계속 참조하면, CG 라인(110)은 대응하는 CG 유전체층(126)에 의해 각각 트렌치 격리 구조물(112) 및 플로팅 게이트(116)로부터 분리된다. 또한, 플로팅 게이트(116)는 대응하는 플로팅 게이트 유전체층(128)에 의해 기판(104)으로부터 분리되고, SG 라인(202)은 대응하는 SG 유전체층(204)에 의해 기판(104)으로부터 분리된다. CG 라인(110)은 대응하는 CG 측벽 스페이서(130)에 의해 EG 라인(108) 및 SG 라인(202)으로부터 분리된다. CG 라인(110)은 대응하는 EG 터널 유전체층(132)에 의해 EG 라인(108)으로부터 추가로 분리되고, 대응하는 SG 측벽 스페이서(206)에 의해 SG 라인(202)으로부터 추가로 분리된다. CG 측벽 스페이서(130)는 CG 라인(110)의 측벽 상에 있고, EG 터널 유전체층(132)은 플로팅 게이트(116)의 측벽 및 EG 라인(108)의 측벽 상에 있고, SG 측벽 스페이서(206)는 SG 라인(202)의 측벽 상에 있다.
CESL(208)은 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)의 외부 측벽을 라이닝하고, 메인 측벽 스페이서(120)는 CESL(208)을 외부 측벽으로부터 각각 분리한다. 실리사이드층(122)은 소스 스트랩 셀(102)의 SG 라인(202), EG 라인(108) 및 소스 라인(106) 상에 각각 존재한다. 소스 라인 와이어(210a) 및 소스 콘택 비아(124a)는 소스 스트랩 셀(102)의 실리사이드층(122) 위에 놓이고, 소스 콘택 비아(124a)는 소스 라인 와이어(210a)로부터 소스 스트랩 셀(102)의 실리사이드층(122)으로 연장된다. 상호 접속 유전체층(134)은 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)을 덮는다. 또한, 상호 접속 유전체층(134)은 제1 및 제2 브레이크(118, 504)를 채우고 소스 라인 와이어(210a) 및 소스 콘택(124a)를 통해(124a) 둘러싼다.
도 6a 및 6b를 참조하면, 리세스(506)가 실질적으로 기판(104)에 의해 규정되고 트렌치 격리 구조물(112)이 CG 라인(110) 아래에 실질적으로 국한되어 있는, 도 5의 GC 스트랩 셀(502)의 일부 대안적인 실시예의 다양한 단면도(600A, 600B)가 제공된다. 도 6a에서, 트렌치 격리 구조물(112)은 제2 브레이크(504) 및 리세스(506)에 인접한다. 도 6b에서, 트렌치 격리 구조물(112)은 EG 라인(108)에 인접한다.
도 7을 참조하면, 도 5의 GC 스트랩 셀(502)의 일부 실시예의 상부 레이아웃(700)이 제공된다. 도 5의 GC 스트랩 셀(502)은 예를 들어, 라인 C를 따라 취해질 수 있지만, 다른 적절한 위치가 가능하다. 대안적인 실시예에서, 도 6a 및 6b 중 임의의 하나 내의 GC 스트랩 셀(502)은 예를 들어, 트렌치 격리 구조물(112)의 상부 레이아웃 및 활성 영역(104a)의 상부 레이아웃을 수정함으로써 라인 C를 따라 취해질 수 있다. CG 라인(110), EG 라인(108) 및 SG 라인(202)은 측방향으로 평행하게 연장되고 트렌치 격리 구조물(112) 및 활성 영역(104a)과 중첩된다. 또한, CG 라인들(110) 중 하나는 브레이크(504)에 패드(110p)를 갖고, 리세스(506)는 패드(110p)를 둘러싸며, 콘택 비아(124)가 패드(110p)로부터 연장되어 패드(110p)를 금속 라인(도시되지 않음)에 전기적으로 결합시킨다. 일부 실시예에서, 리세스(506)는 U자형 또는 C자형이다. 대안적 실시예에서, 리세스(506)는 일부 다른 적절한 형상을 갖는다.
도 8을 참조하면, 도 5의 소스 스트랩 셀(102) 및 도 5의 GC 스트랩 셀(502)이 배열되는, 메모리 어레이를 포함하는 메모리 디바이스의 일부 실시예의 개략적인 평면도(800)가 제공된다. 메모리 어레이는 복수의 행 및 복수의 열로 이루어진 복수의 셀을 포함한다. 행은 각각 Rx 내지 Rx +7로 라벨링되고 열은 각각 Cm 내지 Cm+2, Cn 내지 Cn +2, Co 내지 Co+2 및 Cp 내지 Cp +1로 라벨링된다. 행 및 열 레이블의 첨자는 해당 행 및 열 번호를 식별한다. 또한, x는 행 번호를 나타내는 정수 변수인 반면, m, n, o 및 p는 열 번호를 나타내는 정수 변수이다.
복수의 셀은 복수의 소스 스트랩 셀(102), 복수의 CG 스트랩 셀(502), 및 각각의 행을 따라 반복되는 복수의 메모리 셀(802)을 포함한다. 일부 실시예에서, 복수의 셀은 SG 스트랩 셀 및/또는 도시되지 않은 다른 유형의 스트랩 셀을 더 포함한다. 소스 스트랩 셀(102)은 소스 라인(도시되지 않음) 및 EG 라인(도시되지 않음)을 대응하는 소스 스트랩 라인(804) 및 대응하는 EG 스트랩 라인(806)에 전기적으로 결합한다. 이와 같이, 소스 스트랩 셀(102)은 예를 들어, 소스/소거 게이트(SEG) 스트랩 셀로도 알려져 있다. CG 스트랩 셀(502)은 CG 라인(도시되지 않음)을 대응하는 CG 스트랩 라인(808)에 전기적으로 결합한다. CG 라인, EG 라인 및 소스 라인은 행을 따라 연장되고 복수의 셀을 부분적으로 규정한다. 메모리 셀들(802)은 개별 비트들의 데이터를 저장하고, 예를 들어, ESF3 메모리 셀들, 스플릿 게이트 플래시 메모리 셀들, 또는 일부 다른 적절한 메모리 셀 들일 수 있다. 소스 스트랩 셀(102)은 예를 들어, 도 1a 내지 1c, 2a 내지 2d, 3a, 3b, 4 및 5 중 임의의 하나 또는 이들의 조합에서와 같은 수 있고, 그리고/또는 GC 스트랩 셀(502)은 예를 들어, 도 5, 6a, 6b 및 7 중 임의의 하나 또는 이들의 조합에서와 같을 수 있다.
상호 접속 구조물은 복수의 셀을 상호 접속하고 복수의 와이어(210) 및 복수의 비아(810)를 포함한다. 와이어(210) 및 비아(810)는 메모리 어레이 아래의 범례(legend)에만 라벨링된다는 점에 유의한다. 와이어(210)는 복수의 와이어 레벨로 그룹화되고 비아(810)는 복수의 비아 레벨로 그룹화된다. 메모리 디바이스를 단면으로 볼 때 레벨은 메모리 어레이 위의 고도(elevation)에 해당한다. 복수의 와이어 레벨은 제1 와이어 레벨(M1), 제2 와이어 레벨(M2), 제3 와이어 레벨(M3) 및 제4 와이어 레벨(M4)을 포함한다. 와이어 레벨은 와이어(210)의 두께에 의해 개략적으로 도시되며, 메모리 어레이 위의 고도는 와이어 두께에 따라 증가한다. 복수의 비아 레벨은 콘택 비아 레벨(CO)(예를 들어, 제로 비아 레벨), 제1 비아 레벨(V1), 제2 비아 레벨(V2), 및 제3 비아 레벨(V3)을 포함한다. 비아 레벨은 형상 및/또는 색상으로 개략적으로 도시된다. 예를 들어, 검은 원은 콘택 비아 레벨(CO)의 콘택 비아(124)에 대응하는 반면, 백색 정사각형은 제2 비아 레벨(V2)의 비아에 대응한다.
콘택 비아 레벨(Co)의 비아는 셀로부터 제1 와이어 레벨(M1)의 와이어로 연장되고, 제1 비아 레벨(V1)의 비아는 제1 와이어 레벨(M1)의 와이어로부터 제2 와이어 레벨(M2)의 와이어로 연장된다. 또한, 제2 비아 레벨(V2)의 비아는 제2 와이어 레벨(M2)의 와이어로부터 제3 와이어 레벨(M3)의 와이어로 연장되고, 제3 비아 레벨(V3)의 비아는 제3 와이어 레벨(M3)의 와이어로부터 제4 와이어 레벨(M4)의 와이어로 연장된다. 상이한 레벨의 비아가 직접 중첩되는 경우, 개재되는(intervening) 와이어가 도시되지 않는다.
복수의 와이어(210)는 제1 와이어 레벨(M1)에서 복수의 비트 라인(812), 복수의 소스 션트 와이어(source shunt wires; 814) 및 복수의 EG 션트 와이어(816)를 포함한다. 비트 라인들(812)은, 메모리 셀들(802)이 위치되는 열(예를 들어, 열 Cm, Cm+2, Cn +2, Co 등)을 따라 연장되고 콘택 비아 레벨(CO)의 비아를 통해 대응하는 열 내의 메모리 셀에 전기적으로 결합된다. 소스 및 EG 션트 와이어(814, 816)는, 소스 스트랩 셀(102)이 위치되고 콘택 비아 레벨(CO)의 콘택 비아를 통해 소스 스트랩 셀(102)에서 소스 라인(도시되지 않음) 및 EG(도시되지 않음)에 각각 전기적으로 결합되는, 열(예를 들어, 열 Cm+1 및 Co+1)을 따라 연장된다.
또한, 복수의 와이어(210)는 소스 스트랩 라인(804), EG 스트랩 라인(806) 및 CG 스트랩 라인(808)을 포함한다. 소스 및 EG 스트랩 라인(804, 806)은 제4 와이어 레벨(M4)에 있고, 제1, 제2 및 제3 비아 레벨(V1, V2 및 V3)의 비아를 통해 소스 및 EG 션트 와이어(814, 816)에 각각 전기적으로 결합된다. CG 스트랩 라인(808)은 제3 와이어 레벨(M3)에 있고 콘택 비아 레벨(CO) 및 제1 및 제2 비아 레벨(V1, V2)의 콘택 비아를 통해 CG 스트랩 셀(502)에서 대응하는 행의 CG 라인(도시되지 않음)에 전기적으로 결합된다.
도 8은 다양한 스트랩 라인 및 다양한 션트 와이어가 특정 와이어 레벨에 있는 것으로 도시되어 있지만, 대안적인 실시예에서 스트랩 라인의 일부 또는 전부 및/또는 션트 와이어의 일부 또는 전부는 상이한 와이어 레벨에 있을 수 있다. 예를 들어, 대안의 실시예에서 CG 스트랩 라인(808)은 제2 와이어 레벨(M2)에 있을 수 있다. 또 다른 예로서, 대안적인 실시예에서, EG 스트랩 라인(806)은 제4 와이어 레벨(M4)에 있을 수 있고 소스 스트랩 라인(804)은 제5 와이어 레벨(도시되지 않음)에 있을 수 있거나, 그 반대일 수 있다.
도 9를 참조하면, 도 8의 메모리 어레이의 일부의 일부 실시예의 상부 레이아웃(900)이 제공된다. 상부 레이아웃(900)은 예를 들어, 도 8의 박스 E 내에서 취해질 수 있지만, 다른 적절한 위치가 가능하다. 복수의 EG 라인(108), 복수의 CG 라인(110) 및 복수의 SG 라인(202)은 측방향으로 평행하게 연장되고 복수의 셀을 복수의 행 및 복수의 열로 부분적으로 규정한다. 행은 각각 Ry 내지 Ry +3으로 라벨링되고 열은 각각 Cq 내지 Cq +7로 라벨링된다. 행 및 열 레이블의 첨자는 대응하는 행 및 열 번호를 식별한다. 또한, y는 행 번호를 나타내는 정수 변수이고 q는 열 번호를 나타내는 정수 변수이다.
복수의 셀은 복수의 소스 스트랩 셀(102), 복수의 CG 스트랩 셀(502) 및 복수의 메모리 셀(802)을 포함한다. 복수의 셀은 활성 영역(104a) 및 활성 영역(104a)을 둘러싸고 경계를 정하는 트렌치 격리 구조물(112)과 중첩된다. 또한, 복수의 셀은 대응하는 콘택 비아(124)를 통해 대응하는 와이어(도시되지 않음; 예를 들어, 도 8 참조)에 전기적으로 결합된다. 소스 스트랩 셀(102)은 예를 들어, 도 1a 내지 1c, 2a 내지 2d, 3a, 3B, 4 및 5 중 임의의 하나 또는 이들의 조합에서와 같을 수 있다. 도 1a 및 도 2a 내지 2d 중 임의의 하나는 예를 들어, 라인 A를 따라 취해질 수 있고 그리고/또는 도 1b, 3a 및 3b 중 임의의 하나는 예를 들어, 라인 B를 따라 취해질 수 있다. 또한, 도 5의 소스 스트랩 셀(102)은 예를 들어, 라인 A를 따라 취해질 수 있다. CG 스트랩 셀(502)은 예를 들어, 도 5, 6a, 6b 및 7 중 임의의 하나 또는 이들의 조합에서와 같을 수 있고 그리고/또는 도 6a 및 6b 중 임의의 하나가 예를 들어, 라인 C를 따라 취해질 수 있다. 또한, 도 5의 CG 스트랩 셀(502)은 예를 들어, 라인 C를 따라 취해질 수 있다.
도 10 내지 13 및 16 내지 24를 참조하면, 본 개시 내용의 양상에 따라 소스 스트랩 셀 및 CG 스트랩 셀을 포함하는 메모리 디바이스를 형성하기 위한 방법의 일부 실시예의 일련의 단면도(1000 내지 1300, 1600 내지 2400)가 제공된다. 이 방법은 도 5의 메모리 디바이스를 형성하는데 이용되지만, 예를 들면, 대안적으로 도 1a 내지 1c, 2a 내지 2d, 3a, 3B, 4, 6a, 6b, 및 7 내지 9 중 임의의 하나 또는 이들의 조합으로 메모리 디바이스를 형성하거나 일부 다른 적절한 메모리 디바이스를 형성하는데 사용될 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)은 트렌치 격리 구조물(112) 및 기판(104)의 활성 영역(104a) 상에 부분적으로 형성된다. 트렌치 격리 구조물(112)은 활성 영역(104a)을 둘러싸고 경계를 정한다. 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)은, 평행하게 연장되는 (단면도(1000)에서 보이지 않음) 소스 라인(106), EG 라인(108), CG 라인(110) 및 SG 라인(202)에 의해 부분적으로 규정된다. 일부 실시예에서, 소스 스트랩 셀(102)은, 콘택 비아(124) 및 브레이크(118)를 빼고 도 4에서의 상부 레이아웃을 가져서, 소스 스트랩 셀(102)의 EG 라인(108)이 연속적이게 된다. 일부 실시예에서, CG 스트랩 셀(502)은 콘택 비아(124) 및 브레이크(504)를 빼고 도 7에서의 상부 레이아웃을 가져서, CG 스트랩 셀(502)의 SG 라인(202)이 연속적이게 된다. 그러나, 다른 적합한 상부 레이아웃이 소스 스트랩 셀(102) 및/또는 CG 스트랩 셀(502)에 대해 가능하다.
SG 라인들(202)은 각각 CG 라인들(110)의 제1 측부 상에서 CG 라인들(110)과 접하고, CG 라인들(110)은 각각 플로팅 게이트들(116) 위에 놓인다. 또한, 소스 라인(106)은 CG 라인(110)의 제2 측부 상에서 CG 라인(110)과 각각 접하고, EG 라인(108)은 소스 라인(106)으로부터 소스 유전체층(114)에 의해 이격된 상태로 소스 라인(106) 위에 각각 놓이게 된다. 소스 유전체층(114)은 볼(ball) 또는 타원형 단면 프로파일을 갖지만, 다른 프로파일도 가능하다. 일부 실시예에서, 소스 유전체층(114)의 개별 높이(Hd)는 약 300 내지 500 옹스트롬, 약 300 내지 400 옹스트롬, 약 400 내지 500 옹스트롬 또는 일부 다른 적절한 값이다. 일부 실시예에서, 소스 유전체층(114)의 개별 폭(Wd)은 약 500 내지 1000 옹스트롬, 약 500 내지 650 옹스트롬, 약 650 내지 800 옹스트롬 또는 일부 다른 적절한 값이다.
CG 라인(110)은 대응하는 CG 유전체층(126)에 의해 트렌치 격리 구조물(112) 및 플로팅 게이트(116)로부터 분리되고, 플로팅 게이트(116)는 대응하는 플로팅 게이트 유전체층(128)에 의해 기판(104)으로부터 분리된다. 또한, SG 라인(202)은 대응하는 SG 유전체층(204)에 의해 기판(104)으로부터 분리된다. CG 라인(110)은 대응하는 CG 측벽 스페이서(130)에 의해 EG 라인(108) 및 SG 라인(202)으로부터 분리된다. CG 라인(110)은 대응하는 EG 터널 유전체층(132)에 의해 EG 라인(108)으로부터 추가로 분리되고, 대응하는 SG 측벽 스페이서(206)에 의해 SG 라인(202)으로부터 추가로 분리된다.
CG 하드 마스크(1002)는 각각 CG 라인(110)을 덮고, SG 하드 마스크(1004)는 각각 SG 라인(202)을 덮는다. 또한, EG 하드 마스크(1006)는 각각 EG 라인(108)을 덮는다. EG 하드 마스크(1006) 및/또는 SG 하드 마스크(1004)는 예를 들어, 실리콘 질화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. CG(208) 하드 마스크(1002)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 도시된 바와 같이, CG 하드 마스크(1002)는 질화물-산화물-질화물(nitride-oxide-nitride; NON) 막이거나 이를 포함한다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)을 부분적으로 덮는 제1 마스크(1102)가 형성된다. 일부 실시예에서, 제1 마스크(1102)는 포토레지스트 및/또는 일부 다른 적절한 마스크 재료(들)이거나 이를 포함한다. 또한, 일부 실시예에서, 제1 마스크(1102)는 포토리소그래피 및/또는 제1 마스크(1102)를 형성하기 위한 일부 다른 적절한 공정(들)에 의해 형성된다.
또한, 도 11의 단면도(1100)에 의해 도시된 바와 같이, CG 스트랩 셀들(502) 사이의 간극(예를 들어, 도 10을 참조함)을 채우는 희생층(1104)이 형성된다. 희생층(1104)은 예를 들어, 바닥 반사 방지 코팅(bottom antireflective coating; BARC) 및/또는 일부 다른 적절한 희생 물질(들)이거나 이를 포함할 수 있다. 일부 실시예들에서, 희생층(1104)은 중력 하에서 유동적이고 자체 수평인(self-level) 재료로 형성되어, 희생층(1104)의 상부 표면은 평평하거나 실질적으로 평평하다. 희생층(1104)을 형성하기 위한 공정은, 예를 들어, 스핀 온 코팅에 의해 희생층(1104)을 퇴적하고, 이어서 희생층(1104)의 상부 표면이 CG 하드마스크(1002)의 상부 표면과 거의 수평이 될(even) 때까지 희생층(1104)을 에칭백하는 단계를 포함할 수 있다. 그러나, 희생층(1104)을 형성하기 위해 다른 적절한 공정이 가능하다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 제1 에칭이 제1 마스크(1102)를 제자리에 두고 소스 및 CG 스트랩 셀(102, 502) 내로 수행된다. 제1 에칭은, 예를 들어, 이방성 에칭, 건식 에칭, 일부 다른 적절한 유형의 에칭, 또는 전술한 것의 임의의 조합을 포함하거나 이에 의해 수행될 수 있다.
제1 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)에서 정지하고 CG 스트랩 셀들(502) 사이의 기판(104)의 일부 상에서 추가로 정지한다. 또한, 일부 실시예에서, 제1 에칭은 CG 스트랩 셀들(502) 사이의 트렌치 격리 구조물(112)의 일부 상에서 정지한다. 일부 실시예에서, 소스 유전체층(114) 및 트렌치 격리 구조물(112)은 실리콘 산화물이거나 이를 포함하고 그리고/또는 동일한 재료이거나 이를 포함한다. 일부 실시예에서, 제1 에칭에 의해 사용된 에천트는, 소스 유전체층(114)의 재료 및/또는 기판(104)의 재료에 비해 EG 및 SG 라인(108, 202)의 재료에 대해 높은 선택성(예를 들어, 높은 에칭 속도)을 갖는다.
제1 에칭은: 1) 소스 스트랩 셀(102)의 EG 라인(108)을 관통한 제1 개구(1202)(예를 들어, 도 11 참조); 및 2) CG 스트랩 셀(502)의 SG 라인(202)을 관통한 제2 개구(1204)(예를 들어, 도 11을 참조함)를 형성한다. 또한, 제1 에칭은 희생층(1104)을 완전히 또는 실질적으로 제거하고(예컨대, 도 11 참조), 제1 및 제2 개구(1202, 1204)에서 유전체층의 일부를 부분적으로 제거한다. 예를 들어, CG 스트랩 셀(502)의 SG 측벽 스페이서(206)는 박형화되거나 부분적으로 제거된다.
희생층(1104)은 CG 스트랩 셀들(502) 사이에서 기판(104)을 보호하여, 기판(104)이 제1 에칭의 전체 지속 시간 동안 에천트에 노출되지 않게 된다. 기판(104)이 에천트에 노출되면, 금속을 포획할 수 있는 깊은 리세스가 형성될 수 있다. 이러한 포획된 금속은 제거하기가 어렵기 때문에 공정 공구의 오염, 원하지 않는 전기적 단락 또는 기타 적절한 문제를 야기할 수 있다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 제2 에칭은 제1 마스크(1102)를 제자리에 두고 수행된다. 제2 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114) 및 CG 스트랩 셀(502) 사이에서 기판(104)의 노출된 부분 내로 수행된다. 일부 실시예에서, 제2 에칭은 또한 CG 스트랩 셀들(502) 사이의 트렌치 격리 구조물(112)의 노출된 부분 내로 수행된다. 일부 실시예에서, 제2 에칭에 의해 채용된 에천트는 제1 에칭에 의해 채용된 에천트와 상이하고 그리고/또는 주변 구조물에 비해 소스 유전체층(114)의 재료 및/또는 기판(104)의 재료에 대해 높은 선택성(예를 들어, 높은 에칭 속도)을 갖는다. 제1 에칭에서와 같이, 제2 에칭은, 예를 들어, 이방성 에칭, 건식 에칭, 일부 다른 적절한 유형의 에칭, 또는 전술한 것의 임의의 조합을 포함하거나 이에 의해 수행될 수 있다.
일부 실시예들에서, 제1 및 제2 에칭들은 현장에서(in situ) 수행된다. 다시 말해서, 제1 및 제2 에칭은 공통 공정 챔버 내에서 수행되어, 기판(104)은 제1 에칭의 시작부터 제2 에칭의 끝까지 연속적으로 공통 공정 챔버 내에 있다. 대안적인 실시예에서, 제1 및 제2 실시예는 상이한 공정 챔버에서 수행된다.
제2 에칭은 CG 하드 마스크(1002)의 노출된 부분을 박형화한다. CG 하드 마스크(1002)가 NON 막이거나 이를 포함하는 일부 실시예에서, 제2 에칭은 NON 막의 하부 질화물층에 도달하기 전에 NON 막의 산화물층 상에서 정지한다. 제2 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)을 박형화한다. 따라서, 소스 스트랩 셀(102)의 소스 유전체층(114)은 박형화 이전보다 작은 높이(Hd)를 갖는다. 또한, 제2 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)을 평탄화하여 소스 유전체층의 상부 표면이 제2 에칭 이전보다 평평하다. 예를 들어, 상부 표면 상의 최고점과 상부 표면 상의 최저점 사이의 차이는 제2 에칭 이전보다 작을 수 있다. 제2 에칭은 CG 스트랩 셀들(502) 사이에 리세스(506)를 형성하기 위해 기판(104) 및 트렌치 격리 구조물(112) 내로 연장된다. 리세스(506)는 기판(104)의 상부 표면으로부터 측정되는 깊이(D)를 가지며, 예를 들어, 도 7에서 상부 레이아웃을 가질 수 있다. 예를 들어, 리세스(506)는 C자형 또는 U자형 상부 레이아웃을 가질 수 있다. 그러나, 다른 적합한 상부 레이아웃이 가능하다.
일부 실시예에서, 높이(Hd)는 제2 에칭 전에 약 300 옹스트롬 내지 500 옹스트롬, 약 300 옹스트롬 내지 400 옹스트롬, 약 400 옹스트롬 내지 500 옹스트롬, 또는 일부 다른 적절한 값이고 그리고/또는 에칭 후에 약 100 옹스트롬 내지 200 옹스트롬, 약 100 옹스트롬 내지 150 옹스트롬, 약 150 옹스트롬 내지 200 옹스트롬, 또는 일부 다른 적절한 값이다. 제2 에칭 후의 높이(Hd)가 너무 작으면(예를 들어, 약 100 옹스트롬 또는 일부 다른 적절한 값보다 작음), 깊이(D)가 너무 클 수 있다. 아래에서 논의되는 바와 같이, 이것은 포획된 금속을 야기할 수 있다. 제2 에칭 후의 높이(Hd)가 너무 큰 경우(예를 들어, 약 200 옹스트롬 또는 일부 다른 적절한 값보다 큼), 후속적으로 설명되는 RPD 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)을 관통해 제1 개구(1202)를 연장하지 못할 수 있다. 이는 결국 소스 스트랩 셀(102)의 소스 유전체층(114) 상에 실리사이드 및/또는 콘택 비아를 형성하기 위한 공정 윈도우를 열화시킬(degrade) 수 있다.
일부 실시예에서, 깊이(D)는 약 50 옹스트롬보다 크거나 약 100 옹스트롬보다 크고 그리고/또는 약 200 옹스트롬보다 작거나, 약 250 옹스트롬보다 작거나, 또는 약 300 옹스트롬보다 작다. 그러나 다른 적절한 값이 가능하다. 깊이(D)가 너무 크면(예를 들어, 약 300 옹스트롬 또는 일부 다른 적절한 값보다 큼), 리세스(506)에 금속이 포획될 수 있다. 이러한 포획된 금속은 공정 공구의 오염, 원하지 않는 전기적 단락 또는 기타 적절한 문제를 야기할 수 있다. 깊이(D)가 너무 작으면(예를 들어, 약 50 옹스트롬 또는 일부 다른 적절한 값보다 작음), 소스 스트랩 셀(102)의 소스 유전체층(114)이 제1 개구(1202)에서 불충분하게 박형화될 수 있고 높이(Hd)가 너무 클 수 있다(위의 설명 참조).
도 14a 및 14b를 참조하면, 도 13의 소스 스트랩 셀(102)의 일부 대안적인 실시예의 단면도(1400A, 1400B)가 제공된다. 도 14a에서, 기판(104)의 활성 영역(104a)과 트렌치 격리 구조물(112)은 상이한 레이아웃을 가지므로, SG 라인(202)은 실질적으로 트렌치 격리 구조물(112)의 측부에 있다. 도 14b에서, 공통 유전체 구조물(212)은 소스 스트랩 셀(102)의 구성 요소를 둘러싸고 이를 분리시킨다. 무엇보다도, 공통 유전체 구조물(212)은 플로팅 게이트(116), CG 라인(110), 측벽 스페이서(214), 게이트 유전체층(216) 및 하드 마스크(1402)를 둘러싸고 이를 분리시킨다. 또한, 공통 유전체 구조물(212)은 소스 스트랩 셀(102)의 구성 요소를 규정한다. 무엇보다도, 공통 유전체 구조물(212)은 소스 유전체층(114) 및 트렌치 격리 구조물(112)을 규정한다. 하드 마스크(1402)는 예를 들어, 실리콘 질화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
도 15a 및 15b를 참조하면, 도 13의 소스 스트랩 셀(102)의 일부 실시예의 단면도(1500A, 1500B)는 도 13의 단면도(1300)의 방향과는 직교하는 방향으로 제공된다. 예를 들어, 도 15a 및 도 15b는 예를 들어, X 방향일 수 있고 도 13은 Y 방향일 수 있다. 도 15a에서, EG 라인(108)은 EG 하드 마스크(1006)에 비해 리세스되고 소스 유전체층(114)은 EG 하드 마스크(1006) 및 제1 마스크(1102)에 의해 덮이지 않은 곳에서 함몰된다(indented). 도 15b에서, 모서리는 더 둥글고 표면이 덜 직선적이다.
일부 실시예에서, 도 15a 및 15b의 소스 스트랩 셀(102)은 도 1c, 4 및 9 중 임의의 하나 또는 이들의 조합에서 라인 B를 따라 취해지는 반면, 도 13의 소스 스트랩 셀(102)은 도 1c, 4 및 9 중 임의의 하나 또는 이들의 조합에서 라인 A를 따라 취해진다. 또한, 일부 실시예에서, 도 15a 및 도 15b의 단면도(1500A, 1500B)는 대안적으로 도 13 대신 도 14a 및/또는 도 14b에 대응한다.
도 10 내지 13 및 16 내지 24 및 이에 의해 도시된 일련의 단면도(1000 내지 1300, 1600 내지 2400)을 다시 참조하면, 제1 마스크(1102)(예를 들어, 도 13 참조)는 도 16의 단면도(1600)에서 제거된다. 이 제거는 예를 들어, 플라즈마 애싱 및/또는 다른 적절한 제거 공정에 의해 수행될 수 있다.
또한, 도 16의 단면도(1600)에 의해 도시된 바와 같이, 소스 및 CG 스트랩 셀(102, 502)은 박형화되고 그 상부 표면은 대략 균일할 때까지 평탄화된다. 이것은 SG 하드 마스크(1004), CG 하드 마스크(1002), 및 EG 하드 마스크(1006)를 박형화하고 하드 마스크의 상부 표면을 평탄화하는 것을 포함한다. 일부 실시예에서, 박형화 및 평탄화를 수행하기 위한 공정은: 1) 소스 및 CG 스트랩 셀(102, 502)을 덮는 희생층을 퇴적하는 단계; 2) 소스 및 CG 스트랩 셀(102, 502)과 평행하게 희생층을 에칭백하는 단계; 및 3) 희생층을 제거하는 단계를 포함한다. 그러나 다른 공정도 가능하다. 희생층은 평평하거나 실질적으로 평평한 상부 표면을 가지며, 예를 들어, BARC 및/또는 일부 다른 적절한 희생 재료(들)이거나 이를 포함할 수 있다. 일부 실시예에서, 희생층은 중력 하에서 자체 수평인 유동성 재료로 형성되어 희생층의 상부 표면은 평평하거나 실질적으로 평평하다. 희생층을 형성하기 위한 공정은 예를 들어, 스핀 온 코팅에 의해 희생층을 퇴적시키는 단계를 포함할 수 있다. 그러나 다른 공정도 가능하다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 메인 측벽 스페이서(120)는 제1 및 제2 개구(1202, 1204)에서 소스 및 CG 스트랩 셀(102, 502)의 외부 측벽 및 소스 및 CG 스트랩 셀(102, 502)의 라이닝 측벽 상에 형성된다. 일부 실시예에서, 메인 측벽 스페이서(120)를 형성하기 위한 공정은: 1) 소스 및 CG 스트랩 셀(102, 502)을 덮고 소스 및 CG 스트랩 셀의 측벽을 라이닝하면서 스페이서층을 퇴적하는 단계; 및 2) 수평 세그먼트를 제거하지만 수직 세그먼트는 제거하지 않도록 스페이서층 내로 에칭백을 수행하는 단계를 포함한다. 그러나 다른 공정도 가능하다.
소스 스트랩 셀(102)의 소스 유전체층(114)은 제1 개구(1202)에서만 박형화되기 때문에, 제1 개구(1202) 내의 메인 측벽 스페이서(120)는 소스 유전체층 위에 놓인다. 일부 실시예에서, 제1 개구(1202) 내의 메인 측벽 스페이서(120)는 기판(104)의 최고점 위로 상승된 바닥면을 갖는다. 또한, 일부 실시예에서, 제1 개구(1202) 내의 메인 측벽 스페이서(120)는, 플로팅 게이트(116)의 바닥면 위로 각각 상승되고 그리고/또는 플로팅 게이트(116)의 상부면에 대해 각각 리세스된 바닥면을 갖는다. 제1 개구(1202) 내의 메인 측벽 스페이서(120)가 소스 스트랩 셀(102)의 소스 유전체층(114) 위에 놓이기 때문에, 메인 측벽 스페이서는, 제1 개구(1202)가 형성 전에 소스 유전체층을 관통해 연장되는 경우 그렇지 않았을 높이보다 작은 높이(Hs1)를 갖는다.
리세스(506)가 CG 스트랩 셀들(502) 사이의 기판(104) 및 트렌치 격리 구조물(112) 내로 연장되기 때문에, CG 스트랩 셀(502) 사이의 메인 측벽 스페이서(120)는 또한 기판(104) 및 트렌치 격리 구조물(112) 내로 연장된다. CG 스트랩 셀들(502) 사이의 메인 측벽 스페이서(120)가 기판(104)과 트렌치 격리 구조물(112) 내로 연장되기 때문에, 메인 측벽 스페이서는 리세스(506)가 존재하지 않을 경우 그렇지 않았을 높이보다 큰 높이(Hs2)를 갖는다. 전술한 바와 같이, 제2 에칭이 제1 마스크(1102)를 사용하기 때문에 리세스(506)가 발생한다(예를 들어, 도 13 참조).
도 18의 단면도(1800)에 의해 도시된 바와 같이, 레지스트 보호 유전체(RPD) 층(1802)은 소스 및 CG 스트랩 셀(102, 502)과 더 나아가 메인 측벽 스페이서(120)의 라이닝 측벽을 덮으면서 퇴적된다. RPD 층(1802)은 예를 들어, 실리콘 산화물이거나 이를 포함할 수 있으며, 따라서 예를 들어, RPO 층일 수도 있다. 대안적으로, RPD 층(1802)은 예를 들어, 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 제2 마스크(1902)가 RDP 층(1802) 상에 형성된다. 제2 마스크(1902)는 소스 스트랩 셀(102)의 소스 라인(106) 위에 있는 개구를 가지며 형성된다. 보이지 않지만, 제2 마스크(1902)는 예를 들어, 추가 개구를 포함할 수도 있다. 제2 마스크(1902)의 개구는 예를 들어, 후속적으로 형성되는 실리사이드를 위한 실리사이드 패턴을 규정할 수 있다. 일부 실시예에서, 제2 마스크(1902)는 포토레지스트 및/또는 일부 다른 적절한 마스크 재료(들)이거나 이를 포함한다. 또한, 일부 실시예에서, 제2 마스크(1902)는 포토리소그래피 및/또는 제2 마스크(1902)를 형성하기 위한 일부 다른 적절한 공정(들)에 의해 형성된다.
또한, 도 19의 단면도(1900)에 의해 도시된 바와 같이, 제2 마스크(1902)를 제자리에 두고 소스 스트랩 셀(102)의 RPD 층(1802) 및 소스 유전체층(114) 내로 제3 에칭이 수행된다. 제3 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)을 관통해 제1 개구(1202)를 연장시켜 소스 스트랩 셀(102)의 소스 라인(106)을 노출시킨다. 제3 에칭은, 예를 들어, 이방성 에칭, 건식 에칭, 일부 다른 적절한 유형의 에칭, 또는 전술한 것의 임의의 조합을 포함하거나 이에 의해 수행될 수 있다. 일부 실시예들에서, RPD 층(1802)과, 소스 스트랩 셀(102)의 소스 유전체층(114)은 동일한 유전체 재료이거나 이를 포함하여, 제3 에칭은 단일 에천트를 사용한다.
위에서 볼 수 있는 바와 같이, 제2 에칭(예를 들어, 도 13 참조)은 제1 개구(1202)에서 소스 스트랩 셀(102)의 소스 유전체층(114)을 박형화한 다음, 제3 에칭은 소스 유전체층을 관통해 에칭하여 소스 스트랩 층(102)의 소스 라인(106)으로 제1 개구(1202)를 연장시킨다. 제2 에칭은 제1 에칭(예를 들어, 도 12 참조)의 제1 마스크(1102)(예를 들어, 도 13 참조)를 사용하고, 제3 에칭은 제2 마스크(1902)(예를 들어, 도 19 참조)를 사용한다. 소스 스트랩 셀(102)의 소스 라인(106)을 노출시키기 위한 이러한 2-단계 공정은, 제1 및 제2 마스크(1102, 1902)와는 상이한 제3 마스크를 사용해 단일 포토리소그래피/에칭 공정에 의해 소스 라인을 노출시키는 단일-단계 공정과 대조될 것이다.
본 개시 내용은 단일 단계 공정 대신에 2-단계 공정을 사용하기 때문에, 본 방법은 그렇지 않았으면 사용했을 마스크보다 하나 더 적은 포토마스크를 사용할 수 있다. 포토마스크를 형성하는 데 비용이 많이 들고 포토리소그래피 공정 도구를 사용하는 데 비용이 많이 들기 때문에, 하나 더 적은 포토마스크는 실질적인 비용 절약이다. 또한, 하나 더 적은 포토마스크가 사용될 수 있기 때문에, 소스 스트랩 셀(102)의 소스 라인(106) 상의 잘못된(errant) 포토레지스트의 위험이 감소된다. 이는 소스 스트랩 셀(102)의 소스 라인(106) 상에 실리사이드 및/또는 콘택 비아를 형성하기 위한 공정 윈도우를 확대시킨다(예를 들어, 공정을 보다 탄력적으로 만든다). 소스 스트랩 셀(102)의 소스 라인(106) 상의 스컴이 너무 많으면 소스 라인 상에 실리사이드층이 완전히 형성되는 것을 방지할 수 있어서, 실리사이드층이 작을 수 있다. 작은 실리사이드층은 콘택 비아가 실리사이드층 상에 완전히 랜딩할 가능성을 감소시킬 수 있고, 따라서 콘택 비아로부터 소스 라인으로 높은 저항을 초래할 수 있다. 이 높은 저항은 결국, 메모리 디바이스의 동작 파라미터를 사양에서 벗어나게 하고 그리고/또는 낮은 수율로 이어질 수 있다.
위에서 언급한 바와 같이, 제2 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)을 박형화하여, 에칭 후에 높이 Hd(예를 들어, 도 13을 참조함)는 약 100 옹스트롬 내지 200 옹스트롬, 약 100 옹스트롬 내지 150 옹스트롬, 약 150 옹스트롬 내지 200 옹스트롬, 또는 일부 다른 적절한 값이다. 높이(Hd)가 너무 큰 경우(예를 들어, 약 200 옹스트롬 또는 일부 다른 적절한 값보다 큼), 제3 에칭은 기판(104)의 다른 곳에서 구조물(도시되지 않음)에 대한 손상 없이 소스 스트랩 셀(102)의 소스 유전체층(114)을 관통해 제1 개구(1202)를 연장시키지 못할 수 있다. 예를 들어, 제3 에칭은 기판(104) 상의 다른 곳에서 소스/드레인 영역(도시되지 않음)을 노출시키기 위해 사용될 수도 있다. 소스/드레인 영역은 소스/드레인 유전체층에 의해 덮이지 않을 수 있고, 그 대신에, RDP 층(1802)에 의해서만 덮일 수 있다. 이와 같이, 소스 스트랩 셀(102)의 소스 유전체층(114)을 관통해 제3 에칭을 연장하는 것은 제3 에칭 동안 에천트에 대한 소스/드레인 영역의 노출을 증가시킬 수 있다. 이러한 증가된 노출은 결국, 소스/드레인 영역을 손상시킬 수 있다. 높이(Hd)가 너무 크면, 손상이 커져 동작 파라미터를 사양에서 벗어나게 할 수 있다.
도 20의 단면도(2000)에 의해 도시된 바와 같이, 제2 마스크(1902)(예를 들어, 도 19 참조)가 제거되고 소스 실리사이드층(122a)이 소스 스트랩 셀(102)의 소스 라인(106) 상에 형성된다. 이 제거는 예를 들어, 플라즈마 애싱 및/또는 일부 다른 적절한 제거 공정에 의해 수행될 수 있다. 소스 실리사이드층(122a)은, RPD 층(1802)에 의해 덮이지 않은 실리콘 반도체 영역 상에 실리사이드를 형성하지만 RPD 층(1802)에 의해 덮이는 실리콘 반도체 영역 상에서는 실리사이드를 형성하지 않는 공정에 의해 형성된다. 공정은 예를 들어, 살리사이드 공정 또는 실리사이드를 형성하기 위한 일부 다른 적절한 공정일 수 있다.
도 21의 단면도(2100)에 의해 도시된 바와 같이, RPD 층(1802)(예컨대, 도 20 참조)이 제거된다. 이 제거는 예를 들어, 에칭 공정 또는 일부 다른 적절한 에칭 공정에 의해 수행될 수 있다.
또한, 도 21의 단면도(2100)에 의해 도시된 바와 같이, CG 하드 마스크(1002), SG 하드 마스크(1004) 및 EG 하드 마스크(1006)가 제거된다. 일부 실시예에서, 제거를 수행하기 위한 공정은: 1) 소스 및 CG 스트랩 셀(102, 502)을 덮는 희생층을 퇴적하는 단계; 2) 소스 및 CG 스트랩 셀(102, 502)과 평행하게 희생층을 에칭백하는 단계; 및 3) 희생층을 제거하는 단계를 포함한다. 그러나 다른 공정도 가능하다. 희생층은 예를 들어, BARC 및/또는 일부 다른 적절한 희생 재료(들)이거나 이를 포함할 수 있다. 일부 실시예에서, 희생층은 중력 하에서 자체 수평인 유동성 재료로 형성되어 희생층의 상부 표면은 평평하거나 실질적으로 평평하다. 희생층을 형성하기 위한 공정은 예를 들어, 스핀 온 코팅 또는 일부 다른 적절한 공정에 의해 희생층을 퇴적하는 단계를 포함할 수 있다.
도 22의 단면도(2200)에 의해 도시된 바와 같이, 소스 및 CG 스트랩 셀(102, 502)을 덮고 제1 및 제2 개구(1202, 1204)를 추가로 채우며(예를 들어, 도 21 참조) CESL(208) 및 제1 상호 접속 유전체층(134a)이 퇴적된다. 제1 상호 접속 유전체층(134a)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다.
도 23의 단면도(2300)에 의해 도시된 바와 같이, 평탄화가 CESL(208) 및 제1 상호 접속 유전체층(134a) 내로 수행된다. 평탄화는, CESL(208) 및 제1 상호 접속 유전체층(134a)의 각각의 상부 표면이 SG 라인(202), CG 라인(110) 및 EG 라인(108)의 각각의 상부 표면과 거의 수평이 될 때까지 지속된다. 평탄화는 예를 들어, 화학 기계적 연마 또는 일부 다른 적절한 평탄화 공정에 의해 수행될 수 있다.
또한, 도 23의 단면도(2300)에 의해 도시된 바와 같이, CG/EG 실리사이드층(122b)은 CG 라인(110) 및 EG 라인(108) 상에 형성된다. CG/EG 실리사이드층(122b)은 예를 들어, 살리사이드 공정 또는 일부 다른 적절한 공정에 의해 형성될 수 있다.
도 24의 단면도(2400)에 의해 도시된 바와 같이, 소스 및 CG 스트랩 셀(102, 502), 및 제1 상호 접속 유전체층(134a) 위에 제2 상호 접속 유전체층(134b)이 형성된다. 제2 상호 접속 유전체층(134b)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다.
또한, 도 24의 단면도(2400)에 의해 도시된 바와 같이, 와이어(210a) 및 콘택 비아(124a)가 제1 및 제2 상호 접속 유전체층(134a, 134b)에 형성된다. 콘택 비아(124)는 와이어(210a)로부터 제1 및 제2 상호 접속 유전체층(134a, 134b) 및 CESL(208)을 관통해 소스 실리사이드층(122a)으로 연장된다. CESL(208)은 예를 들어, 콘택 비아(124)를 형성하는 동안 에칭 정지부로서 기능할 수 있다.
도 10 내지 13 및 16 내지 24는 방법의 다양한 실시예를 참조해서 설명되지만, 도 10 내지 13 및 16 내지 24에 도시된 구조물은 이 방법에 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있다는 것이 인식될 것이다. 도 10 내지 13 및 16 내지 24는 일련의 동작으로 설명되었지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 10 내지 13 및 16 내지 24는 특정 동작 세트로서 도시하고 설명하지만, 도시되고 그리고/또는 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되고 그리고/또는 설명되지 않은 동작들이 다른 실시예들에 포함될 수 있다.
도 25를 참조하면, 도 10 내지 13 및 16 내지 24의 방법의 일부 실시예의 블록도(2500)가 제공된다.
단계(2502)에서, 소스 스트랩 셀이 부분적으로 형성되고, 소스 스트랩 셀은 소스 라인 및 소스 라인 위에 있는 EG 라인에 의해 규정된다. 예를 들어, 도 10이 참조된다.
단계(2504)에서, 한 쌍의 CG 스트랩 셀이 부분적으로 형성되며, 여기서 CG 스트랩 셀은 CG 라인 및 SG 라인에 의해 각각 규정되고, SG 라인은 CG 라인들 사이에 있고 이들과 각각 접한다. 예를 들어, 도 10이 참조된다.
단계(2506)에서, 제1 에칭이 제1 마스크를 제자리에 두고 EG 및 SG 라인 내로 수행되고, 제1 에칭은 소스 스트랩 셀에서 EG 라인을 관통해 제1 개구를 형성하고, CG 스트랩 셀에서 SG 라인을 관통해 제2 개구를 형성하며, 제1 에칭은 EG 라인 아래에 있는 소스 유전체층 상에서 정지한다. 예를 들어, 도 12가 참조된다.
단계(2508)에서, 제1 개구에서 소스 유전체층을 박형화하기 위해 제1 마스크를 제자리에 두고 소스 유전체층 내로 제2 에칭이 수행된다. 예를 들어, 도 13이 참조된다.
단계(2510)에서, 메인 측벽 스페이서는 소스 및 CG 스트랩 셀의 측벽 상에 형성된다. 예를 들어, 도 17이 참조된다.
단계(2512)에서, 소스 및 CG 스트랩 셀을 덮는 RPD 층이 퇴적된다. 예를 들어, 도 18이 참조된다.
단계(2514)에서, 제2 마스크를 제자리에 두고 RPD 층 내로 제3 에칭이 수행되어 실리사이드 패턴으로 RPD 층을 패터닝하고 제1 개구를 소스 유전체층을 관통해 소스 라인으로 연장시킨다. 예를 들어, 도 19가 참조된다. 따라서, 소스 라인은 제2 및 제3에 에칭으로 구성된 2-단계 공정에 의해 개방된다. 2-단계 공정은, 제1 및 제2 마스크와는 다른 마스크를 갖는 단일 포토리소그래피/에칭 공정을 사용하는, 소스 라인을 개방하기 위한 단일-단계 공정과 대조될 것이다.
단계(2516)에서, 실리사이드층은 실리사이드 패턴에 따라 제1 개구 내에 그리고 소스 라인 상에 형성된다.
단계(2518)에서, 실리사이드층 상에 와이어 및 콘택 비아가 형성된다. 예를 들어, 도 24가 참조된다.
본 방법은 소스 라인을 개방하기 위해, 단일-단계 공정 대신에 2-단계 공정을 사용하기 때문에, 본 방법은 그렇지 않으면 사용했었을 포토마스크보다 하나 더 적은 포토마스크를 사용할 수 있다. 이것은 비용을 감소시킬 수 있다. 또한, 하나 더 적은 포토마스크가 사용될 수 있기 때문에, 소스 라인 상의 잘못된 포토레지스트의 위험이 감소될 수 있다. 이는 소스 라인 상에 실리사이드층 및/또는 콘택 비아를 형성하기 위한 공정 윈도우를 확대시킬 수 있다.
도 25의 블록도(2500)가 일련의 동작들 또는 이벤트들로서 본 명세서에서 도시되고 설명되는 한편, 그러한 동작들 또는 이벤트들의 도시된 순서는 제한의 의미로 해석되지 말아야 된다는 것이 인식될 것이다. 예를 들어, 일부 동작은 상이한 순서들로 그리고/또는 본 명세서에서 도시되고 그리고/또는 설명되는 것 외에도 다른 동작이나 이벤트와 함께 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 도시된 모든 동작이 요구되는 것은 아니며, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
도 26 내지 32를 참조하면, 활성 영역(104a)과 트렌치 격리 구조물(112)이 상이한 레이아웃들을 갖는, 도 10 내지 13 및 16 내지 24의 방법의 일부 대안적인 실시예의 일련의 단면도(2600 내지 3200)가 제공된다. 또한, 하드 마스크는 RPD 층을 퇴적하기 전에 완전히 제거된다.
도 26의 단면도(2600)에 의해 도시된 바와 같이, 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)은 트렌치 격리 구조물(112) 및 기판(104)의 활성 영역(104a) 상에 부분적으로 형성된다. 트렌치 격리 구조물(112) 및 활성 영역(104a)이 도 10에서와는 다른 레이아웃을 갖는 것을 제외하고는, 트렌치 격리 구조물(112) 및 활성 영역(104a)은 도 10과 관련하여 설명된 바와 같다.
도 27의 단면도(2700)에 의해 도시된 바와 같이, 도 11 및 도 12와 관련하여 예시되고 설명된 동작들이 수행된다. 제1 마스크(1102)는 소스 스트랩 셀(102) 및 CG 스트랩 셀(502)을 부분적으로 덮도록 형성되고, 희생 층(도시되지 않음; 예를 들어, 도 11의 1104 참조)은 CG 스트랩 셀들(502) 사이의 간극을 채우면서 형성된다(예를 들어, 도 26 참조). 또한, 제1 에칭은 제1 및 제2 개구(1202, 1204)를 형성하기 위해 제1 마스크(1102)를 제자리에 두고 소스 및 CG 스트랩 셀(102, 502) 내로 수행된다.
도 28의 단면도(2800)에 의해 도시된 바와 같이, 제2 에칭은 소스 스트랩 셀(102)의 소스 유전체층(114)과, CG 스트랩 셀들(502) 사이의 기판(104)의 노출된 부분 내로 수행된다. 제2 에칭은 도 13과 관련하여 설명된 바와 같다.
도 29의 단면도(2900)에 의해 예시된 바와 같이, 도 17 및 도 21과 관련하여 예시되고 설명된 동작들이 수행된다. CG 하드 마스크(1002), SG 하드 마스크(1004) 및 EG 하드 마스크(1006)가 제거된다. 또한, 메인 측벽 스페이서(120)는 소스 및 CG 스트랩 셀(102, 502)의 외부 측벽과, 제1 및 제2 개구(1202, 1204) 내의 소스 및 CG 스트랩 셀(102, 502)의 라이닝 측벽 상에 형성된다.
도 30의 단면도(3000)에 의해 도시된 바와 같이, RPD 층(1802)은 소스 및 CG 스트랩 셀(102, 502)과 더 나아가 메인 측벽 스페이서(120)의 라이닝 측벽을 덮으면서 형성된다. RPD 층(1802)은 도 18과 관련하여 설명된 바와 같이 형성된다.
도 31의 단면도(3100)에 의해 예시된 바와 같이, 도 19와 관련하여 도시되고 설명된 동작들이 수행된다. 제2 마스크(1902)는 RDP 층(1802) 상에 형성된다. 또한, 제3 에칭은 RPD 층(1802) 내로 수행되고 소스 스트랩 셀(102)의 소스 유전체층(114) 내로 연장되어 제1 개구(1202)에서 소스 스트랩 셀(102)의 소스 라인(106)을 노출시킨다.
도 32의 단면도(3200)에 의해 예시된 바와 같이, 도 20 및 도 22 내지 24와 관련하여 예시되고 설명된 동작들이 수행된다. 제2 마스크(1902)가 제거되고 소스 실리사이드층(122a)이 소스 스트랩 셀(102)의 소스 라인(106) 상에 형성된다. CESL(208) 및 제1 상호 접속 유전체층(134a)은, 소스 및 CG 스트랩 셀(102, 502)을 덮고 더 나아가 제1 및 제2 개구(1202, 1204)를 채우며(예를 들어, 도 13) 퇴적된다. 평탄화는 CESL(208) 및 제1 상호 접속 유전체층(134a) 내로 수행되고, CG/EG 실리사이드층(122b)은 CG 라인(110) 및 EG 라인(108) 상에 형성된다. 제2 상호 접속 유전체층(134b)은 소스 및 CG 스트랩 셀(102, 502) 및 제1 상호 접속 유전체층(134a) 위에 형성된다. 와이어(210a) 및 콘택 비아(124a)가 형성된다.
도 26 내지 내지 32가 방법의 다양한 실시예를 참조해서 설명되지만, 도 26 내지 32에 도시된 구조물은 이 방법에 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있음을 이해할 것이다. 도 26 내지 32는 일련의 동작으로 설명되었지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 26 내지 32가 특정 동작 세트로서 도시하고 설명하지만, 도시되고 그리고/또는 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되고 그리고/또는 설명되지 않는 동작이 다른 실시예에 포함될 수 있다.
일부 실시예에서, 본 개시 내용은 메모리 디바이스를 제공하며, 메모리 디바이스는, 기판; 제1 방향으로 평행하게 연장되는 소거 게이트 라인, 제어 게이트 라인 및 소스 라인 - 소거 게이트 라인은, 소거 게이트 라인을 제1 방향으로 한 쌍의 소거 게이트 세그먼트들(segments)로 분리하는 브레이크를 가지며, 제어 게이트 라인은 소거 게이트 라인에 접하고(border), 소스 라인은 기판에서 소거 게이트 라인 아래에 놓임 -; 소거 게이트 라인과 소스 라인 사이의 소스 유전체층; 소거 게이트 세그먼트들 사이의 중심에서 소스 유전체층 및 소스 라인 위에 놓이는 메인 측벽 스페이서; 및 브레이크에서 소거 게이트 라인 및 소스 유전체층을 관통해 연장되고 소스 라인과 전기적으로 결합되는 콘택 비아를 포함한다. 일부 실시예에서, 콘택 비아는 메인 측벽 스페이서 및 소스 유전체층으로부터 이격된다. 일부 실시예에서, 메인 측벽 스페이서는 기판의 최고점 위로 적어도 부분적으로 상승된 바닥면을 갖는다. 일부 실시예에서, 메인 측벽 스페이서 및 소스 유전체층은 콘택 비아와 마주보고 있는(face) 공통 측벽을 규정한다. 일부 실시예에서, 메모리 디바이스는, 소거 게이트 세그먼트들 사이의 중심에 U자형 프로파일을 갖는 에칭 정지층(etch stop layer; ESL)을 더 포함하고, U자형 프로파일은 메인 측벽 스페이서와 측방향으로 접촉한다. 일부 실시예에서, 메모리 디바이스는, 제어 게이트 라인 아래에 놓인 플로팅 게이트; 및 플로팅 게이트 위에 놓이고 제어 게이트 라인을 메인 측벽 스페이서로부터 분리하는 제어 게이트 측벽 스페이서를 더 포함한다. 일부 실시예에서, 메모리 디바이스는, 콘택 비아와 소스 라인 사이에서 이들에 직접 접촉하는 실리사이드층을 더 포함한다. 일부 실시예에서, 실리사이드층의 폭은 약 800 옹스트롬 내지 1100 옹스트롬이다.
일부 실시예에서, 본 개시 내용은 집적 회로(integrated circuit; IC)를 제공하고, 집적 회로(IC)는, 기판; 복수의 셀을 포함하는 메모리 어레이 - 복수의 셀은 소스 스트랩 셀 및 한 쌍의 제어 게이트 스트랩 셀을 포함함 -; 소스 스트랩 셀을 부분적으로 규정하고 제1 방향으로 평행하게 연장되는 소거 게이트 라인 및 소스 라인 - 소스 라인은 소거 게이트 라인 아래에 놓이고, 소거 게이트 라인은 제1 방향으로 제1 브레이크를 가짐 -; 제어 게이트 스트랩 셀을 부분적으로 규정하고 제1 방향으로 평행하게 연장되는 제1 제어 게이트 라인, 제2 제어 게이트 라인, 및 한 쌍의 선택 게이트 라인 - 선택 게이트 라인은 제1 제어 게이트 라인과 제2 제어 게이트 라인 사이에서 각각 이들에 접하고 제1 방향으로 제2 브레이크를 가지며, 제1 제어 게이트 라인은 제2 브레이크에서 제2 제어 게이트 라인을 향해 돌출되는 패드를 가짐 -; 및 제1 제어 게이트 라인 및 제2 제어 게이트 라인 아래에 놓인 트렌치 격리 구조물을 포함하고, 기판의 상부 표면은, 제2 브레이크에서 패드를 둘러싸는 U자형 상부 레이아웃을 가진 리세스를 갖는다. 일부 실시예에서, 리세스는 기판의 상부 표면 내로 약 100 옹스트롬 내지 300 옹스트롬의 깊이로 연장된다. 일부 실시예에서, IC는, 소스 스트랩 셀 및 제어 게이트 스트랩 셀에서 각각 소스 라인, 제1 제어 게이트 라인 및 제2 제어 게이트 라인으로 각각 연장되는 콘택 비아를 더 포함한다. 일부 실시예에서, 제1 브레이크는 소거 게이트 라인을 제1 방향으로 한 쌍의 소거 게이트 세그먼트들로 분리하고, 집적회로(IC)는, 소거 게이트 라인과 소스 라인 사이의 소스 유전체층; 및 제1 브레이크에 근접한 소스 유전체층에 의해 기판으로부터 수직으로 분리되고, 소거 게이트 세그먼트들로부터 이격되고 이들 사이에 있는 위치에 있는 메인 측벽 스페이서를 더 포함한다. 일부 실시예에서, 이 위치는 소거 게이트 세그먼트와 등거리에 있다.
일부 실시예에서, 본 개시 내용은, 메모리 디바이스를 형성하기 위한 방법을 제공하고, 이 방법은, 평행하게 연장되는 소거 게이트 라인 및 소스 라인을 형성하는 단계 - 소스 라인은 기판에서 소거 게이트 라인 아래에 있고 소스 유전체층에 의해 소거 게이트 라인으로부터 분리됨 -; 소거 게이트 라인 내로 제1 에칭을 수행하여 소거 게이트 라인을 관통해 연장되는 제1 개구를 형성하는 단계 - 제1 에칭은 제1 마스크를 제자리에서 두고 수행되고 소스 유전체층 상에서 정지됨 -; 제1 개구를 관통해 소스 유전체층 내로, 그리고 제1 마스크를 제자리에 두고 제1 개구에서 소스 유전체층을 박형화하도록(thin) 제2 에칭을 수행하는 단계; 제1 개구에서 소스 라인 상에 실리사이드층을 형성하도록 실리사이드 공정을 수행하는 단계 - 실리사이드 공정은, 소스 유전체층을 관통해 제1 개구를 연장하고 소스 라인을 노출시키는 제3 에칭을 포함함 -; 및 소거 게이트 라인을 관통해 실리사이드층으로 연장되는 콘택 비아를 형성하는 단계를 포함한다. 일부 실시예에서, 실리사이드 공정은 RPO 에칭을 포함하고, RPO 에칭은 제1 개구에서 소스 유전체층을 제거한다. 일부 실시예에서, 제1 개구에서 소스 유전체층의 일부분은 제2 에칭 전에 타원형 프로파일을 가지며, 이 일부분의 상부 표면은 제2 에칭 이후에 W자형 프로파일을 갖는다. 일부 실시예에서, 본 방법은, 기판 위에 놓이고 소거 게이트 라인과 평행하게 연장되는 한 쌍의 제어 게이트 라인들 및 한 쌍의 선택 게이트 라인들을 형성하는 단계를 더 포함하고, 선택 게이트 라인들은 제어 게이트 라인들 사이에서 각각 이들에 접하고, 제어 게이트 라인들 중 하나는 제어 게이트 라인들 중 다른 하나를 향해 돌출되는 패드를 가지며, 제1 에칭은 패드에서 선택 게이트 라인들을 관통해 연장되는 제2 개구를 형성한다. 일부 실시예에서, 제어 게이트 라인들은 기판의 상부 표면 내로 연장되는 트렌치 격리 구조물 위에 부분적으로 놓이게 형성되고, 제2 에칭은 제2 개구를 관통해 기판의 상부 표면에 리세스를 형성하며, 리세스는 패드를 둘러싼다. 일부 실시예에서, 본 방법은, 기판 위에 놓이고 소거 게이트 라인과 평행하게 연장되는 한 쌍의 제어 게이트 라인들을 형성하는 단계 - 소거 게이트 라인은 제어 게이트 라인들 사이에서 이들에 접함 -; 및 제1 개구의 측벽 상의 제어 게이트 라인들 사이에 메인 측벽 스페이서를 형성하는 단계를 더 포함하고, 메인 측벽 스페이서는, 제1 개구에 의해 분리되는 소거 게이트 라인의 개별(discrete) 세그먼트들 사이의 중심에서 소스 유전체층 위에 놓인다. 일부 실시예에서, 실리사이드 공정은, 소거 게이트 라인을 덮고 제1 개구를 라이닝하는 RPD 층을 퇴적하는 단계; RPD 층 및 소스 유전체층을 관통해 제1 개구를 연장시키기 위해, 제2 마스크를 제자리에 두고 RPD 층 및 소스 유전체층 내로 제3 에칭을 수행하는 단계; 소스 라인 상에서 그리고 RPD 층을 제자리에 두고 실리사이드층을 형성하는 단계; 및 RPD 층을 제거하는 단계를 포함한다.
전술된 설명은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은, 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 자신들이 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 이룰 수 있음을 알아야 한다.
실시예
실시예 1. 메모리 디바이스에 있어서,
기판;
제1 방향으로 평행하게 연장되는(elongated) 소거 게이트 라인, 제어 게이트 라인 및 소스 라인 - 상기 소거 게이트 라인은, 상기 소거 게이트 라인을 상기 제1 방향으로 한 쌍의 소거 게이트 세그먼트들(segments)로 분리하는 브레이크(break)를 가지며, 상기 제어 게이트 라인은 상기 소거 게이트 라인에 접하고(border), 상기 소스 라인은 상기 기판에서 상기 소거 게이트 라인 아래에 놓임 - ;
상기 소거 게이트 라인과 상기 소스 라인 사이의 소스 유전체층;
상기 소거 게이트 세그먼트들 사이의 중심에서 상기 소스 유전체층 및 상기 소스 라인 위에 놓이는 메인 측벽 스페이서(main sidewall spacer); 및
상기 브레이크에서 상기 소거 게이트 라인 및 상기 소스 유전체층을 관통해 연장되고 상기 소스 라인과 전기적으로 결합되는 콘택 비아(contact via)
를 포함하는, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 콘택 비아는 상기 메인 측벽 스페이서 및 상기 소스 유전체층으로부터 이격되는 것인, 메모리 디바이스.
실시예 3. 실시예 1에 있어서,
상기 메인 측벽 스페이서는 상기 기판의 최고점(topmost point) 위로 적어도 부분적으로 상승된 바닥면을 갖는 것인, 메모리 디바이스.
실시예 4. 실시예 1에 있어서,
상기 메인 측벽 스페이서 및 상기 소스 유전체층은 상기 콘택 비아와 마주보고 있는(facing) 공통 측벽을 규정하는 것인, 메모리 디바이스.
실시예 5. 실시예 1에 있어서,
상기 소거 게이트 세그먼트들 사이의 중심에 U자형 프로파일을 갖는 에칭 정지층(etch stop layer; ESL)을 더 포함하고, 상기 U자형 프로파일은 상기 메인 측벽 스페이서와 측방향으로 접촉하는 것인, 메모리 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제어 게이트 라인 아래에 놓인 플로팅 게이트(floating gate); 및
상기 플로팅 게이트 위에 놓이고 상기 제어 게이트 라인을 상기 메인 측벽 스페이서로부터 분리하는 제어 게이트 측벽 스페이서
를 더 포함하는, 메모리 디바이스.
실시예 7. 실시예 1에 있어서,
상기 콘택 비아와 상기 소스 라인 사이에서 이들에 직접 접촉하는 실리사이드층을 더 포함하는, 메모리 디바이스.
실시예 8. 실시예 7에 있어서,
상기 실리사이드층의 폭은 약 800 옹스트롬 내지 1100 옹스트롬인 것인, 메모리 디바이스.
실시예 9. 집적 회로(integrated circuit; IC)에 있어서,
기판;
복수의 셀을 포함하는 메모리 어레이 - 상기 복수의 셀은 소스 스트랩 셀 및 한 쌍의 제어 게이트 스트랩 셀을 포함함 -;
상기 소스 스트랩 셀을 부분적으로 규정하고 제1 방향으로 평행하게 연장되는 소거 게이트 라인 및 소스 라인 - 상기 소스 라인은 상기 소거 게이트 라인 아래에 놓이고, 상기 소거 게이트 라인은 상기 제1 방향으로 제1 브레이크를 가짐 -;
상기 제어 게이트 스트랩 셀을 부분적으로 규정하고 상기 제1 방향으로 평행하게 연장되는 제1 제어 게이트 라인, 제2 제어 게이트 라인, 및 한 쌍의 선택 게이트 라인 - 상기 선택 게이트 라인은 상기 제1 제어 게이트 라인과 상기 제2 제어 게이트 라인 사이에서 각각 이들에 접하고 상기 제1 방향으로 제2 브레이크를 가지며, 상기 제1 제어 게이트 라인은 상기 제2 브레이크에서 상기 제2 제어 게이트 라인을 향해 돌출되는 패드를 가짐 -; 및
상기 제1 제어 게이트 라인 및 상기 제2 제어 게이트 라인 아래에 놓인 트렌치 격리 구조물
을 포함하고,
상기 기판의 상부는, 상기 제2 브레이크에서 상기 패드를 둘러싸는(wrap around) U자형 상부 레이아웃을 가진 리세스를 갖는 것인, 집적 회로(IC).
실시예 10. 실시예 9에 있어서,
상기 리세스는 상기 기판의 상부 내로 약 100 옹스트롬 내지 300 옹스트롬의 깊이로 연장되는 것인, 집적 회로(IC).
실시예 11. 실시예 9에 있어서,
상기 소스 스트랩 셀 및 상기 제어 게이트 스트랩 셀에서 각각 상기 소스 라인, 상기 제1 제어 게이트 라인, 및 상기 제2 제어 게이트 라인으로 각각 연장되는 콘택 비아를 더 포함하는, 집적 회로(IC).
실시예 12. 실시예 9에 있어서,
상기 제1 브레이크는 상기 소거 게이트 라인을 상기 제1 방향으로 한 쌍의 소거 게이트 세그먼트들로 분리하고, 상기 집적 회로(IC)는,
상기 소거 게이트 라인과 상기 소스 라인 사이의 소스 유전체층; 및
상기 제1 브레이크에 근접한(proximate) 상기 소스 유전체층에 의해 상기 기판으로부터 수직으로 분리되고, 상기 소거 게이트 세그먼트들로부터 이격되고 이들 사이의 위치에 있는 메인 측벽 스페이서
를 더 포함하는 것인, 집적 회로(IC).
실시예 13. 실시예 12에 있어서,
상기 위치는 상기 소거 게이트 세그먼트들과 등거리에 있는 것인, 집적 회로(IC).
실시예 14. 메모리 디바이스를 형성하기 위한 방법에 있어서,
평행하게 연장되는 소거 게이트 라인 및 소스 라인을 형성하는 단계 - 상기 소스 라인은 기판에서 상기 소거 게이트 라인 아래에 있고 소스 유전체층에 의해 상기 소거 게이트 라인으로부터 분리됨 -;
상기 소거 게이트 라인 내로 제1 에칭을 수행하여 상기 소거 게이트 라인을 관통해 연장되는 제1 개구를 형성하는 단계 - 상기 제1 에칭은 제1 마스크를 제자리에 두고(in place) 수행되고 상기 소스 유전체층 상에서 정지됨 -;
상기 제1 개구를 관통해 상기 소스 유전체층 내로, 그리고 상기 제1 마스크를 제자리에 두고 상기 제1 개구에서 상기 소스 유전체층을 박형화하도록(thin) 제2 에칭을 수행하는 단계;
상기 제1 개구에서 상기 소스 라인 상에 실리사이드층을 형성하도록 실리사이드 공정을 수행하는 단계 - 상기 실리사이드 공정은, 상기 소스 유전체층을 관통해 상기 제1 개구를 연장하고 상기 소스 라인을 노출시키는 제3 에칭을 포함함-; 및
상기 소거 게이트 라인을 관통해 상기 실리사이드층으로 연장되는 콘택 비아를 형성하는 단계
를 포함하는, 메모리 디바이스를 형성하기 위한 방법.
실시예 15. 실시예 14에 있어서,
상기 실리사이드 공정은 레지스트 보호 산화물(resist protect oxide; RPO) 에칭을 포함하고, 상기 RPO 에칭은 상기 제1 개구에서 상기 소스 유전체층을 제거하는 것인, 메모리 디바이스를 형성하기 위한 방법.
실시예 16. 실시예 14에 있어서,
상기 제1 개구에서 상기 소스 유전체층의 일부분은 상기 제2 에칭 전에 타원형 프로파일을 가지며, 상기 일부분의 상부 표면은 상기 제2 에칭 이후에 W자형 프로파일을 갖는 것인, 메모리 디바이스를 형성하기 위한 방법.
실시예 17. 실시예 14에 있어서,
상기 기판 위에 놓이고 상기 소거 게이트 라인과 평행하게 연장되는 한 쌍의 제어 게이트 라인들 및 한 쌍의 선택 게이트 라인들을 형성하는 단계를 더 포함하고, 상기 선택 게이트 라인들은 상기 제어 게이트 라인들 사이에서 각각 이들에 접하고, 상기 제어 게이트 라인들 중 하나는 상기 제어 게이트 라인들 중 다른 하나를 향해 돌출되는 패드를 가지며, 상기 제1 에칭은 상기 패드에서 상기 선택 게이트 라인들을 관통해 연장되는 제2 개구를 형성하는 것인, 메모리 디바이스를 형성하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 제어 게이트 라인들은 상기 기판의 상부 내로 연장되는 트렌치 격리 구조물 위에 부분적으로 놓이게 형성되고, 상기 제2 에칭은 상기 제2 개구를 관통해 상기 기판의 상부에 리세스를 형성하며, 상기 리세스는 상기 패드를 둘러싸는 것인, 메모리 디바이스를 형성하기 위한 방법.
실시예 19. 실시예 14에 있어서,
상기 기판 위에 놓이고 상기 소거 게이트 라인과 평행하게 연장되는 한 쌍의 제어 게이트 라인들을 형성하는 단계 - 상기 소거 게이트 라인은 상기 제어 게이트 라인들 사이에 있고 이들에 접함 -; 및
상기 제1 개구의 측벽 상의 상기 제어 게이트 라인들 사이에 메인 측벽 스페이서를 형성하는 단계
를 더 포함하고, 상기 메인 측벽 스페이서는, 상기 제1 개구에 의해 분리되는 상기 소거 게이트 라인의 개별(discrete) 세그먼트들 사이의 중심에서 상기 소스 유전체층 위에 놓이는 것인, 메모리 디바이스를 형성하기 위한 방법.
실시예 20. 실시예 14에 있어서,
상기 실리사이드 공정은,
상기 소거 게이트 라인을 덮고 상기 제1 개구를 라이닝하는 레지스트 보호 유전체(resist protect dielectric; RPD) 층을 퇴적하는 단계;
상기 RPD 층 및 상기 소스 유전체층을 관통해 상기 제1 개구를 연장시키기 위해, 제2 마스크를 제자리에 두고 상기 RPD 층 및 상기 소스 유전체층 내로 제3 에칭을 수행하는 단계;
상기 소스 라인 상에서, 그리고 상기 RPD 층을 제자리에 두고 상기 실리사이드층을 형성하는 단계; 및
상기 RPD 층을 제거하는 단계
를 포함하는 것인, 메모리 디바이스를 형성하기 위한 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    기판;
    제1 방향으로 평행하게 연장되는(elongated) 소거 게이트 라인, 제어 게이트 라인 및 소스 라인 - 상기 소거 게이트 라인은, 상기 소거 게이트 라인을 상기 제1 방향으로 한 쌍의 소거 게이트 세그먼트들(segments)로 분리하는 브레이크(break)를 가지며, 상기 제어 게이트 라인은 상기 소거 게이트 라인에 접하고(border), 상기 소스 라인은 상기 기판에서 상기 소거 게이트 라인 아래에 놓임 - ;
    상기 소거 게이트 라인과 상기 소스 라인 사이의 소스 유전체층;
    상기 소거 게이트 세그먼트들 사이의 중심에서 상기 소스 유전체층 및 상기 소스 라인 위에 놓이는 메인 측벽 스페이서(main sidewall spacer); 및
    상기 브레이크에서 상기 소거 게이트 라인 및 상기 소스 유전체층을 관통해 연장되고 상기 소스 라인과 전기적으로 결합되는 콘택 비아(contact via)
    를 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 콘택 비아는 상기 메인 측벽 스페이서 및 상기 소스 유전체층으로부터 이격되는 것인, 메모리 디바이스.
  3. 청구항 1에 있어서,
    상기 메인 측벽 스페이서는 상기 기판의 최고점(topmost point) 위로 적어도 부분적으로 상승된 바닥면을 갖는 것인, 메모리 디바이스.
  4. 청구항 1에 있어서,
    상기 메인 측벽 스페이서 및 상기 소스 유전체층은 상기 콘택 비아와 마주보고 있는(facing) 공통 측벽을 규정하는 것인, 메모리 디바이스.
  5. 청구항 1에 있어서,
    상기 소거 게이트 세그먼트들 사이의 중심에 U자형 프로파일을 갖는 에칭 정지층(etch stop layer; ESL)을 더 포함하고, 상기 U자형 프로파일은 상기 메인 측벽 스페이서와 측방향으로 접촉하는 것인, 메모리 디바이스.
  6. 청구항 1에 있어서,
    상기 제어 게이트 라인 아래에 놓인 플로팅 게이트(floating gate); 및
    상기 플로팅 게이트 위에 놓이고 상기 제어 게이트 라인을 상기 메인 측벽 스페이서로부터 분리하는 제어 게이트 측벽 스페이서
    를 더 포함하는, 메모리 디바이스.
  7. 청구항 1에 있어서,
    상기 콘택 비아와 상기 소스 라인 사이에서 이들에 직접 접촉하는 실리사이드층을 더 포함하는, 메모리 디바이스.
  8. 청구항 7에 있어서,
    상기 실리사이드층의 폭은 800 옹스트롬 내지 1100 옹스트롬인 것인, 메모리 디바이스.
  9. 집적 회로(integrated circuit; IC)에 있어서,
    기판;
    복수의 셀을 포함하는 메모리 어레이 - 상기 복수의 셀은 소스 스트랩 셀 및 한 쌍의 제어 게이트 스트랩 셀을 포함함 -;
    상기 소스 스트랩 셀을 부분적으로 규정하고 제1 방향으로 평행하게 연장되는 소거 게이트 라인 및 소스 라인 - 상기 소스 라인은 상기 소거 게이트 라인 아래에 놓이고, 상기 소거 게이트 라인은 상기 제1 방향으로 제1 브레이크를 가짐 -;
    상기 제어 게이트 스트랩 셀을 부분적으로 규정하고 상기 제1 방향으로 평행하게 연장되는 제1 제어 게이트 라인, 제2 제어 게이트 라인, 및 한 쌍의 선택 게이트 라인 - 상기 선택 게이트 라인은 상기 제1 제어 게이트 라인과 상기 제2 제어 게이트 라인 사이에서 각각 이들에 접하고 상기 제1 방향으로 제2 브레이크를 가지며, 상기 제1 제어 게이트 라인은 상기 제2 브레이크에서 상기 제2 제어 게이트 라인을 향해 돌출되는 패드를 가짐 -; 및
    상기 제1 제어 게이트 라인 및 상기 제2 제어 게이트 라인 아래에 놓인 트렌치 격리 구조물
    을 포함하고,
    상기 기판의 상부는, 상기 제2 브레이크에서 상기 패드를 둘러싸는(wrap around) U자형 상부 레이아웃을 가진 리세스를 갖는 것인, 집적 회로(IC).
  10. 메모리 디바이스를 형성하기 위한 방법에 있어서,
    평행하게 연장되는 소거 게이트 라인 및 소스 라인을 형성하는 단계 - 상기 소스 라인은 기판에서 상기 소거 게이트 라인 아래에 있고 소스 유전체층에 의해 상기 소거 게이트 라인으로부터 분리됨 -;
    상기 소거 게이트 라인 내로 제1 에칭을 수행하여 상기 소거 게이트 라인을 관통해 연장되는 제1 개구를 형성하는 단계 - 상기 제1 에칭은 제1 마스크를 제자리에 두고(in place) 수행되고 상기 소스 유전체층 상에서 정지됨 -;
    상기 제1 개구를 관통해 상기 소스 유전체층 내로, 그리고 상기 제1 마스크를 제자리에 두고 상기 제1 개구에서 상기 소스 유전체층을 박형화하도록(thin) 제2 에칭을 수행하는 단계;
    상기 제1 개구에서 상기 소스 라인 상에 실리사이드층을 형성하도록 실리사이드 공정을 수행하는 단계 - 상기 실리사이드 공정은, 상기 소스 유전체층을 관통해 상기 제1 개구를 연장하고 상기 소스 라인을 노출시키는 제3 에칭을 포함함-; 및
    상기 소거 게이트 라인을 관통해 상기 실리사이드층으로 연장되는 콘택 비아를 형성하는 단계
    를 포함하는, 메모리 디바이스를 형성하기 위한 방법.
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