KR100912992B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성된 반도체 기판이 제공되는 단계와, 게이트 라인 영역들 사이의 상기 제2 도전막을 제거하는 단계와, 상기 게이트 라인 영역들 사이의 상기 제1 도전막의 상부 표면이 노출되도록 상기 유전체막을 제거하는 단계와, 상기 게이트 라인 영역들 사이의 상기 제1 도전막의 높이를 낮추기 위하여 제1 식각 공정을 실시하는 단계와, 상기 게이트 라인 영역들 사이의 상기 유전체막을 제거하는 단계 및 상기 게이트 라인 영역들 사이의 상기 제1 도전막을 제거하기 위하여 제2 식각 공정을 실시하는 단계를 포함하는 것을 특징으로 하기 때문에, 게이트 라인 사이에 형성된 터널 절연막 양측의 두께가 과도하게 얇아지는 문제점을 해결할 수 있다.
게이트 식각, 액티브 영역, 유전체막, 플로팅 게이트
Description
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 게이트 패터닝을 위한 식각 공정 중에 액티브 영역이 손상되는 것을 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
낸드 플래시 메모리(NAND flash memory) 소자는 프로그램(program) 및 소거(erase) 동작이 가능한 비휘발성 메모리 특성뿐 아니라 고집적화에 유리한 구조 때문에 최근 많이 연구되고 개발되는 메모리 소자이다. 낸드 플래시 메모리 소자는 반도체 기판상에 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 유전체막을 사이에 두고 형성되며, 플로팅 게이트 하부에는 터널 절연막이 형성된 구조로 형성된다.
이러한 낸드 플래시 메모리 소자에서 워드 라인이나 선택 라인에 대응하는 게이트는 반도체 기판 상부에 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 등을 적층하여 형성한 뒤 게이트 식각 공정으로 적층막을 패터닝함으로써 형성된다. 이러한 게이트 식각 공정은 인시투(in-situ) 방식으로 각각의 식각 타겟 층을 형성하는 물질에 적합한 식각 조건으로 변경하면서 실시한다.
본 발명은 게이트 식각 공정 중에 유전체막 제거 공정시 플로팅 게이트 일부를 제거하는 공정을 추가로 실시하여 플로팅 게이트의 높이를 낮춤으로써, 유전체막 제거 후에 잔류하는 플로팅 게이트의 상부 프로파일을 둥글게 형성하여 후속하는 플로팅 게이트 식각 공정시 터널 절연막의 양측이 과도하게 식각되는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은, 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성된 반도체 기판이 제공되는 단계와, 게이트 라인 영역들 사이의 상기 제2 도전막을 제거하는 단계와, 상기 게이트 라인 영역들 사이의 상기 제1 도전막의 상부 표면이 노출되도록 상기 유전체막을 제거하는 단계와, 상기 게이트 라인 영역들 사이의 상기 제1 도전막의 높이를 낮추기 위하여 제1 식각 공정을 실시하는 단계와, 상기 게이트 라인 영역들 사이의 상기 유전체막을 제거하는 단계 및 상기 게이트 라인 영역들 사이의 상기 제1 도전막을 제거하기 위하여 제2 식각 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 식각 공정으로 상기 제1 도전막의 높이를 10∼50％ 낮출 수 있다. 상기 제1 도전막의 측벽은 경사지도록 형성될 수 있다. 상기 제1 식각 공정 후에 잔류하는 상기 제1 도전막 상부의 측벽에는 상기 유전체막과의 사이에 스페이서가 형성될 수 있다. 상기 유전체막을 2차로 제거하여 노출된 상기 제1 도전막은 상부 가 둥근 프로파일로 형성될 수 있다. 상기 유전체막을 제거할 때 노출되는 상기 제1 도전막이 함께 제거될 수 있다.
본 발명의 반도체 소자의 게이트 형성 방법에 따르면, 게이트 라인 사이에 형성된 터널 절연막 양측의 두께가 과도하게 얇아지는 문제점을 해결할 수 있다. 따라서 전체적으로 균일한 두께의 터널 절연막을 형성하여 액티브 영역의 어택을 방지할 수 있으며 게이트 양측에 이온 주입 영역을 형성할 때 적절한 깊이로 형성할 수 있다. 따라서 보다 신뢰성 있는 고성능의 반도체 소자를 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형 성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1은 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 레이 아웃도이다.
도 1을 참조하면, 반도체 기판에는 복수의 소자 분리 영역(108) 및 복수의 활성 영역(102)이 교대로 형성된다. 그리고, 다수의 워드 라인(WL0, WL1, WL2, …), 소오스 선택 라인(Source Select Line; SSL, 도시하지 않음) 및 드레인 선택 라인(Drain Select Line; DSL, 도시하지 않음)과 같은 게이트 라인이 소자 분리 영역(108) 및 활성 영역(102)과 교차하도록 형성된다. 활성 영역(102)과 워드 라인(WL0, WL1, WL2, …)이 교차하는 영역에는 메모리 셀들이 형성되고, 활성 영역(102)과 소오스 선택 라인(도시하지 않음)이 교차하는 영역에는 소오스 선택 트랜지스터(도시하지 않음)가 형성되며, 활성 영역(102)과 드레인 선택 라인(도시하지 않음)이 교차하는 영역에는 드레인 선택 트랜지스터(도시하지 않음)가 형성된다.
이 중에서, 다수의 워드 라인(WL0, WL1, WL2, …)은 플로팅 게이트와 유전체막 및 콘트롤 게이트(control gate) 등이 적층되어 형성되는 스택 게이트(stack gate)로 형성되는데, 이를 하기에서 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도 1의 A-A'를 따라 절단한 소자를 도시한 단면도이다. 즉, 도 1의 A-A'는 워드 라인 사이의 공간으로써, 워드 라인과 같은 게이트 라인을 형성하기 위 하여 게이트 패터닝 공정을 실시할 때 반도체 기판상에 형성된 다수의 적층막이 순차적으로 제거되는 영역이다.
도 2a를 참조하면, 반도체 기판(202) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(202)에 대해 웰 이온 주입 공정 및 문턱 전압 이온 주입 공정을 실시한다. 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(202)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(202)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후 반도체 기판(202) 상에 터널 절연막(204)과 플로팅 게이트용 제1 도전막(206)을 순차적으로 형성한다. 터널 절연막(204)은 반도체 기판(202)의 액티브 영역 상에 형성되며 산화막으로 형성할 수 있다. 제1 도전막(206)은 폴리 실리콘으로 형성할 수 있다.
이때, 60nm 이하의 선폭을 갖는 미세 공정으로 반도체 소자를 제조할 때에는 소형화되고 고집적화된 반도체 소자의 적절한 커플링비(coupling ratio)를 확보하기 위하여 플로팅 게이트와 콘트롤 게이트가 접하는 면적을 증가시켜야 한다. 이를 위하여, 점차 플로팅 게이트의 높이를 높게 형성하는 것이 바람직하며 플로팅 게이트의 높이를 높게 형성하기 위하여 제1 도전막(206)의 높이를 종래에 비하여 높게 형성하는 것이 바람직하다.
이어서, 제1 도전막(206) 상에 형성된 하드 마스크 패턴(도시하지 않음)를 이용한 식각 공정으로 제1 도전막(206)과 게이트 절연막(204)을 패터닝하고, 계속 해서 반도체 기판(202)의 소자 분리 영역을 식각하여 반도체 기판(202)에 트렌치를 형성한다. 이때, 트렌치의 측벽은 경사지도록 형성되어 제1 도전막(206)의 측벽도 경사가 형성될 수 있다. 그리고, 트렌치를 포함하는 전체 구조 상부에 절연 물질, 예를 들면 산화막을 형성하여 트렌치를 매립하고 절연 물질에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 소자 분리막(208)을 형성한다. 이후에, 패드 질화막(도시하지 않음)을 제거한다. 이후에, 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 증가시키기 위하여 소자 분리막(208)의 높이를 낮추는 공정을 추가로 실시할 수 있다.
이어서, 제1 도전막(206)과 소자 분리막(208)을 포함하는 전체 구조 상부에 유전체막(210), 콘트롤 게이트용 제2 도전막(212), 게이트 전극층(214) 및 하드 마스크층(216)을 형성한다. 유전체막(210)은 ONO(Oxide/Nitride/Oxide) 구조의 적층막으로 형성할 수 있으며, 제1 도전막(206)에 의한 단차가 유지될 수 있을 정도의 두께로 형성하는 것이 바람직하다. 제2 도전막(212)은 폴리 실리콘으로 형성할 수 있으며, 게이트 전극층(214)은 저항이 낮은 텅스텐 실리사이드로 형성할 수 있다.
도 2b를 참조하면, 이후에는 게이트 패터닝을 하기 위하여 게이트 라인들이 형성될 영역 사이에 형성된 상기 적층막들을 제거한다. 이를 위하여, 먼저 게이트 라인들이 형성될 영역 사이에 형성된 하드 마스크층(216; 도 2a 참조)을 제거하여 하드 마스크 패턴(도시하지 않음)을 형성한다. 즉, 하드 마스크층(216; 도 2a 참조)은 워드 라인과 같은 게이트 라인이 형성되는 영역의 게이트 전극층(214) 상에만 잔류한다.
도 2c 를 참조하면, 하드 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 게이트 라인들이 형성될 영역 사이에 형성된 게이트 전극층(214; 도 2b 참조)을 제거한다.
도 3a 내지 도 3e는 이후의 각 공정 단계의 반도체 소자의 단면을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 2d 및 도 3a를 참조하면, 게이트 라인들이 형성될 영역 사이에 형성된 제2 도전막(212; 도 2c 참조)을 제거한다.
도 2e 및 도 3b를 참조하면, 게이트 라인들이 형성될 영역 사이의 제1 도전막(206) 상에 형성된 유전체막(210)의 일부를 제거하여, 게이트 라인들이 형성될 영역 사이에 형성된 제1 도전막(206)의 상부가 노출되도록 한다. 한편, 유전체막(210)을 제거하는 식각 공정으로 노출되는 제1 도전막(206)의 일부도 함께 제거될 수 있다.
도 2f 및 도 3c를 참조하면, 전술한 공정으로 노출된 제1 도전막(206)의 일부를 제거하여 제1 도전막(206)의 높이를 낮추는 제1 식각 공정을 실시한다. 이때, 제거되는 제1 도전막(206)의 높이는 식각 전 제1 도전막(206)의 높이의 10∼50%가 되도록 식각 타겟을 설정하는 것이 바람직하다. 이때, 제1 도전막(206)의 측벽이 경사지게 형성되었기 때문에, 유전체막(210)과 안쪽에서 접하는 제1 도전막(206) 상부의 측벽(s)에는 스페이서(spacer)가 형성되어, 제1 도전막(206) 상부 중에서 제1 도전막(206) 상부의 측벽(s)의 높이가 높게 형성될 수 있다.
도 2g 및 도 3d를 참조하면, 게이트 라인들이 형성될 영역 사이에 형성된 유 전체막(210; 도 2f)을 제거한다. 이때, 제1 도전막(206) 상부의 일부가 함께 식각되며, 특히 제1 도전막(206)의 중심부 및 주변부의 식각 정도에 차이가 발생되어 제1 도전막(206)의 중심부의 높이(c1)가 주변부의 높이(c2)보다 높게 잔류할 수 있다. 하지만, 식각 대상막인 제1 도전막(206)이 전술한 공정으로 전체적인 높이가 낮게 형성되었고, 더불어 제1 도전막(206) 상부의 측벽(s; 도 2f 참조)의 높이가 높게 형성되었기 때문에 당해 공정 이후에 잔류하는 제1 도전막(206)의 중심부와 주변부의 높이 차이(c3)를 최소화할 수 있다.
한편, 이 과정에서 소자 분리막(208)의 일부도 함께 제거될 수 있다.
도 2h 및 도 3e를 참조하면, 제1 도전막(206; 도 2g 참조)을 제거하는 제2 식각 공정을 실시한다. 이때, 제1 도전막(206; 도 2g 참조)이 제거되는 공정에서 노출되는 터널 절연막(204)도 함께 제거될 수 있다. 하지만, 전술한 공정에서 잔류하는 제1 도전막(206; 도 2g 참조)의 중심부와 주변부의 높이 차이는 최소로 형성될 수 있기 때문에, 제1 도전막(206; 도 2g 참조)이 제거될 때 터널 절연막(204)의 일부가 먼저 노출되는 문제점을 해결할 수 있다. 이에 따라 제1 도전막(206; 도 2g 참조)이 완전히 제거될 때까지 터널 절연막(204)의 일부가 계속적으로 노출되어 잔류하는 터널 절연막(204)의 두께가 과도하게 얇아지는 문제점을 해결할 수 있다.
도 4a 및 도 4b는 종래 기술에 따른 반도체 소자의 게이트 패터닝 공정을 실시한 소자의 단면을 나타낸 SEM 사진이다.
반도체 소자의 크기가 점차 미세해지고 선폭이 감소함에 따라 플로팅 게이트와 컨트롤 게이트의 적절한 커플링 비(coupling ratio)를 확보하는 것이 중요하게 되었다. 이를 위하여, 플로팅 게이트를 높게 형성하여 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 증대시킬 수 있는 기술이 선보이고 있다. 그런데, 이러한 경우 유전체막을 식각하는 공정 후에 잔류하는 제1 도전막(406) 중심부의 높이(d1)는 제1 도전막(406) 주변부의 높이(d2)보다 과도하게 높게 형성될 수 있다. 이에 따라 당해 공정 후 잔류하는 제1 도전막(406)의 중심부와 주변부의 높이 차이(d3)가 괴도하게 크게 발생할 수 있다.
이후에, 제1 도전막(406; 도 4a 참조)에 대해 식각 공정을 실시하면, 제1 도전막(406; 도 4a 참조)의 주변부가 중심부에 비해 빠르게 식각되면서 제1 도전막(406; 도 4a 참조)의 주변부 하부에 형성된 터널 절연막(404)이 식각 공정 중에 노출되는 시간이 그만큼 증가하게 된다. 그러면 터널 절연막(404)의 주변부가 과도하게 식각되어 적정값이 이하로 두께가 얇아지거나 제거될 수 있다.
특히, 이러한 문제는 60nm 이하의 제조 공정으로 반도체 소자를 제조할 때 플로팅 게이트의 높이가 높아져서 종횡비가 증가함에 따라 더욱 큰 이슈가 될 수 있다.
이처럼 터널 절연막(404)의 두께가 과도하게 얇게 형성되는 경우, 후속하는 드레인/소스 접합 영역 형성을 위한 이온 주입 공정시 이온 주입 영역이 과도하게 깊이 형성되는 문제점이 발생할 수 있다. 또한 반도체 기판(202) 상에 노출된 터널 절연막(204)의 두께가 균일하게 형성되지 않아 소자의 성능에도 악영향을 미칠 수 있다.
하지만, 본 발명에서는 유전체막 식각 공정 중에 제1 도전막의 높이를 낮추 는 공정을 추가로 실시하여 유전체막 식각 공정 후에 잔류하는 제1 도전막의 중심부와 주변부의 높이차를 최소화할 수 있다. 따라서 제1 도전막 제거시 하부에서 노출되는 터널 절연막의 손상을 최소화할 수 있다.
도 1은 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 레이 아웃도이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도 1의 A-A'를 따라 절단한 소자를 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 각 공정 단계의 반도체 소자의 단면을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 4a 및 도 4b는 종래 기술에 따른 반도체 소자의 게이트 패터닝 공정을 실시한 소자의 단면을 나타낸 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
202 : 반도체 기판 204 : 터널 절연막
206 : 제1 도전막 208 : 소자 분리막
210 : 유전체막 212 : 제2 도전막
214 : 게이트 전극층 216 : 하드 마스크층
Claims (6)
- 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성된 반도체 기판이 제공되는 단계;게이트 라인 영역들 사이의 상기 제2 도전막을 제거하는 단계;상기 게이트 라인 영역들 사이의 상기 제1 도전막의 상부 표면이 노출되도록 상기 유전체막을 제거하는 단계;상기 게이트 라인 영역들 사이의 상기 제1 도전막의 높이를 낮추기 위하여 제1 식각 공정을 실시하는 단계;상기 게이트 라인 영역들 사이의 상기 유전체막을 제거하는 단계; 및상기 게이트 라인 영역들 사이의 상기 제1 도전막을 제거하기 위하여 제2 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제1 식각 공정으로 상기 제1 도전막의 높이를 10∼50％ 낮추는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제1 도전막의 측벽은 경사지도록 형성되는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제1 식각 공정 후에 잔류하는 상기 제1 도전막 상부의 측벽에는 상기 유전체막과의 사이에 스페이서가 형성되는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 유전체막을 2차로 제거하여 노출된 상기 제1 도전막은 상부가 둥근 프로파일로 형성된 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 유전체막을 제거할 때 노출되는 상기 제1 도전막이 함께 제거되는 반도체 소자의 게이트 형성 방법.
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