KR100787943B1 - 비휘발성 기억 소자의 형성 방법 - Google Patents

비휘발성 기억 소자의 형성 방법 Download PDF

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Abstract

비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법에 따르면, 넓은 간격의 제1 마스크 패턴들을 형성한 후에, 간격 조절막을 콘포말하게 형성하고, 간격 조절막에 의해 제1 마스크 패턴들 사이에 각각 정의된 홈들을 채우는 제2 마스크 패턴들을 형성한다. 이로써, 접지 선택 게이트 라인, 셀 게이트 라인들 및 스트링 선택 게이트 라인들이 모두 등간격으로 배열되도록 형성할 수 있다.

Description

비휘발성 기억 소자의 형성 방법{METHOD OF FORMING A NON-VOLATILE MEMORY DEVICE}
도 1은 종래의 낸드형 플래쉬 기억 소자를 나타내는 평면도이다.
도 2는 종래의 낸드형 플래쉬 기억 소자의 셀들의 특성을 나타내는 그래프이다.
도 3a 내지 도 8a는 본 발명의 일 실시예에 다른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 8b는 각각 도 3a 내지 도 8a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 9a 내지 도 12a는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 12b는 각각 도 9a 내지 도 12a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 13는 본 발명의 실시예에 따른 비휘발성 기억 소자의 셀들의 특성을 설명하기 위한 그래프이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자의 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 특성을 갖는다. 비휘발성 기억 소자들 중에서 낸드형 플래쉬 기억 소자는 고집적화에 매우 유리하여 대용량 저장 매체로서 응용되고 있다. 고집적화를 위하여 디자인 룰의 감소에 따라 패턴들은 더욱 미세해지고 있다. 이러한 미세 패턴을 구현하기 위하여 고성능의 노광 장비의 개발이 요구되고 있다. 하지만, 노광 장비의 개발 및 교체는 막대한 비용 투자가 요구되며, 또한, 안정된 광원 및 노광 기술의 확보가 어려워 고집적화의 한계에 다다르고 있다.
도 1은 종래의 낸드형 플래쉬 기억 소자를 나타내는 평면도이다.
도 1을 참조하면, 반도체 기판에 일방향으로 연장된 복수의 활성영역들(1)이 나란히 배열된다. 접지 선택 게이트 라인(2a) 및 스트링 선택 게이트 라인(2b)이 상기 복수의 활성영역들(1)을 나란히 가로지른다. 복수의 셀 게이트 라인들(3,3a,3b)이 상기 접지 선택 게이트 라인(2a) 및 스트링 선택 게이트 라인(2b) 사이의 상기 복수의 활성영역(1)을 나란히 가로지른다. 상기 셀 게이트 라인들(3,3a,3b) 중에서 상기 접지 선택 게이트 라인(2a)에 인접한 셀 게이트 라인(3a)을 제1 외각 셀 게이트 라인(3a)이라 정의하고, 상기 스트링 선택 게이트 라인(2b)에 인접한 셀 게이트 라인(3b)을 제2 외각 셀 게이트 라인(3a)이라 정의한다.
통상적으로, 상기 접지 선택 및 스트링 선택 게이트 라인들(2a,2b)을 각각 포함하는 접지 선택 트랜지스터 및 스트링 선택 트랜지스터는 우수한 펀치 스루(punch through) 특성이 요구된다. 이에 따라, 상기 접지 선택 및 스트링 선택 게이트 라인들(2a,2b)의 선폭은 상기 셀 게이트 라인들(3,3a,3b)의 선폭들에 비하여 크다. 노광 공정으로 상대적으로 넓은 선폭의 상기 접지 선택 및 스트링 선택 게이트 라인들(2a,2b)를 정의하기 위해서, 상기 접지 선택 및 스트링 선택 게이트 라인들(2a,2b) 양측의 스페이스(space)도 증가되는 것이 요구될 수 있다. 이에 따라, 상기 접지 선택 게이트 라인(2a)과 상기 제1 외각 셀 게이트 라인(3a) 사이의 간격(4)은 인접한 한쌍의 셀 게이트 라인(3,3a,3b) 사이의 간격(5)에 비하여 크다. 물론, 상기 스트링 선택 게이트 라인(2b)과 상기 제2 외각 셀 게이트 라인(3b) 사이의 간격도 상기 간격(5)에 비하여 크다.
즉, 상기 제1 및 제2 외각 셀 게이트 라인들(3a,3b) 양측의 스페이스(space)의 폭이 서로 다르다. 이에 따라, 상기 제1 및 제2 외각 셀 게이트 라인들(3a,3b)을 각각 포함하는 제1 및 제2 외각 셀 트랜지스터들은 다른 셀 게이트 라인(3)을 포함하는 셀 트랜지스터와 다른 특성을 갖는다. 이러한 종래의 낸드형 플래쉬 기억 소자의 셀들의 특성을 도 2를 참조하여 설명한다.
도 2는 종래의 낸드형 플래쉬 기억 소자의 셀들의 특성을 나타내는 그래프이다.
도 1 및 도 2를 참조하면, 도 2의 그래프에서, y축은 소거 문턱전압을 나타내고, x 축은 접지 선택 트랜지스터 및 스트링 선택 트랜지스터 사이에 배치된 셀 트랜지스터의 위치를 나타낸다. 도 2에서, 참조부호 "7a"는 제1 외각 셀 게이트 라 인(3a)을 포함하는 제1 외각 셀 트랜지스터의 소거 문턱전압(7a)이고, 참조부호 "7b"는 제2 외각 셀 게이트 라인(3b)을 포함하는 제2 외각 셀 트랜지스터)의 소거 문턱전압(7b)이다. 도시된 바와 같이, 제1 및 제2 외각 셀 트랜지스터들의 소거 문턱전압들(7a,7b)은 그들 사이에 위치한 다른 셀 트랜지스터의 소거 문턱전압들의 트렌드(trend)로부터 이탈된다. 또한, 제1 및 제2 외각 셀 트랜지스터들은 상기 다른 셀 트랜지스터에 비하여 소거 시간이 느려지거나, 프로그램 시간이 빨라질 수 있다. 이러한 요인들로 인하여, 상기 제1 및 제2 외각 셀 트랜지스터들의 돌발적인 특성들로 인하여 낸드형 비휘발성 기억 소자의 셀 특성 산포가 증가된다. 그 결과, 낸드형 비휘발성 기억 소자의 신뢰성 마진이 감소될 수 있다.
이에 더하여, 상기 간격(4)이 넓어짐으로써, 낸드형 비휘발성 기억 소자의 칩 사이즈(chip size)가 증가된다. 그 결과, 낸드형 비휘발성 기억 소자의 고집적화가 어려워질 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 셀들의 특성 산포를 감소시킬 수 있는 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 적합한 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 기판에 형성된 식각 대상막 상에 소스 마스크 라인 및 스트링 선택 마스크 라인과, 상기 소스 마스크 및 스트링 선택 마스크 라인들 사이에 배치된 복수의 제1 셀 마스크 라인을 포함하는 제1 마스크 패턴들을 나란히 형성하는 단계; 상기 제1 마스크 패턴들이 형성된 기판을 콘포말하게 덮고, 상기 제1 마스크 패턴들 사이에 각각 상기 제1 마스크 패턴들과 평행하게 연장된 홈들을 가지는 간격 조절막을 형성하는 단계; 상기 홈들을 각각 채우는 제2 마스크 패턴들을 형성하되, 상기 제2 마스크 패턴들은 상기 소스 마스크 라인에 인접한 접지 선택 마스크 라인 및 상기 제1 셀 마스크 라인들과 교대로 배치된 복수의 제2 셀 마스크 라인을 포함하는 단계; 상기 접지 선택, 스트링 선택, 제1 셀 및 제2 셀 마스크 라인들 양측의 상기 간격 조절막을 이방성 식각하여 식각 대상막을 노출시키는 단계; 및 상기 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들을 식각마스크로 사용하여 상기 식각 대상막을 패터닝하여 접지 선택 게이트 라인, 복수의 셀 게이트 라인들 및 스트링 선택 게이트 라인을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 방법은 상기 식각 대상막을 패터닝하기 전에, 상기 소스 마스크 라인을 제거하는 단계를 더 포함할 수 있다. 이 경우에, 상기 소스 마스크 라인 아래의 식각 대상막은 상기 패터닝 공정시 제거된다.
일 실시예에 따르면, 상기 식각 대상막을 패터닝하는 단계는, 상기 소스 마스크, 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들을 식각마스크로 사용하여 상기 식각 대상막을 패터닝하여 더미 소스 라인, 상기 접지 선택 게이트 라인, 상기 복수의 셀 게이트 라인들 및 상기 스트링 선택 게이트 라인을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 더미 소스 라인 및 게이트 라인들을 형성한 후에, 상기 방법은 상기 더미 소스 라인, 상기 접지 선택, 복수의 셀 및 스트링 선택 게이트 라인들을 마스크로 사용하여 제1 도펀트 이온들을 상기 제1 기판에 주입하여 제1 도핑 영역, 셀 소스/드레인 영역 및 공통 드레인 영역을 형성하는 단계; 상기 기판 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 패터닝하여 상기 더미 소스 라인을 노출시키는 예비 소스 그루브를 형성하는 단계; 상기 노출된 더미 소스 라인을 제거하여 소스 그루브를 형성하는 단계; 상기 소스 그루브를 통하여 제2 도펀트 이온들을 상기 기판에 주입하여 제2 도핑 영역을 형성하는 단계; 및 상기 소스 그루브를 채우는 소스 라인을 형성하는 단계를 더 포함할 수 있다. 상기 제1 도핑 영역은 상기 더미 소스 라인과 상기 접지 선택 게이트 라인 사이의 기판에 형성되고, 상기 제1 및 제2 도핑 영역들은 서로 접속되어 공통 소스 영역을 구성한다.
일 실시예에 따르면, 상기 제1 및 제2 셀 마스크 라인들을 합한 수는 2n개(n은 3 이상의 자연수)일 수 있다.
일 실시예에 따르면, 인접한 한쌍의 제1 셀 마스크 라인들 사이에 위치한 홈의 폭은 상기 제1 셀 마스크 라인의 폭과 동일한 것이 바람직하다. 이 경우에, 상기 간격 조절막의 두께는 상기 제1 셀 마스크 라인의 폭과 동일할 수 있다.
일 실시예에 따르면, 상기 홈들은 제1 홈 및 제2 홈을 포함할 수 있다. 이때, 상기 제1 홈은 인접한 한쌍의 상기 제1 셀 마스크 라인들 사이, 및 상기 스트 링 선택 마스크 라인과 상기 스트링 선택 마스크 라인에 인접한 상기 제1 셀 마스크 라인 사이에 위치하고, 상기 제2 홈은 상기 소스 마스크 라인과 상기 소스 마스크 라인에 인접한 상기 제1 셀 마스크 라인 사이에 위치한다. 상기 제2 홈의 폭은 상기 제1 홈의 폭에 비하여 넓은 것이 바람직하다. 상기 제1 홈의 폭은 상기 제1 셀 마스크 라인의 폭과 동일할 수 있다. 상기 제2 홈의 폭은 상기 스트링 선택 마스크 라인의 폭과 동일할 수 있다.
일 실시예에 따르면, 상기 간격 조절막은 상기 제1 및 제2 마스크 패턴들에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
일 실시예에 따르면, 상기 셀 게이트 라인은 차례로 적층된 터널 절연막, 전하 저장 패턴, 블로킹 절연 패턴 및 제어 게이트 전극을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 3a 내지 도 8a는 본 발명의 일 실시예에 다른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 3b 내지 도 8b는 각각 도 3a 내지 도 8a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100, 이하, 기판이라 함)에 소자분리막을 형성하여 활성영역들(102)을 한정한다. 상기 활성영역들(102)은 제1 방향으로 연장되며 서로 나란히 배열된다. 물론, 상기 활성영역들(102)은 서로 이격되어 있다. 상기 활성영역(102)은 상기 소자분리막에 의하여 둘러싸인 상기 기판(100)의 일부이다.
상기 활성영역들(102)을 갖는 기판(100) 상에 식각 대상막(115)을 형성한다. 상기 식각 대상막(115)은 상기 기판(100) 상에 차례로 적층된 터널 절연막(104), 전하 저장막(106), 블로킹 절연막(108) 및 제어 게이트 도전막(110)을 포함할 수 있다. 상기 터널 절연막(104) 및 전하 저장막(106)은 상기 활성영역(102) 상에 차례로 적층될 수 있다. 즉, 상기 전하 저장막(106)은 상기 활성영역(102)을 덮는 라인 형태일 수 있다. 상기 터널 절연막(104)은 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 전하 저장막(106)은 도핑된 폴리실리콘 또는 언도프트(undoped) 폴리실리콘으로 형성될 수 있다. 이와는 달리, 상기 전하 저장막(106)은 깊은 준위(deep level)의 트랩들(traps)을 갖는 절연 물질(예컨대, 질화실리콘등)로 형성될 수 있다. 상기 전하 저장막(106)이 폴리실리콘으로 형성되는 경우에, 상기 전하 저장막(106)은 상기 활성영역(102)의 전체를 덮도록 형성될 수 있다.
이와는 달리, 상기 전하 저장막(106)이 깊은 준위의 트랩들을 갖는 절연 물질로 형성되는 경우에, 상기 전하 저장막(106)은 상기 활성영역(102)의 일부만으 덮을 수 있다. 이때, 상기 전하 저장막(106)이 덮는 활성영역(102)은 후속의 셀 게이트 라인들이 형성되는 영역이며, 상기 전하 저장막(106)이 덮지 않는 활성영역(102)은 후속의 접지 선택 및 스트링 선택 게이트 라인들이 형성되는 영역일 수 있다.
이하 실시예들에서 설명의 편의를 위하여, 상기 전하 저장막(106)은 폴리실리콘으로 형성된 경우에 대해서 설명한다. 하지만, 본 발명의 사상은 상기 전하 저장막(106)이 도핑된 폴리실리콘으로 형성하는 것에 국한되지 않는다. 상술한 것과 같이, 본 발명의 사상은 상기 전하 저장막(106)이 깊은 준위의 트랩들을 갖는 절연 물질인 경우에도 적용된다.
개구부(109)가 상기 블로킹 절연막(108)을 관통한다. 상기 개구부(109)는 후속의 접지 선택 게이트 라인 및 스트링 선택 게이트 라인이 형성되는 영역들에 각각 형성된다. 이로써, 제어 게이트 도전막(110)은 상기 개구부(109)를 경유하여 상기 전하 저장막(106)과 접속한다.
상기 블로킹 절연막(108)은 상기 터널 절연막(104)에 비하여 두꺼운 산화막으로 형성될 수 있다. 이와는 달리, 상기 블로킹 절연막(108)은 ONO(Oxide-Nitride-Oxide)로 형성될 수 있다. 이와는 또 다르게, 상기 블로킹 절연막(108)은 상기 터널 절연막(104)에 비하여 높은 유전상수를 갖는 고유전 물질을 포함할 수도 있다. 상기 제어 게이트 도전막(110)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 금속실리사이드(ex, 텅스텐실리사이드 또는 티타늄실리사이드등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 식각대상막(115) 상에 캐핑 절연막(117)을 형성할 수 있다. 상기 캐핑 절연막(117)은 상기 제어 게이트 도전막(110)에 대하여 식각 선택비를 갖는 절연물질로 형성할 수 있다. 예컨대, 상기 캐핑 절연막(117)은 산화막, 질화막 및 산화질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 캐핑 절연막(117)은 생략될 수도 있다.
상기 캐핑 절연막(117) 상에 제1 마스크막을 형성하고, 상기 제1 마스크막을 패터닝하여 제1 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들은 상기 제1 방향에 수직한(perpendicular) 제2 방향을 따라 나란히 연장된다. 상기 제1 마스크 패턴들은 서로 이격된다. 상기 제1 마스크 패턴들은 상기 캐핑 절연막(117) 상에 나란히 배치된 소스 마스크 라인(120d) 및 스트링 선택 마스크 라인(120s)을 포함한다. 또한, 상기 제1 마스크 패턴들은 상기 소스 마스크 라인(120d) 및 스트링 선택 마스크 라인(120s) 사이의 상기 캐핑 절연막(117) 상에 나란히 배열된 복수의 제1 셀 마스크 라인(120c)을 포함한다. 상기 제1 마스크 패턴들은 상기 소스 마스크 라인(120d)을 기준으로 대칭적인 구조인 것이 바람직하다. 상기 소스 마스크 라인(120d)은 후속에 공통 소스 영역이 형성되는 영역내에 형성된다.
상기 제1 셀 마스크 라인(120c)은 제1 폭(W1)을 갖고, 상기 스트링 선택 마스크 라인(120s)은 제2 폭(W2)을 갖는다. 상기 제2 폭(W2)은 상기 제1 폭(W1)에 비 하여 클 수 있다. 상기 복수의 제1 셀 마스크 라인(120c)은 등간격으로 이격되는 것이 바람직하다. 인접한 한쌍의 제1 셀 마스크 라인(120c)은 제1 간격(D1)으로 이격된다. 또한, 상기 스트링 선택 마스크 라인(120s)과 상기 스트링 선택 마스크 라인(120s)에 인접한 제1 셀 마스크 라인(120c)도 상기 제1 간격(D1)으로 이격된다. 다시 말해서, 상기 복수의 제1 셀 마스크 라인(120c) 및 스트링 선택 마스크 라인(120s)은 상기 제1 간격(D1) 만큼 등간격으로 이격된다. 상기 소스 마스크 라인(120d)과 상기 소스 마스크 라인(120d)에 인접한 제1 셀 마스크 라인(120c)은 제2 간격(D1)으로 이격된다. 상기 제1 간격(D1)은 상기 제1 셀 마스크 라인(120c)의 제1 폭(W1)에 비하여 크다. 상기 제1 간격(D1)은 상기 제1 셀 마스크 라인(120c)의 제1 폭(W1)의 3배 이상일 수 있다. 특히, 상기 제1 간격(D1)은 상기 제1 셀 마스크 라인(120c)의 제1 폭(W1)의 3배일 수 있다. 상기 제2 간격(D2)은 상기 제1 간격(D1)에 비하여 큰 것이 바람직하다.
상기 제1 마스크 패턴들(120d,120c,120s)은 상기 캐핑 절연막(117) 및 상기 식각 대상막(115)의 적어도 윗부분(예컨대, 제어 게이트 도전막(110))에 대하여 식각선택비를 갖는 물질로 형성한다. 예컨대, 폴리실리콘, 산화막, 질화막 또는 산화질화막등으로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 마스크 패턴들(120d,120c,120s)을 갖는 기판(100) 상에 간격 조절막(130)을 콘포말(conformal)하게 형성한다. 상기 간격 조절막(130)은 상기 제1 마스크 패턴들(120d,120c,120s)에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 간격 조절막(130)은 상기 제1 마스크 패턴 들(120d,120c,120s)의 상부면 및 측벽과, 상기 제1 마스크 패턴들(120d,120c,120s) 사이의 캐핑 절연막(117)의 상을 따라 콘포말하게 형성된다. 이에 따라, 상기 간격 조절막(130)은 상기 제1 마스크 패턴들(120d,120c,120s) 사이의 홈들(132,134)을 갖는다. 즉, 상기 홈들(132,134)은 상기 제1 마스크 패턴들(120d,120c,120s) 사이의 간격 조절막(130)에 의하여 둘러싸인다. 상기 홈들(132,134)은 상기 제1 마스크 패턴들(120d,120c,120s)과 평행하게 연장된다. 제1 홈들(132)이 인접한 한쌍의 제1 셀 마스크 라인들(120c) 사이, 및 스트링 선택 마스크 라인(120s)과 스트링 선택 마스크 라인(120s)에 인접한 제1 셀 마스크 라인(120c) 사이에 각각 배치된다. 상기 소스 마스크 라인(120d) 및 상기 소스 마스크 라인(120d)에 인접한 제1 셀 마스크 라인(120c) 사이에 제2 홈(132)이 배치된다.
상기 제1 홈(132)은 제3 폭(W3)을 갖고, 상기 제2 홈(134)은 제4 폭(W4)을 갖는다. 상기 제2 홈(134)의 제4 폭(W4)은 상기 제1 홈(132)의 제3 폭(W3)에 비하여 큰 것이 바람직하다. 상기 제1 홈(132)의 제3 폭(W3)은 상기 제1 셀 마스크 라인(120c)의 제1 폭(W1)과 동일한 것이 바람직하다. 상기 제2 홈(134)의 제4 폭(W4)은 상기 스트링 선택 마스크 라인(120s)의 제2 폭(W2)과 동일한 것이 바람직하다. 상기 간격 조절막(130)의 두께(t)는 상기 제1 셀 마스크 라인(120c)의 제1 폭(W1)과 동일한 것이 바람직하다. 물론, 상기 간격 조절막(130)의 두께는 상기 제1 폭(W1)과 다를 수도 있다.
도 5a 및 도 5b를 참조하면, 상기 홈들(132,134)을 채우는 제2 마스크막을 기판(100) 전면 상에 형성하고, 상기 제2 마스크막을 식각하여 상기 홈들(132,134) 내에 각각 배치된 제2 마스크 패턴들을 형성한다. 상기 제2 마스크막은 등방성 식각 공정으로 식각하여 상기 제2 마스크 패턴들을 형성하는 것이 바람직하다. 이와는 다르게, 상기 제2 마스크막은 이방성 식각 공정으로 식각되어 상기 제2 마스크 패턴들이 형성될 수도 있다.
상기 제2 마스크 패턴들은 상기 제1 홈들을(132)을 각각 채우는 복수의 제2 셀 마스크 라인(140c) 및 상기 제2 홈(134)을 채우는 접지 선택 마스크 라인(140g)을 포함한다. 상기 제1 마스크 패턴들(120d,120c,120s) 및 제2 마스크 패턴들(140g,140c)은 교대로 배치된다. 다시 말해서, 상기 접지 선택 마스크 라인(140g)은 상기 소스 마스크 라인(120d)과 상기 소스 마스크 라인(120d)에 인접한 제1 셀 마스크 라인(120c) 사이에 배치되고, 상기 제1 셀 마스크 라인들(120c)과 상기 제2 셀 마스크 라인들(140c)은 교대로 배치된다. 상기 스트링 선택 마스크 라인(120s)과 상기 스트링 선택 마스크 라인(120s)에 인접한 제1 셀 마스크 라인(120c) 사이에 상기 제2 셀 마스크 라인(140c)이 배치된다.
상기 제1 홈(132)에 기인하여, 상기 제2 셀 마스크 라인(140c)의 선폭은 상기 제1 홈(132)의 제3 폭(W3)과 동일하다. 또한, 상기 제2 홈(134)에 기인하여, 상기 접지 선택 마스크 라인(140g)의 선폭은 상기 제2 홈(134)의 제4 폭(W4)과 동일하다. 이에 따라, 상기 접지 선택 마스크 라인(140g)은 상기 스트링 선택 마스크 라인(120s)과 동일한 폭을 가질 수 있으며, 상기 제2 셀 마스크 라인(140c)은 상기 제1 셀 마스크 라인(120c)과 동일한 폭을 가질 수 있다.
상기 간격 조절막(130)은 상기 제2 마스크 패턴들(140g,140c)에 대해서도 식 각선택비를 갖는다. 예컨대, 상기 제1 및 제2 마스크 패턴들(120d,120c,120s,140g,140c)은 폴리실리콘으로 형성하고, 상기 간격 조절막(130)은 산화막으로 형성될 수 있다.
상기 간격 조절막(130)으로 인하여, 교대로 배치된 상기 제1 마스크 패턴들(120d,120c,120s)과 상기 제2 마스크 패턴들(140g,140c)은 등간격으로 배열된다. 특히, 상기 제1 및 제2 마스크 패턴들(120d,120c,120s,140g,140c)은 인접한 다른 마스크 패턴들과 상기 간격 조절막(130)의 두께(t) 만큼 등간격으로 배열된다.
또한, 상기 소스 마스크 라인(120d)과 상기 스트링 선택 마스크 라인(120s) 사이에는 홀수개의 제1 및 제2 마스크 패턴들(140g,120c,140c)이 형성된다. 이때, 상기 소스 마스크 라인(120d)에 가장 인접한 제2 마스크 패턴은 상기 접지 선택 마스크 라인(140g)임으로, 상기 소스 마스크 라인(120d) 및 상기 스트링 선택 마스크 라인(120s) 사이의 제1 및 제2 셀 마스크 라인들(120c,140c)의 합한 수는 짝수개이다. 그 결과, 상기 제1 및 제2 셀 마스크 라인들(120c,140c)의 합한 수는 2n (여기서, n은 3 이상의 자연수)개로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 기판(100) 전면 상에 개구부(144)를 갖는 감광막 패턴(142)을 형성한다. 상기 개구부(144)는 상기 소스 마스크 라인(120d) 상에 형성된 간격 조절막(130)을 노출시킨다. 상기 감광막 패턴(142)을 마스크로 사용하여 상기 간격 조절막(130)을 식각하여 상기 소스 마스크 라인(120d)을 노출시킨다. 상기 노출된 소스 마스크 라인(120d)을 제거한다. 상기 노출된 소스 마스 크 라인(120d)은 등방성 식각으로 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 감광막 패턴(142)을 제거하고, 상기 제1 및 제2 마스크 패턴들(140g,120c,140c,120s) 양측의 상기 간격 조절막(130) 및 상기 캐핑 절연막(117)을 연속적으로 이방성 식각하여 상기 식각 대상막(115)을 노출시킨다. 이에 따라, 상기 제1 및 제2 마스크 패턴들(140g,120c,140c,120s) 사이에는 빈 영역인 스페이스(space)가 형성된다. 상기 간격 조절막(130)으로 인해, 상기 제1 및 제2 셀 마스크 라인들(120c,140c)의 각각의 양측에 형성된 스페이스의 폭은 모두 동일하다. 특히, 상기 접지 선택 마스크 라인(140g)과 상기 접지 선택 마스크 라인(140g)에 가장 인접한 제1 셀 마스크 라인(120c) 양측의 스페이스 폭들도 서로 동일하다. 이와 마찬가지로, 상기 스트링 선택 마스크 라인(120s)에 가장 인접한 제2 셀 마스크 라인(120c) 양측의 스페이스 폭들도 서로 동일하다.
상기 제1 셀 마스크 라인들(120c) 및 스트링 선택 마스크 라인(120s) 아래에는 상기 캐핑 절연막(117)의 일부인 캐핑 절연 패턴(117a)이 각각 존재하다. 상기 제2 셀 마스크 라인들(140c) 및 접지 선택 마스크 라인(140g) 아래에는 상기 캐핑 절연 패턴(117a)과 더불어 상기 간격 조절막(130)의 일부인 잔여 패턴들(130a)이 각각 존재한다.
도 8a 및 도 8b를 참조하면, 상기 접지 선택 마스크 라인(140g), 제1 및 제2 셀 마스크 라인들(120c,140c)과 스트링 선택 마스크 라인(120s)을 식각마스크로 사용하여 상기 식각 대상막(115)을 패터닝한다. 이에 따라, 접지 선택 게이트 라인(150g), 셀 게이트 라인들(150c) 및 스트링 선택 게이트 라인(150s)이 형성된다. 상기 접지 선택 게이트 라인(150g)은 상기 접지 선택 마스크 라인(140g) 아래에 형성되고, 상기 셀 게이트 라인들(150c)은 상기 제1 및 제2 셀 마스크 라인들(120c,140c) 아래에 각각 형성된다. 상기 스트링 선택 게이트 라인(150s)은 상기 스트링 선택 마스크 라인(120s) 아래에 형성된다.
상기 셀 게이트 라인(150c)은 차례로 적층된 터널 절연막, 전하 저장 패턴, 블로킹 절연 패턴 및 제어 게이트 전극을 포함한다. 이에 더하여, 상기 셀 게이트 라인(150c)은 제어 게이트 전극 상에 배치된 상기 캐핑 절연 패턴(117a)을 더 포함할 수 있다. 상기 전하 저장 패턴은 상술한 바와 같이, 폴리실리콘으로 형성되거나 깊은 준위의 트랩들을 갖는 절연 물질로 형성될 수 있다. 상기 접지 선택 게이트 라인(150g)은 차례로 적층된 게이트 절연막 및 접지 선택 게이트 전극을 포함한다. 이에 더하여, 상기 접지 선택 게이트 라인(150g)은 접지 선택 게이트 전극 상에 배치된 상기 캐핑 절연 패턴(117a)을 더 포함할 수 있다. 상기 접지 선택 게이트 전극은 상기 제어 게이트 도전막(110)의 일부를 포함한다. 이에 더하여, 상기 접지 선택 게이트 전극은 상기 전하 저장막(106)의 일부를 포함할 수도 있다. 이 경우에, 상기 접지 선택 게이트 전극내 제어 게이트 도전막(110)의 일부 및 전하 저장막(106)의 일부는 상기 개구부(109)를 통하여 서로 접속된다. 상기 스트링 선택 게이트 라인(150s)은 차례로 적층된 게이트 절연막 및 스트링 선택 게이트 전극을 포함한다. 이에 더하여, 상기 스트링 선택 게이트 라인(150s)은 상기 스트링 선택 게이트 전극 상에 배치된 상기 캐핑 절연 패턴(117a)을 더 포함할 수 있다. 상기 스트링 선택 게이트 전극은 상기 제어 게이트 도전막(110)의 다른 일부를 포함한다. 이에 더하여, 상기 스트링 선택 게이트 전극은 상기 전하 저장막(106)의 다른 일부를 더 포함할 수 있다. 이 경우에, 상기 스트링 선택 게이트 전극내 상기 전하 저장막(106)의 다른 일부 및 제어 게이트 도전막(110)의 다른 일부는 상기 개구부(109)를 통하여 서로 접속된다.
상기 제1 및 제2 마스크 패턴들(120c,120g,140g,140c)을 제거하고, 상기 제2 마스크 패턴들(140g,140c) 아래의 잔여 패턴들(130a)을 제거한다. 상기 잔여 패턴들(130a)을 제거할때, 상기 캐핑 절연 패턴들(117a)도 제거될 수 있다. 이와는 다르게, 도시된 바와 같이, 상기 캐핑 절연 패턴들(117a)은 잔존할 수 있다.
상기 게이트 라인들(150g,150c,150s)을 마스크로 사용하여 도펀트 이온들을 상기 활성영역(102)에 주입하여 공통 소스 영역(152s), 셀 소스/드레인 영역(152c) 및 공통 드레인 영역(152d)을 형성한다. 상기 공통 소스 영역(152s)은 상기 접지 선택 게이트 라인(150g)의 일측의 활성영역(102)에 형성된다. 상기 셀 소스/드레인 영역(152)은 상기 셀 게이트 라인(150c) 양측의 상기 활성영역(102)에 형성된다. 상기 공통 드레인 영역(152d)은 상기 스트링 선택 게이트 라인(150s) 일측의 상기 활성영역(102)에 형성된다. 상기 공통 소스 영역(152s) 및 공통 드레인 영역(152d) 사이에 상기 접지 선택 게이트 라인(150g), 셀 게이트 라인들(150c), 셀 소오스/드레인 영역들(152c) 및 스트링 선택 게이트 라인(150s)이 형성된다.
상기 기판(100) 전면을 덮는 층간 절연막(154)을 형성하고, 상기 층간 절연막(154)을 패터닝하여 상기 공통 소스 영역(152s)을 노출시키는 소스 그루브(156, source groove)를 형성한다. 상기 소스 그루브(156)는 상기 게이트 라인 들(150g,150c,150s)과 평행하게 연장된다. 이어서, 상기 소스 그루브(156)를 채우는 소스 라인(158)을 형성한다. 상기 소스 라인(158)은 도전 물질로 형성된다.
상술한 비휘발성 기억 소자의 형성 방법에 따르면, 제1 마스크 패턴들에 포함된 소스 마스크 라인(120d), 제1 셀 마스크 라인들(120c) 및 스트링 선택 마스크 라인(120s)은 서로 넓은 간격으로 이격된다. 이에 따라, 상기 제1 마스크 패턴들(120d,120c,120s)의 노광 공정은 매우 용이해진다. 이어서, 상기 간격 조절막(130)으로써, 홈들(132,134)을 형성하고, 홈들을 채우는 제2 마스크 패턴들(140g,140c)을 형성한다. 이에 따라, 상기 제2 마스크 패턴들(140g,140c)은 상기 제1 마스크 패턴들(120d,120c,120s) 사이에 자기정렬적으로 형성된다. 또한, 상기 간격 조절막(130)의 두께(t)에 의하여, 상기 제1 및 제2 마스크 패턴들(120d,120c,120s,140g,140c)은 서로 등간격으로 배치된다. 그 결과, 접지 선택 게이트 라인(150g) 및 스트링 선택 게이트 라인(150s) 사이에 배치된 모든 셀 게이트 라인들(150c)의 각각은 양측에 동일한 스페이스 폭을 가질 수 있다. 이로써, 상기 셀 게이트 라인들(150c)을 포함하는 셀 트랜지스터의 특성 산포를 최소화할 수 있다.
이에 더하여, 상기 제1 마스크 패턴들은 후속에 공통 소스 영역이 형성되는 영역에 배치된 소스 마스크 라인(120d)을 포함한다. 이에 따라, 상기 소스 마스크 라인(120)과 스트링 선택 마스크 라인(120s) 사이에는 하나의 접지 선택 마스크 라인(140g)과, 제1 및 제2 셀 마스크 라인들(120c,140c)의 합한 수가 짝수개로 구현 된다. 그 결과, 상기 제1 및 제2 셀 마스크 라인들(120c,140c)의 합한 수가 2n 개(n은 3 이상의 자연수)로 구현될 수 있다.
상술한 방법에 의해 형성된 비휘발성 기억 소자의 셀 트랜지스터들의 특성 산포를 확인 실험 데이터를 도 13의 그래프에 도시하였다. 실험에 사용된 비휘발성 기억 소자는 접지 선택 게이트 라인(150g)과 스트링 선택 게이트 라인(150s) 사이에 32개의 셀 게이트 라인들(150c)을 등간격으로 형성하였다. 도 13을 참조하여 본 발명에 따른 비휘발성 기억 소자의 셀들의 특성 산포를 설명한다.
도 13는 본 발명의 실시예에 따른 비휘발성 기억 소자의 셀들의 특성을 설명하기 위한 그래프이다. 그래프에서 x 축은 소거 시간을 나타내고, y축은 문턱전압을 나타낸다.
도 8a, 도 8b 및 도 13을 참조하면, 실선(200)은 접지 선택 게이트 라인(150g)으로부터 13번째 위치한 셀 게이트 라인(150c)을 포함하는 셀 트랜지스터의 문턱전압을 나타내고, 점선(210)은 접지 선택 게이트 라인(150g)으로부터 32번째 위치한 셀 게이트 라인(150c)을 포함하는 셀 트랜지스터의 문턱전압을 나타낸다. 즉, 상기 점선(210)은 스트링 선택 게이트 라인(150s)에 가장 가까운 셀 게이트 라인(150c)을 포함하는 셀 트랜지스터의 문턱전압을 나타낸다.
도시된 바와 같이, 상기 점선(210)의 소거 시간에 따른 문턱전압의 변화는 상기 실선(200)과 거의 같음을 알 수 있다. 이로 볼때, 32개의 셀 트랜지스터들 중에서 스트링 선택 게이트 라인(150s)에 인접한 셀 트랜지스터의 소거 문턱전압 및 소거 시간이 32개의 셀 트랜지스터들 중에서 중앙부에 위치한 셀 트랜지스터의 소거 문턱전압 및 소거 시간과 거의 같음을 알 수 있다. 결과적으로, 접지 선택 게이트 라인(150g) 및/또는 스트링 선택 게이트 라인(150s)에 인접한 셀 트랜지스터의 특성 산포가 최소화 되었음을 알 수 있다.
(제2 실시예)
본 실시예에 따른 비휘발성 기억 소자의 형성 방법은 상술한 제1 실시예와 유사하다. 따라서, 상술한 제1 실시예와 동일한 구성요소는 동일한 참조부호를 사용한다. 또한, 본 실시예에 따른 비휘발성 기억 소자의 형성 방법은 상술한 제1 실시예에서 도 3a 내지 도 5a 및 도 3b 내지 도 5b를 참조하여 설명한 방법들을 포함할 수 있다.
도 9a 내지 도 12a는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 9b 내지 도 12b는 각각 도 9a 내지 도 12a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5a, 도 5b, 도 9a 및 도 9b를 참조하면, 접지 선택 마스크 라인(140g) 및 제2 셀 마스크 라인들(140c)을 형성한 후에, 소스 마스크, 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들(120d,140g,120c,140c,120s) 양측의 간격 조절막(130) 및 캐핑 절연막(117)을 연속적으로 이방성 식각하여 식각 대상막(115)을 노출시킨다. 이에 따라, 상기 제1 및 제2 마스크 패턴들(120d,120c,120s,140g,140c) 양측에 스페이스(space)가 형성된다. 소스 마스크 라인(120d) 아래에는 캐핑 절연막(117)의 일부인 잔여 패턴(117a)이 배치된다.
도 10a 및 도 10b를 참조하면, 상기 소스 마스크, 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들(120d,140g,120c,140c,120s)을 식각마스크로 사용하여 상기 식각 대상막(115)을 패터닝한다. 이에 따라, 더미 소스 라인(150d), 접지 선택 게이트 라인(150g), 복수의 셀 게이트 라인들(150c) 및 스트링 선택 게이트 라인(150s)이 형성된다. 상기 더미 소스 라인(150d)은 상기 셀 게이트 라인(150c)과 동일한 물질층들로 적층될 수 있다.
이어서, 상기 소스 마스크, 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들(120d,140g,120c,140c,120s)을 제거하고, 접지 선택 및 제2 셀 마스크 라인들(140g,140c) 아래에 각각 위치한 잔여 패턴들(130a)을 제거한다. 상기 잔여 패턴들(130a)을 제거할때, 상기 게이트 라인들(150g,150c,150s) 및 더미 소스 라인(150d)의 포함된 캐핑 절연 패턴들(117a)이 제거될 수 있다. 이와는 달리, 상기 게이트 라인들(150g,150c,150s) 및 더미 소스 라인(150d)의 포함된 캐핑 절연 패턴들(117a)은 잔존할 수 있다.
이어서, 상기 더미 소스 라인(150d) 및 게이트 라인들(150g,150c,150s)을 마스크로 사용하여 제1 도펀트 이온들을 활성영역(102)에 주입한다. 이에 따라, 제1 도펀트 도핑 영역(152f), 셀 소스/드레인 영역(152c) 및 공통 드레인 영역(152d)이 형성된다. 제1 도펀트 도핑 영역(152f)은 더미 소스 라인(150d)과 접지 선택 게이트 라인(150g) 사이의 활성영역(102)에 형성된다.
이어서, 기판(100) 전면 상에 층간 절연막(154)을 형성한다. 상기 층간 절연 막(154)을 패터닝하여 상기 더미 소스 라인(150d)을 노출시키는 예비 소스 그루브(155)를 형성한다.
도 11a 및 도 11b를 참조하면, 상기 노출된 더미 소스 라인(150d)을 제거하여 소스 그루브(156)를 형성한다. 상기 소스 그루브(156)을 통하여 제2 도펀트 이온들을 상기 소스 그루브(156) 아래의 활성영역(102)에 주입한다. 이에 따라, 제2 도펀트 도핑 영역(157)이 형성된다. 상기 제1 및 제2 도펀트 이온들은 서로 동일한 타입의 도펀트들이다. 이에 따라, 제1 및 제2 도펀트 도핑 영역들(152f,157)은 서로 옆으로 접속된다. 상기 제1 및 제2 도펀트 도핑 영역들(152f,157)은 공통 소스 영역(152s')을 구성한다.
도 12a 및 도 12b를 참조하면, 상기 소스 그루브(156)를 채우는 소스 라인(158)을 형성한다. 상기 소스 라인(158)은 상기 공통 소스 영역(152')과 접속한다.
본 실시예에 따른 비휘발성 기억 소자의 형성 방법에 따르면, 소스 마스크 라인(120d)을 제거하기 위한 노광 공정이 요구되지 않는다. 또한, 소스 마스크 라인(120d)에 의해 형성된 더미 소스 라인(150d)은 소스 그루브(156)를 형성하기 위한 포토 마스크를 사용하여 제거한다. 이에 따라, 소스 마스크 라인(120d)과 관련된 추가적인 노광 공정이 요구되지 않음으로써, 비휘발성 기억 소자의 제조 단가를 감소시켜 생산성을 향상시킬 수 있다.
본 발명에 따르면, 넓은 간격의 제1 마스크 패턴들을 형성한 후에, 간격 조 절막을 콘포말하게 형성하고, 상기 간격 조절막에 의해 상기 제1 마스크 패턴들 사이에 각각 정의된 홈들을 채우는 제2 마스크 패턴들을 형성한다. 이에 따라, 제1 마스크 패턴들을 형성하기 위한 노광 공정의 마진을 확보함과 더불어, 접지 선택 게이트 라인, 셀 게이트 라인들 및 스트링 선택 게이트 라인들을 모두 등간격으로 형성할 수 있다. 그 결과, 스트링 선택 및/또는 접지 선택 게이트 라인들에 인접한 셀 트랜지스터의 특성 산포를 최소화할 수 있다.
또한, 상기 제1 마스크 패턴들은 소스 마스크 라인과 스트링 선택 마스크 라인 및 이들 사이에 배치된 복수의 제1 셀 마스크 라인들을 포함한다. 그 결과, 상기 소스 마스크 라인과 스트링 선택 마스크 라인 사이에는 하나의 접지 선택 마스크 라인과 제1 및 제2 셀 마스크 라인들의 합한 수가 짝수개로 구현된다. 이로써, 상기 제1 및 제2 셀 마스크 라인들의 합한 수를 2n 개(n은 3 이상의 자연수)로 구현하는 것이 가능하다.

Claims (15)

  1. 기판에 형성된 식각 대상막 상에 소스 마스크 라인 및 스트링 선택 마스크 라인과, 상기 소스 마스크 및 스트링 선택 마스크 라인들 사이에 배치된 복수의 제1 셀 마스크 라인을 포함하는 제1 마스크 패턴들을 나란히 형성하는 단계;
    상기 제1 마스크 패턴들이 형성된 기판을 콘포말하게 덮고, 상기 제1 마스크 패턴들 사이에 각각 상기 제1 마스크 패턴들과 평행하게 연장된 홈들을 가지는 간격 조절막을 형성하는 단계;
    상기 홈들을 각각 채우는 제2 마스크 패턴들을 형성하되, 상기 제2 마스크 패턴들은 상기 소스 마스크 라인에 인접한 접지 선택 마스크 라인 및 상기 제1 셀 마스크 라인들과 교대로 배치된 복수의 제2 셀 마스크 라인을 포함하는 단계;
    상기 접지 선택, 스트링 선택, 제1 셀 및 제2 셀 마스크 라인들 양측의 상기 간격 조절막을 이방성 식각하여 식각 대상막을 노출시키는 단계; 및
    상기 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들을 식각마스크로 사용하여 상기 식각 대상막을 패터닝하여 접지 선택 게이트 라인, 복수의 셀 게이트 라인들 및 스트링 선택 게이트 라인을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 대상막을 패터닝하기 전에,
    상기 소스 마스크 라인을 제거하는 단계를 더 포함하되, 상기 소스 마스크 라인 아래의 식각 대상막은 상기 패터닝 공정시 제거되는 비휘발성 기억 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 게이트 라인들을 형성한 후에,
    상기 접지 선택, 셀 및 스트링 선택 게이트 라인들을 마스크로 사용하여 상기 기판에 도펀트 이온들을 주입하여 공통 소스 영역, 셀 소스/드레인 영역 및 공통 드레인 영역을 형성하는 단계;
    상기 기판 전면을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 공통 소스 영역을 노출시키는 소스 그루브를 형성하는 단계; 및
    상기 소스 그루브를 채우는 소스 라인을 형성하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 마스크 패턴들을 제거하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 식각 대상막을 패터닝하는 단계는,
    상기 소스 마스크, 접지 선택, 제1 셀, 제2 셀 및 스트링 선택 마스크 라인들을 식각마스크로 사용하여 상기 식각 대상막을 패터닝하여 더미 소스 라인, 상기 접지 선택 게이트 라인, 상기 복수의 셀 게이트 라인들 및 상기 스트링 선택 게이트 라인을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 더미 소스 라인 및 게이트 라인들을 형성한 후에,
    상기 더미 소스 라인, 상기 접지 선택, 복수의 셀 및 스트링 선택 게이트 라인들을 마스크로 사용하여 제1 도펀트 이온들을 상기 제1 기판에 주입하여 제1 도핑 영역, 셀 소스/드레인 영역 및 공통 드레인 영역을 형성하는 단계;
    상기 기판 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 더미 소스 라인을 노출시키는 예비 소스 그루브를 형성하는 단계;
    상기 노출된 더미 소스 라인을 제거하여 소스 그루브를 형성하는 단계;
    상기 소스 그루브를 통하여 제2 도펀트 이온들을 상기 기판에 주입하여 제2 도핑 영역을 형성하는 단계; 및
    상기 소스 그루브를 채우는 소스 라인을 형성하는 단계를 더 포함하되, 상기 제1 도핑 영역은 상기 더미 소스 라인과 상기 접지 선택 게이트 라인 사이의 기판에 형성되고, 상기 제1 및 제2 도핑 영역들은 서로 접속되어 공통 소스 영역을 구 성하는 비휘발성 기억 소자의 형성 방법.
  7. 제 6 항에 있어서,
    제1 및 제2 마스크 패턴들을 제거하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 셀 마스크 라인들을 합한 수는 2n개(n은 3 이상의 자연수)인 비휘발성 기억 소자의 형성 방법.
  9. 제 1 항에 있어서,
    인접한 한쌍의 제1 셀 마스크 라인들 사이에 위치한 홈의 폭은 상기 제1 셀 마스크 라인의 폭과 동일한 비휘발성 기억 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 간격 조절막의 두께는 상기 제1 셀 마스크 라인의 폭과 동일한 비휘발성 기억 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 홈들은 제1 홈 및 제2 홈을 포함하고,
    상기 제1 홈은 인접한 한쌍의 상기 제1 셀 마스크 라인들 사이, 및 상기 스트링 선택 마스크 라인과 상기 스트링 선택 마스크 라인에 인접한 상기 제1 셀 마스크 라인 사이에 위치하고,
    상기 제2 홈은 상기 소스 마스크 라인과 상기 소스 마스크 라인에 인접한 상기 제1 셀 마스크 라인 사이에 위치하고,
    상기 제2 홈의 폭은 상기 제1 홈의 폭에 비하여 넓은 비휘발성 기억 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 홈의 폭은 상기 제1 셀 마스크 라인의 폭과 동일한 비휘발성 기억 소자의 형성 방법.
  13. 제 11 항에 있어서,
    상기 제2 홈의 폭은 상기 스트링 선택 마스크 라인의 폭과 동일한 비휘발성 기억 소자의 형성 방법.
  14. 제 1 항에 있어서,
    상기 간격 조절막은 상기 제1 및 제2 마스크 패턴들에 대하여 식각선택비를 갖는 물질로 형성하는 비휘발성 기억 소자의 형성 방법.
  15. 제 1 항에 있어서,
    상기 셀 게이트 라인은 차례로 적층된 터널 절연막, 전하 저장 패턴, 블로킹 절연 패턴 및 제어 게이트 전극을 포함하는 비휘발성 기억 소자의 형성 방법.
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