JP3540640B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、とくに電荷蓄積層と制御ゲート層とが積層された電気的書き換え可能なメモリセルを用いた不揮発性半導体記憶装置の微細化と高性能化に関するものである。
【0002】
【従来の技術】
従来、電気的にデータの書き換えが可能な不揮発性半導体記憶装置(以下、EEPROM: Electrically Erasable and Programmable Read Only Memory と呼ぶ)の一種として、電荷蓄積層と制御ゲート層との積層構造を有するMOSトランジスタ構造のメモリセルが、複数個マトリクス状に配置されたものが知られている。
【0003】
図11は、メモリセルを複数個直列に接続し、NAND型セルアレイを構成したEEPROMの平面図の一部を示している。複数の信号線BLj (j=1〜3の場合を例示、以下ビット線と呼ぶ。)と共通線(以下ソース線と呼ぶ。)とが、それぞれ、ビット線コンタクトとソース線コンタクトとを介して、複数のメモリセルMi,j (i=1〜16、j=1〜3の場合を例示)に接続されている。ソース線には基準電圧(例えば接地)が与えられる。
【0004】
この複数のメモリセルは、各j列に対してi=1〜16のメモリセルが、ソース/ドレインとなる拡散層を隣接するもの同士で共有し、NAND型に直列接続されている。
【0005】
前記メモリセルは、それぞれ電荷蓄積層(破線のハッチで例示)と、電荷蓄積層の電荷量を制御する制御ゲート層との積層ゲート構造を有し、電荷蓄積層は隣り合うビット線の間で分離されている。前記メモリセルの制御ゲート層はビット線BLj (j=1〜3)と交差する複数本のワード線WLi (i=1〜16)として一続きに形成されており、1本のワード線WLi にはビット線BLj 毎に1つのメモリセルMi,j が接続される。
【0006】
これらメモリセル群に対して、選択的にデータの書き込み、読み出しをするために、NAND型に接続された複数のメモリセルMi,j (i=1〜16、j=1〜3)の両端には、スイッチングトランジスタからなる2個の選択ゲートセルSk,j (k=1,2、j=1〜3)が接続される。
【0007】
すなわち、ビット線コンタクト及びソース線コンタクトにそれぞれ隣接して、前記複数のメモリセルMi,j の両端に、2つの選択ゲートセルSk,j が配置される。前記複数のメモリセルMi,j と2個の選択ゲートセルSk,j とはビット線BLj 方向に延在する素子領域に、隣接するもの同士がソース/ドレイン拡散層を共有するように形成され、これらの素子領域の間は素子分離領域で互いに分離される。
【0008】
なお、選択ゲートセルSk,j のスイッチング制御は、2本の選択ゲートSGk (k=1,2)によりなされる。ここで選択ゲートセルは、必ずしもビット線及びソース線側に各1個配置されるばかりでなく、それぞれ複数個の選択ゲートセルを配置する場合もある。
【0009】
図12は、図11におけるNAND型の複数のメモリセルMi,1 (i=1〜16)と、2つの選択ゲートセルSk,1 (k=1,2)との、ビット線方向に平行なB−B断面を示している。
【0010】
前記メモリセルMi,1 及び選択ゲートセルSk,1 は、シリコン基板1(Pウエル)と、メモリセル及び選択ゲートセルのソース/ドレイン領域となるN型拡散層1aと、シリコン基板上に形成された薄いシリコン酸化膜からなる第1のゲート絶縁膜4と、ポリシリコンからなる電荷蓄積層5と、前記電荷蓄積層5の上に形成された、第1のゲート絶縁膜4に比べて厚い第2のゲート絶縁膜6と、ポリシリコンからなる制御ゲート層7とから構成される。
【0011】
ここで、メモリセルMi,1 に含まれる電荷蓄積層5はフローティング状態とされ、薄い第1のゲート絶縁膜4を介して、メモリセルのN型チャネルから前記電荷蓄積層5に電子をトンネル注入することにより、メモリセルへの書き込みが行われる。このとき、制御ゲート層7には書き込みを制御する制御電圧が印加される。なお、EEPROMの動作については後に詳細に説明する。
【0012】
図12に示すEEPROMは、このほか層間絶縁膜8と、ビット線9(BL1 )と、ビット線コンタクト10と、ソース線11と、ソース線コンタクト12とから構成される。図11のワード線方向に沿ったM1,j (j=1〜3)とBLj (j=1〜3)とのA−A断面を図13に示す。
【0013】
なお、図13において図12と同一部分には同一の参照番号を付している。WL1 は一続きの制御ゲート層7からなるワード線13である。メモリセルM1,j (j=1〜3)はアイソプレーナ型の素子分離領域3aで分離される。
【0014】
図12の断面構造では、選択ゲートセルSk,1 のゲートはメモリセルMi,1 と同様、電荷蓄積層5と制御ゲート層7との積層構造を有するが、選択ゲートセルSk,1 は、単にメモリセル群に対して選択的にデータの書き込み、読み出しをするためのスイッチングトランジスタに過ぎないから、従来、選択ゲートセルSk,1 には、特にフローティング状態の電荷蓄積層5を設ける必要はないと考えられてきた。
【0015】
一方、図12に示すように、選択ゲートセルSk,1 とメモリセルMi,1 とが同様に積層ゲート構造を有するようにすれば、両者を別構造にする場合に比べてマスク合わせ工程が簡単になり高集積化に有利である。このため、従来選択ゲートセルにもメモリセルと同様に電荷蓄積層5を形成し、その後、選択ゲートセルの電荷蓄積層5にコンタクトをとる方法が多く用いられてきた。
【0016】
一例として、ビット線側の選択ゲートセルの電荷蓄積層5にコンタクトをとる従来の方法を図14に示す。右下がりの破線(一部実線)のハッチで示す電荷蓄積層(FG; Floating Gate )と左下がりハッチで示す制御ゲート層(CG; Control Gate)は、電荷蓄積層5と制御ゲート7の平面形状を示している。
【0017】
SG1 はビット線側の選択ゲートを、WL1 はこれと隣り合うワード線を示している。縦の一点鎖線の範囲は素子分離領域である。また、WL1 の内部の縦の破線は素子分離領域上でFGが分離されることを示している。なお、CGの下部に形成されるFG部分は破線のハッチで示されている。
【0018】
図14に示すように、選択ゲートSG1 では全域にわたって一続きのFGが形成され、素子分離領域上でCGを一部除去し、かつコンタクト領域のFGをパッド状に広げてFGにコンタクトをとる。このように、コンタクト部分の合わせマージンを必要とするため、EEPROMの高集積化に対して大きな妨げとなる。一方、図11のワード線に縦の破線で示されるように、メモリセルMi,j の電荷蓄積層5は、隣り合うビット線に属するものが素子分離領域上で互いに分離される。図11の平面図において、選択ゲートSG1 、SG2 に接続される選択ゲートセルSk,j には電荷蓄積層5の境界を示す縦の破線が示されていないが、実際には、図14に示されるように、一続きの電荷蓄積層5が形成される。
【0019】
なお、図11では、図14に示す電荷蓄積層と制御ゲート層との接続部分の構造は省略されている。また、図14ではWL1 に積層される電荷蓄積層(FG)が素子分離領域上で互いに分離されるので、前記電荷蓄積層の境界がWL1 に縦の破線で示されている。
【0020】
図15は、メモリセルMi,j の電荷蓄積層としてポリシリコンを堆積した後、隣り合うビット線間の電荷蓄積層を分断するための、リソグラフィー工程に用いるマスクパターンの平面図を示している。図15において、M1,j (j=1〜3)、及びS1,j (j=1〜3)は、それぞれメモリセル、及び選択ゲートセルの形成位置を示している。なお、WL1 、SG1 は、それぞれワード線及び選択ゲートである。
【0021】
図15に示すように、ワード線WL1 に接続されるメモリセルM1,j では、隣り合うビット線間の電荷蓄積層を分断する必要があるが、選択ゲートSG1 に接続される選択ゲートセルS1,j では電荷蓄積層は一続きにされる。
【0022】
このため図15に示すマスクパターンは、電荷蓄積層を分断する領域と分断しない領域との間に、図の矢印に示すような境界を設けなければならない。しかし、リソグラフィー工程において、マスクパターンにこのような境界が含まれれば、境界が無い場合に比べて新たな合わせ余裕をとる必要を生じ、メモリセルが接続されるワード線WL1 と選択ゲートセルが接続される選択ゲートSG1 との間隔を最小にすることが非常に困難になる。
【0023】
次に、図16に示すように、選択ゲートセルの制御ゲート層7を単層構造にして、選択ゲートセルの電荷蓄積層へのコンタクトを除去し、高集積化を容易にしようとするときの問題点について説明する。
【0024】
図16は、図11における複数のメモリセルMi,1 (i=1〜16)と、2つの選択ゲートセルSk,1 (k=1,2)との、ビット線に平行なB−B断面図である。
【0025】
図16において、メモリセルMi,1 は電荷蓄積層5と制御ゲート層7との積層ゲート構造を有するのに対して、選択ゲートセルSk,1 は制御ゲート層7の単層ゲート構造を有する。単層ゲート構造とするためには、選択ゲートセルSk,1 において、メモリセルに含まれる2層のゲート材の内いずれか一方を加工、除去しなければならない。
【0026】
図15の説明と同様に、選択ゲートセルの一方のゲート材を除去するためには、リソグラフィ工程において新たなマスク合わせが必要となり、合わせ余裕をとらなければならない。このため、メモリセルMi,1 が接続されるワード線WLi (i=1〜16)同士の間隔に比べて、選択ゲートセルSk,1 (k=1,2)が接続される選択ゲートSGk (k=1,2)と前記ワード線WLi との間隔を十分小さくすることができず、メモリセルアレイ微細化の大きな問題点となる。
【0027】
一方、図17に示すように、メモリセルMi,1 (i=1〜16)と選択ゲートセルSk,1 (k=1,2)とがいずれも電荷蓄積層5と制御ゲート層7との積層構造を備え、かつ、メモリセルMi,1 と同様に、選択ゲートセルSk,1 の電荷蓄積層5も隣り合うビット線の間で分断される場合の問題点について説明する。
【0028】
図17は、図11におけるNAND型の複数のメモリセルMi,1 (i=1〜16)と、2つの選択ゲートセルSk,1 (k=1,2)との、ビット線方向に平行なB−B断面図である。
【0029】
このとき、選択ゲートセルSk,1 の電荷蓄積層5が隣り合うビット線の間で分断されているため、電荷蓄積層5と制御ゲート層7との接続は、図14に示すコンタクトを多数設けるよりも、選択ゲートセルSk,1 における電荷蓄積層5と制御ゲート7との間の第2のゲート絶縁膜6を除去する方が集積密度の向上にとって有利である。
【0030】
しかし、メモリセルMi,1 では第2のゲート絶縁膜6を残さなければならないので、選択ゲートセルSk,1 の第2のゲート絶縁膜6のみを除去するため、図18に示すようなマスクパターンが必要となる。
【0031】
図18において、一続きの横の破線は、それぞれメモリセルM1,j (j=1〜3)が接続されるワード線WL1 と、選択ゲートセルS1,j (j=1〜3)が接続される選択ゲート線SG1 の配置を示す。また、ワード線WL1 と選択ゲートSG1 の縦の破線は、それぞれメモリセルM1,j と選択ゲートセルS1,j の電荷蓄積層5の配置を示す。
【0032】
図18に示すマスクパターンを用いて、選択ゲートセルS1,j を形成する領域における第2のゲート絶縁膜6を除去することにより、選択ゲートセルS1,j に含まれる電荷蓄積層5は、全て選択ゲートSG1 と接続される。
【0033】
しかし、図18のマスクパターンは、第2のゲート絶縁膜6を除去する領域と除去しない領域との間に、矢印に示すような境界を設ける必要があり、新たな合わせ余裕をとらなければならないので、メモリセルM1,j が接続されるワード線WL1 と、選択ゲートセルS1,j が接続される選択ゲートSG1 との間隔を最小にすることが非常に困難となる。
【0034】
ここで、メモリセルMi,j (i=1〜16、j=1〜3)が接続されるワード線WLi (i=1〜16)同志の間隔に比べて、選択ゲートセルSk,j (k=1,2、j=1〜3)が接続される選択ゲートSGk (k=1,2)とワード線WLi との間隔を広げることは、メモリセルアレイの占有面積を増加させるばかりでなく、寸法制御性のいちじるしい低下を引き起こすことについて説明する。
【0035】
良く知られているように、最小寸法0.25μm以下の微細パターンの形成工程において、隣接するパターンとの間の間隔が広がると、近接効果が顕著になり、リソグラフィ工程における寸法細りや、RIE (Reactive Ion Etching) における寸法太りを生じて寸法制御性が大幅に低下する。したがって、メモリセルアレイ中に間隔の異なるパターンがあれば、寸法を正確に制御することが非常に困難になる。
【0036】
一方、EEPROMは、マスストレージ用の記録装置の構成要素として期待されており、微細化を極度に追及してセル面積を最小化し、ビット単価を下げなければならない。このため、スケーリング則を適用して、ゲート構造のビット線方向の幅(ゲート長)と間隔を可能な限り縮小する。
【0037】
このような状況において、上記のように選択ゲートセルの電荷蓄積層5に対する新たなコンタクトを設けることや、メモリセルと選択ゲートセルとの構造を変えて新たなマスク合わせ工程を付加すること等が微細化の大きな妨げとなり、EEPROMの適用範囲をいちじるしく制限する。
【0038】
次に、NAND型EEPROMの動作上の問題点について詳細に説明する。従来、EEPROMの書き込み動作において、より低電圧の書き込みが可能なセルフブースト書き込み方式が提案され実用に供されてきた。
【0039】
セルフブースト書き込み方式を用いれば、ビット線に接続されるカラムデコーダ等のトランジスタを全てVcc系の電源(3.3V)を用いて構成することができるので周辺回路の面積を縮小しチップ面積を小さくすることが可能になる。
【0040】
図19を用いて、従来のセルフブースト書き込み動作について説明する。図19は、セルフブースト書き込み動作において、各部に加える電圧を示す等価回路である。この等価回路はビット線BL1 、BL2 と、選択ゲートSG1 、SG2 と、メモリセルの一続きの制御ゲート層からなるワード線WL1 乃至WLn (nは1以上の整数)とソース線とから構成される。
【0041】
ここでは“1”又は“0”データを1個のメモリセルに書き込む2値データ書き込みについて説明するが、多値の場合には通常“1”データを“0”データ(しきい値電圧が負)、“0”データを“1”、“2”、“3”データ(しきい値電圧が正で、各データはあるしきい値電圧範囲に分離される)のいずれかに置き換えれば良い。また、このようなしきい値電圧分布を持たない多値メモリであっても、しきい値電圧が複数に分離されていれば同様に動作することができる。
【0042】
図19に示す2値データの書き込みにおいて、例えば、ワード線WL2 を選択し、ビット線BL1 との交点に接続された実線の丸囲みで示すセルA(M2,1 )に“0”データを書き込む場合に、それぞれ破線の丸囲みで示した非選択のセルB(M2,2 )、セルC(M3,1 )に誤書き込みの問題が生じる。
【0043】
なお図19において、非選択のセルB、セルCは例として示すものであり、セルBと同様な問題はBL2 以外の“1”書き込みビット線と、選択ワード線WL2 とに接続されるメモリセルにも生じ、また、セルCと同様な問題はビット線BL1 と非選択ワード線WL1 、WL3 〜WLn とに接続されるメモリセルにも生じる。なお、“1”書き込み状態では、メモリセルの消去状態(“0”書き込みをしない状態)が維持される。
【0044】
通常、複数のデータを書き込む場合、ビット線より遠いセルから順に書き込みが行われる。ランダム書き込みの場合にはセルの書き込みは任意に行われる。セルフブースト書き込み動作においては、まず、ソース線側の選択ゲートSG2 の電圧Vsg2 を0Vとして選択ゲートセルS2,1 及びS2,2 をカットオフ状態にする。
【0045】
次に“0”データを書き込むセルA(M2,1 )が接続されるNANDセルのビット線BL1 (選択ビット線)の電圧VBL1 を0Vとし、“1”データを書き込むセルB(M2,2 )が接続されるNANDセルのビット線BL2 (非選択ビット線)には、ドレイン側の選択ゲートSG1の電圧Vsg1 と同じか、又はそれ以上の電圧、又はそれ以下であってもドレイン側の選択ゲートセルS1,2 が十分カットオフする電圧VBL2 を与えることにより、ドレイン側の選択ゲートセルS1,1 をオン、S1,2 をカットオフ状態にして、各ビット線BL1 、BL2 において書き込みの選択を行う。
【0046】
この状態で選択ブロックの全てのワード線にメモリセルがオン状態となる転送電圧Vpass(または書き込み電圧Vpp)を与えれば、これらの電圧パルスの立上がりのある値において、選択ブロックの全てのメモリセルがオン状態となり、“0”書き込みを行うビット線BL1 に接続されたNANDセルのチャネルに0Vが転送される。
【0047】
また、“1”書き込みを行うビット線BL2 に接続されたNANDセルのチャネルは、ビット線BL2 の電圧VBL2 から選択ゲートセルS1,2 のしきい値電圧を差し引いたある初期電圧が、S1,2 を介してビット線BL2 から転送された状態でフローティングとなる。このとき、ソース線電圧VSLには0V又はソース側の選択ゲートセルS2,1 、S2,2 を十分カットオフさせるためのある正の電圧が与えられる。
【0048】
次に、“0”書き込みを行うセルAが接続された選択ワード線WL2 に書き込み電圧パルスVppが与えられると、0Vが与えられているビット線BL1 に接続されたセルAに“0”データが書き込まれる。このとき、セルAと同様に選択ワード線WL2 に接続され、かつ、“1”書き込みを行う(“0”書き込みを行わない)ビット線BL2 側に接続されたセルBのチャネルは、選択ゲートセルS1,2 がカットオフ状態であるためフローティングとなっている。
【0049】
セルBには“0”書き込みが行われないように、セルBのチャネル電圧は十分高くしなければならない。すなわち書き込み電圧パルスVppによるセルBのしきい値電圧の変化が許容範囲以下となるように、セルBのチャネルに付与する電圧Vchの値を設定する必要がある。なお、セルBに対しては書き込み電圧Vppとチャネル電圧Vchの差が小さいほど、そのしきい値電圧の変化は小さい。
【0050】
このため、非選択ワード線の電圧VWL1 、及びVWL3 〜VWLn に、ある転送電圧Vpassを与え、セルBのチャネル電圧Vchを初期電圧からある電圧まで容量結合により上昇させる。セルBのチャネル電圧Vchの値は、Vpassが大きいほど大きく、従ってセルBのしきい値電圧の変化はVpassが大きいほど小さくなる。
【0051】
一方、0Vが与えられたビット線BL1 に接続されたメモリセルの内、非選択のセルCに対しても転送電圧Vpassが与えられる。従ってセルCのしきい値電圧の変化はセルBと異なり、Vpassが大きいほど大きくなる。
【0052】
すなわち、セルAへの“0”書き込みに伴い、セルB及びセルCのしきい値電圧は、転送電圧Vpassの大きさに対して逆方向に変化するので、これを考慮して、セルB及びセルCのしきい値電圧の変化が共に小さくなるようにVpassの最適値を決定する。なお、前記容量結合によるセルフブースト書き込みの問題と、Vpassの最適値を決定する問題とについては、図20及び図22を用いて後に詳細に説明する。
【0053】
このように、非選択のビット線BL2 をフローティング状態とした後、ワード線電圧VWL1 、VWL3 〜VWLn として転送電圧Vpassを与えれば、ビット線BL2 とワード線WL1 、WL3 〜WLn に接続されたメモリセルのチャネル及びソース/ドレイン拡散層は、転送電圧Vpassの昇圧分に対応して容量結合により昇圧(ブート)される。
【0054】
図20(a)は、メモリセルトランジスタのゲート近傍における等価容量を示す図である。この等価容量は図20(b)に示すように、チャネルと第1の絶縁膜4と電荷蓄積層5(FG)からなる第1の容量と、電荷蓄積層5と第2の絶縁膜6と制御ゲート層7(CG)からなる第2の容量とが直列に接続された容量C1 と、チャネル及びソース/ドレイン拡散層1aとシリコン基板1(Pウエル)との間に形成される接合容量C2 との直列接続で与えられる。
【0055】
制御ゲート層7に電圧Vcg(図19のワード線電圧)が与えられれば、図20(c)に示すように、メモリセルトランジスタのチャネルには、VcgがC1 とC2 で容量分割された電圧Vchが与えられる。ここで、C1 /(C1 +C2 )はチャネルのブート比と呼ばれる。
【0056】
電圧Vcgとして転送電圧Vpassが与えられ、ブートされたチャネル電圧Vchが所望の正の値であれば、選択セルAと共通の選択ワード線WL2 に連なる非選択のセルBへの電荷注入を阻止することができる。
【0057】
通常、転送電圧Vpassと書き込み電圧Vppは、“0”データを書き込むセルAのしきい値の分布を小さくし、かつ、セルB及びセルCへの誤書き込みを回避するために、それぞれ初期電圧、ステップ電圧、最終電圧、電圧パルス幅等が最適化されたステップアップ方式を用いて印加される。
【0058】
一方、メモリセルに書き込まれたデータの消去は、NAND型の全てのメモリセルを同時に消去する一括消去か、又は、バイト単位に消去するブロック消去のいずれかの方法を用いて行われる。
【0059】
すなわち、一括消去の場合には全てのワード線を0Vとし、非選択ビット線およびソース線をフローティング状態とし、Pウエルに高電圧(例えば20V)を印加する。このようにして、全てのメモリセルの電荷蓄積層の電子がPウエルに放出され、しきい値が負方向に変化する。
【0060】
ブロック消去の場合には、選択されたブロック内の全てのワード線を0Vとし、非選択ブロックのワード線にVpp(例えば18V)を印加し、非選択ビット線およびソース線をフローティング状態とし、Pウエルに高電圧(例えば20V)を印加する。
【0061】
データの読み出しは、選択ゲート及び非選択メモリセルが連なるワード線に読み出し電圧(例えば4.5V)を印加してこれらをオン状態とし、選択メモリセルのワード線に0Vが与えられる。このとき、ビット線側に流れる電流によるビット線電圧の変化を検出することにより、“0”、“1”等の書き込みデータの判定がなされる。
【0062】
従来、セルフブースト書き込みのNAND型EEPROMにおいて、メモリセルの構造及び製造プロセスと非選択ビット線のチャネルに与えられるチャネル電圧に関連して、次のような問題を生じていた。図21、図22を用いてその問題点を詳細に説明する。
【0063】
図21は、セルフブースト書き込み動作における、各部の電圧のタイミング波形を示す図である。“0”データを書き込むビット線BL1 の電圧VBL1 を0V、“1”データを書き込むビット線BL2 の電圧VBL2 をVcc(例えば3.3V)とし、ソース側の選択ゲートセルの制御ゲートSG2 の電圧Vsg2 を0V、ビット線側の制御ゲートSG1 の電圧Vsg1 をVccとすれば、“1”データを書き込むビット線BL2 のNANDセルのチャネル及び拡散層はフローティングとなる。
【0064】
その後、選択ワード線の電圧VWL2 としてVpp、非選択ワード線の電圧VWL1 、VWL3 〜VWLn としてVpassを与えれば、フローティング状態となっているチャネルがある電圧Vchにブートされる。このとき、チャネルの電圧Vchと各部の電圧との関係は次式で与えられる。
Vch=Vsg−Vsgth(Vchinit)+Cr1×(Vpass−Vpassth−Vchinit)
+Cr2×(Vpp−Vpassth−Vchinit)
−(Tpw/16(Cins +Cch))×I …(1)ここで、Vsgは図19のVsg1 に相当し、例えばVccが与えられる。Vsgth(Vchinit)はチャネル電圧がVchinit である時のドレイン側の選択ゲートセルS1,2 のしきい値電圧を示し、Cr1は転送電圧Vpassが与えられるメモリセルのチャネルのブート比を示し、Cr2は書き込み電圧パルスVppが与えられるメモリセルのチャネルのブート比を示し、Vpassthはチャネル電圧がVchinitである時、転送電圧Vpassが与えられるメモリセルがオン状態になるために必要な電圧を示している。また、Tpwは書き込み電圧Vppのパルス幅、Cins はメモリセル1個あたりの容量、Cchはチャネル下に広がる空乏層容量、Iは、チャネルからウエルや隣接ビット線に流れる電流を示している。
【0065】
すなわち、図21の下段に示すように、選択ワード線の電圧VWL2 に書き込み電圧Vppを与え、非選択ワード線の電圧VWL1 、VWL3 〜VWLn としてVpassを与えることにより、フローティング状態の非選択メモリセルのチャネル電圧がVchにブートされ、誤書き込みを防止することができる。
【0066】
ここで、上記選択ゲートセルやメモリセル、及びこれらを形成する半導体基板(Pウエル)中の不純物濃度のプロファイルや、選択ゲートセルやメモリセルのチャネル部に導入されるチャネルイオン注入等の不純物濃度プロファイル、及び選択ゲートセルやメモリセルのソース/ドレイン拡散層の濃度プロファイル等の様々なプロセス条件の変化により、ビット線からチャネルに転送される初期電圧Vchinitの低下、及び、チャネル下の空乏層容量やその他の0V端子とチャネル間の容量の増大によるチャネルブート比(Cr1、Cr2)の低下等を生じ、十分に高いチャネル電圧Vchが得られず、非選択ビット線に連なるメモリセルのしきい値電圧が変化して誤書き込みを生じることがある。
【0067】
このような誤書き込みに関する転送電圧Vpassと、“1”データ書き込みを行う図19のセルBのしきい値電圧との関係を図22の実線で示す。すなわち、Vpassの低い領域でセルAへの書き込み動作(図示せず)を行えば、当初“1”データのしきい値電圧Vth1 であったセルBのしきい値電圧は急速に増加し、図の一点鎖線で示す“1”データと“0”データのしきい値電圧の境界値を越えるため、セルBの誤書き込みを生じるが、Vpassの値を十分高くすればVpassによりブートされるセルBのチャネル電圧が高くなるため、セルBのしきい値電圧は再びVth1 まで減少し、誤書き込みが回避される。
【0068】
一方、図19のセルCに関しては、前述のようにチャネルに0Vが転送されるため、制御ゲートに印加するVpassを高くすれば図22の破線に示すようにしきい値電圧が増加し、誤書き込みを生じる。従って全ての非選択メモリセルへの誤書き込みを防止するためには、図22の実線と破線とが、いずれも一点鎖線の下側となるようにVpassの範囲を選ばなければならない。
【0069】
このようなしきい値の変化は、メモリセルのゲート長、ウイング幅(図13のゲート断面を参照)、トンネル酸化膜、インターポリ絶縁膜等(第2のゲート絶縁膜6)のばらつきと共に大きくなる傾向があり、特に書き込み選択ブロックのビット数が大きくなるほど生じ易くなる。
【0070】
また、フローティング状態のチャネルやソース/ドレイン拡散層とウエル間、又は隣接ビット線間のリーク電流が大きければ、しきい値変化はさらに大きくなる。また、ビット線電圧をチャネルに転送する選択ゲートセルの特性ばらつきも大きく影響する。これら誤書き込みによるしきい値変化は、微細化が進みショートチャネル効果の影響が無視できなくなればさらに増大する傾向がある。
【0071】
このように、メモリセルの構造や製造プロセスに関連して、メモリセルや選択ゲートセルの特性が、図22に示す誤書き込み特性に影響を与えることが明らかにされており、その改善のためにはプロセス上、構造上、及びメモリセルアレイの動作上の改善が必要となっている。
【0072】
このような観点からEEPROMの書き込み方法として、従来、ローカルセルフブースト(以下LSB; Local Self Boostと呼ぶ)書き込みが提案されている。LSB動作において、各端子に与える電圧の一例を図23に示す。LSB動作では選択ワード線WL2 の両隣りのワード線WL1 、WL3 に0Vを与え、他の非選択ワード線WL4 〜WLn にはVpassを与える。選択セルM2,1 とワード線WL2 を共有する非選択セルM2,2 等は、Vpassにより昇圧されたチャネルのバックバイアス効果でカットオフ状態となる。
【0073】
このとき、書き込み電圧Vppを選択メモリセルM2,1 に与えれば、M2,1 とワード線WL2 を共有する非選択セルM2,2 等のチャネル容量及びソース/ドレイン接合容量とのカップリングにより、M2,2 等のチャネルが昇圧される。
【0074】
このときのチャネル電圧は、例えばVppが18V、チャネルブート比が0.5であれば8〜9V程度となり、書込み禁止電圧として十分な値となる。このLSB動作は、多値メモリの書き込み方法として有望であるが、次のような問題点が含まれる。
【0075】
すなわちLSB動作では、選択メモリセルM2,1 とワード線WL2 を共有する非選択メモリセルM2,2 等がカットオフ状態でなくてはならない。消去状態の非選択メモリセルM2,2 等をチャネルのバックバイアス効果でカットオフするためには、Vpassが十分大きいか、又は消去状態のしきい値電圧が十分に浅い(絶対値の小さい負の値を有する)ことが必要である。
【0076】
しかし、Vpassを大きくすればVpassによる非選択ワード線WL4 〜WLn に接続されるメモリセルM4,1 〜Mn,1 のしきい値電圧の変化を抑制することができないし、また、消去状態のしきい値電圧の分布幅を小さく制御することは動作時間の制約上非常に困難である。また、LSB動作を行うためには、チャネルのブート比は大きい方がよいが、このために、例えばブースタープレートのような特殊な電極を設ければ、工程数の増加やメモリセルのレイアウト面積の増加を伴う。
【0077】
以上のべたように、NAND型EEPROMのセルフブースト又はLSB動作においてもっとも望ましいのは、メモリセルと選択ゲートセルの基本構造を共通化し、かつ、メモリセルのチャネルの不純物濃度プロファイルやソース/ドレイン拡散層濃度等を大きなチャネルブート比が得られるように設定し、非選択セルへの誤書き込みを防止する高いチャネル電圧を得ることである。
【0078】
チャネル電圧が高くなれば、書き込み電圧Vppや非選択セルのしきい値電圧が大きい多値メモリの場合でも、誤書き込みを防止することができる。しかし、特に0.25μmルール以下のNAND型メモリセルでは、次にのべる理由でチャネル電圧を十分高くすることが困難になっている。
【0079】
図12及び図14でのべたように、従来、NAND型EEPROMの選択ゲートセルのゲート構造は、メモリセルと同様、電荷蓄積層と制御ゲート層との2層構造にし、電荷蓄積層にコンタクトをとることにより選択ゲートとして用いる方法がとられてきた。
【0080】
選択ゲートセルには、読み出し時に非選択ブロックをカットオフすること、及び、書き込み時に非選択ビット線に接続されているメモリセルをフローティング状態にすることの2つの役割がある。
【0081】
この役割を果たすように、選択ゲートセルのチャネルとソース/ドレイン拡散層へのイオン注入条件やウエル濃度等が設定される。しかし、微細化の進展に伴い、選択ゲートセルとメモリセルのチャネルとソース/ドレイン拡散層へのイオン注入は、同一工程で同時に行うことが望まれている。
【0082】
従って、ソース線側、ビット線側の選択ゲートセルが上記2つの役割を果たすように選択ゲートセルのチャネルとソース/ドレイン拡散層へのイオン注入条件等を設定すれば、メモリセルのチャネルとソース/ドレイン拡散層の容量が大きくなってチャネルブート比が低下し、大きなチャネル電圧が得られなくなる。
【0083】
なお、セルフブースト及びLSB動作において、メモリセルのチャネル昇圧能力が重要であるが、このほかカットオフ特性に関連して、ドレイン耐圧が大きいこともまた重要な特性の一つとなる。
【0084】
メモリセルのチャネル昇圧に際し、選択ゲートセルのドレインには例えば8V程度の転送電圧Vpassが印加される。このとき、選択ゲートセルのソース・ドレイン間にパンチスルーを生じ、カットオフ特性が不十分となれば、同時にメモリセルのチャネル昇圧が不十分となり、誤書き込みを生じる。
【0085】
ここでパンチスルーとは、チャネル長が短縮しドレイン拡散層の空乏層がドレイン電圧によりソース拡散層に達するようになれば、ゲート電圧で制御できないドレイン電流がソースに流れる現象をいう。
【0086】
従って、パンチスルーを回避し、選択ゲートセルのカットオフ特性を十分に高めなければならない。一般に、トランジスタのパンチスルーを回避し、カットオフ特性を高めるためには、チャネル下の不純物濃度を高くしてしきい値電圧を高め、ドレイン接合からの空乏層の延びを抑制することが有効である。
【0087】
とくに微細化が進みゲート長が短くなれば、カットオフ特性を高めるため、チャネル領域へのイオン注入をより高濃度にしなければならない。このため、メモリセル側でチャネルブート比がさらに低下し、誤書き込みが発生し易くなる。また、微細化の進展に伴い、ショートチャネル効果によって書き込み特性のばらつきが増大し、誤書き込み増加の原因となる。
【0088】
また、選択ゲートセルのカットオフ特性を満足するようにチャネルイオン注入を行えば、ビット線又はソース線から選択ゲートセルを介してメモリセルのチャネルに転送されるイニシャル電圧が低下し、チャネル電圧をさらに低下させる原因になる。
【0089】
また、選択ゲートセルのカットオフ特性に基づき設定されたチャネルイオン注入をメモリセルにも行うため、メモリセルの中性しきい値電圧(消去状態のしきい値電圧)が増加し、リードディスターブの劣化を生じる。ここでリードデイスターブとは、データの読み出し時に“1”書き込みデータのしきい値電圧が変化することをいう。
【0090】
また、このとき、メモリセルの書き込み特性を不必要に増加させるため、書き込み時に転送電圧Vpassが与えられるメモリセルのしきい値電圧の変化が大きくなるという問題を生じる。これらは、NAND型EEPROMにおいて、セルフブースト、LSB書き込みを用いるときに共通に発生する問題であった。
【0091】
このように、選択ゲートセルのカットオフ特性を高めるためには、ゲート下の不純物濃度は高く、メモリセルのチャネル昇圧能力を高めるためにはゲート下の不純物濃度は低くしなければならない。従来、選択ゲートセルとメモリセルとの間で、イオン注入の打ち分けなしに両者の素子特性を同時に最適化することは不可能であった。また、前述のように、イオン注入の打ち分けは新たなマスク合わせを必要とし、高集積化の問題点となっていた。
【0092】
【発明が解決しようとする課題】
上記したように従来のEEPROMでは、メモリセルのゲートを電荷蓄積層と制御ゲート層との2層構造にし、選択ゲートセルの電荷蓄積層を除去して制御ゲート層のみとするか、又は選択ゲートセル側で電荷蓄積層と制御ゲート層とを接続して実質的に制御ゲート層のみとする等により、メモリセルと選択ゲートセルとのゲート構造を異なるものとしていたため、EEPROMの微細化を妨げる大きな原因となっていた。
【0093】
またこれに関連して、メモリセルと選択ゲートセルとの不純物濃度プロファイル、ゲート酸化膜の厚さ、中性しきい値電圧等を、それぞれ、別個の製造工程を用いて最適化しなければならないという問題があった。
【0094】
本発明は上記の問題点を解決すべくなされたものであり、メモリセルと同様に選択ゲートセルにもフローティング状態の電荷蓄積層と制御ゲート層の2層のゲートを形成し、同一製造工程でメモリセルと選択ゲートセルとの不純物濃度プロファイル、ゲート酸化膜の厚さ、中性しきい値電圧等を同時に付与することができ、高密度で、かつ、極めて集積度の高いEEPROMを提供することを目的とする。
【0095】
また本発明は、セルフブースト及びLSB動作において、読み出し時における選択ゲートセルのカットオフ特性を十分に高め、また、書き込み時におけるメモリセルのチャネルブート比を大きくし、さらに、書き込み特性への影響が大きいメモリセルの中性しきい値電圧を任意に調節する等の条件を同時に満足することができる高密度で、かつ、極めて集積度の高いEEPROMを提供することを他の目的としている。
【0096】
【課題を解決するための手段】
本発明のEEPROMは、少なくとも1つの選択ゲートセルに、メモリセルと同様にフローティング状態の電荷蓄積層と制御ゲート層とからなるゲートを形成し、その電荷蓄積層を用いて書き込み、消去動作を行うことにより前記選択ゲートセルのしきい値電圧を制御することに特徴がある。
【0097】
また、選択ゲートセルに必要なカットオフ特性は、その電荷蓄積層に注入された電荷により高められるので、選択ゲートセルと同時になされるメモリセルのチャネルイオン注入を低濃度にすることができる。
【0098】
従って、本発明のEEPROMのセルフブースト及びLSB書き込みにおいて、非選択ビット線に接続されたメモリセルのチャネルの昇圧効果を高め、誤書き込み特性を大幅に改善することができる。本発明は、0.25μmルール以下の2値及び多値の超高集積化EEPROMにおいて、とくにその効力を発揮する特徴がある。
【0101】
具体的には本発明のEEPROMは、前記第1、第2の選択ゲートセルが制御ゲート層及び電気的にフローティング状態の電荷蓄積層を含み、前記メモリセルアレイへの書き込みの際、書き込み対象の選択メモリセルと同一のワード線に接続された非選択メモリセルのビット線側に位置するメモリセル又は第1の選択ゲートセル、及び前記非選択メモリセルのソース側に位置するメモリセル又は第2の選択ゲートセルがカットオフ状態に制御されることを特徴とする。
【0102】
このようにすれば、メモリセルへの書き込みがセルフブースト、またはLSBで行われるので、カラムデコーダ等をVcc電源で構成することができ、周辺回路の面積を縮小することが可能になる。本発明のEEPROMは、上記セルフブースト、又はLSB書き込み動作において極めて有効である。
【0103】
また本発明のEEPROMは、前記複数のメモリセル及び前記第1、第2の選択ゲートセルが、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、この素子領域上に第1のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、この電荷蓄積層上に電荷蓄積層の上面と側面の一部を覆う第2のゲート絶縁膜を介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合した上で、前記素子分離領域に隣接する下部領域と、前記第2のゲート絶縁膜を介して前記制御ゲート層と対向する上部領域とを備え、前記複数のメモリセル及び前記第1、第2の選択ゲートセルにおける前記電荷蓄積層の前記下部領域の高さが略等しいことを特徴とする。
【0104】
このようにすれば、選択ゲートセルの電荷蓄積層側面の制御ゲート層との対向面積がメモリセルと略同じであるため、カップリング比が略同じとなり、選択ゲートセルのしきい値電圧を容易に変化させることができる。
【0105】
また本発明のEEPROMは、前記第1、第2の選択ゲートセルが電気的にフローティング状態である電荷蓄積層及び制御ゲート層を備え、前記複数のメモリセル及び前記第1、第2の選択ゲートセルには、それぞれ転送用トランジスタが並列に接続され、前記転送用トランジスタにおけるしきい値電圧の値が、少なくとも前記第1、第2のいずれかの選択ゲートセルのしきい値電圧の値と略等しいことを特徴とする。
【0106】
このようにすれば、仮に選択ゲートセルのしきい値電圧が、書き込みによりあらかじめ設定された値より高く変化しても、並列に接続された転送用トランジスタを介して電圧の転送がなされるために、誤動作を生じることはない。
【0107】
好ましくは、前記転送用トランジスタが並列接続された前記複数のメモリセル及び前記第1、第2の選択ゲートセルは、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、この素子領域上に第1のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、これらの電荷蓄積層及び素子領域上に電荷蓄積層の上面及び側面を覆う第2のゲート絶縁膜と前記電荷蓄積層の側面と自己整合した素子領域の側面の上部を覆う第3のゲート絶縁膜とを介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合的に一致し、前記素子領域の側面の上部と、前記制御ゲート層とを前記第1のゲート絶縁膜より厚い前記第3のゲート絶縁膜を介して対向させることにより、前記転送用トランジスタのMOS構造を形成することを特徴とする。
【0108】
このようにすれば、メモリセルと選択ゲートセルにそれぞれ並列に接続された転送用トランジスタを、微細化に適した自己整合的構造とすることができる。
【0109】
また好ましくは、少なくとも前記第1、第2のいずれかの選択ゲートセルに含まれる電荷蓄積層幅は、前記複数のメモリセルに含まれる電荷蓄積層幅と略同一寸法であることを特徴とする。このようにして、メモリセルへの書き込み時におけるソース線側の制御ゲートセルのドレイン耐圧を高めることができ、かつ、書き込み後のしきい値電圧のばらつきを小さくすることができる。
【0110】
また好ましくは、前記第1、第2の選択ゲートセルと、前記複数のメモリセルとの、前記電荷蓄積層の下部におけるチャネル領域の深さ方向の不純物濃度プロファイルは、略同一であることを特徴とする。このようして、選択ゲートセルとメモリセルの電荷蓄積層下の不純物プロフアイルが同じであるのでイオン注入等の打ち分けをする必要がなく微細化が容易となる。
【0111】
また好ましくは、前記第1、第2の選択ゲートセルにおける中性しきい値電圧は、前記複数のメモリセルにおける中性しきい値電圧と略等しいことを特徴とする。このようにすれば、メモリセルのカップリング比が等しくなり、選択ゲートセルのしきい電圧を書き込み動作により容易に変化することが可能になる。
【0112】
また好ましくは、前記第1、第2の選択ゲートセルに含まれる制御ゲート層と、前記第1、第2の選択ゲートセルに隣接するメモリセルに含まれる制御ゲート層との間隔、及び前記第1、第2の選択ゲートセルに含まれる電荷蓄積層と、前記第1、第2の選択ゲートセルに隣接するメモリセルに含まれる電荷蓄積層との間隔が略等しく、かつ、前記間隔と、互いに隣接する前記メモリセルに含まれる制御ゲート層の間隔、及び互いに隣接する前記メモリセルに含まれる電荷蓄積層の間隔とが略等しいことを特徴とする。このようにして、セルアレイの占有面積の縮小と寸法制御性の向上を図ることができる。
【0113】
また好ましくは、少なくとも前記第1、第2のいずれかの選択ゲートセルに含まれる電荷蓄積層と半導体基板との間のゲート絶縁膜の厚さは、前記複数のメモリセルに含まれる前記ゲート絶縁膜の厚さと略等しいことを特徴とする。このようにして、制御ゲートセルの電荷蓄積層への電荷注入により制御ゲートセルのしきい値電圧を所望の値に設定することができる。
【0114】
また好ましくは、前記第1、第2の選択ゲートセルのしきい値電圧は、前記第1、第2の選択ゲートセルに含まれる前記電荷蓄積層に蓄積された電荷の量により定められることを特徴とする。
【0115】
このようにすれば、選択ゲートセルが、メモリセルと同様のゲート構造を有することにより、選択ゲートセルへの書き込み、消去が可能になる。このようにして誤書き込みを生じないメモリセルを提供することができる。
【0116】
また好ましくは、前記第1、第2の選択ゲートセルは、ゲートに基準電圧、半導体基板に形成されたウエルに前記基準電圧より高い電圧をそれぞれ印加することにより前記複数のメモリセルと同時に消去可能であることを特徴とする。
【0117】
また好ましくは、前記第1、第2の選択ゲートセルの書き込みは、前記複数のメモリセルの書き込みより先に行われることを特徴とする。
【0118】
また好ましくは、前記第2の選択ゲートセルの書き込みは、前記第1の選択ゲートセルの書き込みよりも先に行われることを特徴とする。
【0119】
このようにすれば、メモリセルよりも先に選択ゲートセルへの書き込みを行うことにより、従来と同様にメモリセルの選択書き込みや読み出しを行うことができる。
【0120】
また好ましくは、前記第1の選択ゲートセルの書き込み後におけるしきい値電圧は、前記第2の選択ゲートセルの書き込み後におけるしきい値電圧よりも小さいことを特徴とする。
【0121】
なぜなら、ビット線側の選択ゲートセルは、選択ゲート、ビット線共にVccが与えられた場合にのみカットオフ状態にしなければならない。しかも、そのしきい値電圧が低く転送能力が高いほど誤書き込みを防止することができる。一方、ソース側の選択ゲートセルは、読み出し時、書き込み時共にカットオフ状態にするため、しきい値電圧は若干高い方が望ましいからである。
【0122】
また好ましくは、少なくとも同一カラムにおける前記第2の選択ゲートセルの書き込みは、全ブロックで一括して行われることを特徴とする。このようにして、書き込み、読み出しの際、全てのソース線側の選択ゲートセルに、正のしきい値電圧を与えることができ、通常の書き込み、読み出し動作が可能になる。
【0123】
また好ましくは、前記第1、第2の選択ゲートセルの書き込みは、書き込み開始電圧からステップ状に変化する書き込み電圧により行われ、前記各ステップごとに前記書き込み状態を読み出すことにより、書き込みベリファイが行われることを特徴とする。このようにして、選択ゲートセルへの書き込みの際、メモリセルと同様にしきい値電圧のばらつきを小さくすることができる。
【0124】
また好ましくは、前記第1、第2の選択ゲートセル及び前記複数のメモリセルにおけるチャネル領域へのイオン注入、及び、拡散層へのイオン注入は、それぞれ同一工程で行われることを特徴とする。このようにすれば、選択ゲートセルとメモリセルのチャネルや拡散層へのイオン注入を同一工程で同時に行うことができるので、微細化に有利である。
【0125】
また好ましくは、前記第1、第2の選択ゲートセル及び前記複数のメモリセルに含まれる、少なくとも電荷蓄積層と半導体基板との間のゲート絶縁膜の形成は、同一工程で行われることを特徴とする。このようにすれば、選択ゲートセルとメモリセルのゲート絶縁膜の形成を同一工程で同時に行うことができるので、微細化に有利である。
【0126】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図1は、本発明の第1の実施の形態に係るEEPROMのメモリセルアレイの構成を示す平面図である。1例として、NAND型のセルアレイ構成の場合が示されている。
【0127】
ビット線コンタクトとソース線コンタクトとの間に、18個の直列接続したメモリセル、または選択ゲートセル(以下単にメモリセルと呼ぶ)M1,1 、M2,1 、…、M18,1が配置され、1つのNAND型メモリセルを構成する。同様に、2列目のM1,2 、M2,2 、…、M18,2、及び3列目のM1,3 、M2,3 、…、M18,3のようにNAND型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成する。
【0128】
このようなメモリセルアレイが、それぞれビット線コンタクトとソース線コンタクトを挟んで上下に折り返すように配列され、メモリセルアレイ全体が構成される。なお、ビット線コンタクトは、ビット線BL1 、BL2 、BL3 等に接続され、ソース線コンタクトはそれぞれ共通のソース線に接続される。
【0129】
各メモリセルは、ビット線に対して略直交する行方向に一続きに形成されたメモリセルの制御ゲート層からなるワード線WL1 、WL2 、…、WL18を備えている。また、各メモリセルは、M1,1 に破線のハッチで示すように、前記制御ゲート層の下にそれぞれセルごとに分離された電荷蓄積層を備えている。
【0130】
図11に示す従来のEEPROMでは、前記NAND型のメモリセル群の内ビット線コンタクトとソース線コンタクトと隣接する位置に、それぞれビット線側の選択ゲートセルS1,1 、S1,2 、S1,3 等と、ソース側の選択ゲートセルS2,1 、S2,2 、S2,3 等とを備え、これらはメモリセルMi,j (i=1〜16、j=1〜3)と異なり、電気的には1層のみからなるゲート構造を備え、一続きにされた選択ゲートセルの電荷蓄積層あるいは制御ゲート層が選択ゲートSG1 、SG2 を構成していた。
【0131】
これに対して、図1に示す第1の実施の形態のEEPROMは、ビット線コンタクトとソース線コンタクトとの間のセルを全て同一のゲート構造とし、ビット線コンタクトとソース線コンタクトとにそれぞれ隣接するセルを選択ゲートセルとし、他をメモリセルとして用いる点が異なっている。
【0132】
従って、選択ゲートセルもフローティング状態の電荷蓄積層を備え、また、書き込み、読み出し動作において、WL1 とWL18は選択ゲートSG1 、SG2 として用い、WL2 〜WL17はメモリセルのワード線として用いる。
【0133】
図2は、図1のA−A断面を示す図である。ビット線コンタクトに隣接する選択ゲートセルM1,1 、M1,2 、M1,3 等の断面構造が示されている。なお、これらの断面構造は全てのメモリセルMi,j (i=1〜18、j=1〜3)について同一である。
【0134】
シリコン基板1(Pウエル)に分離溝を形成することにより、選択ゲートセルM1,1 、M1,2 、M1,3 等のチャネルとなる素子領域2が形成される。なお、前記素子領域の紙面に垂直方向に存在するソース/ドレイン形成領域には、ビット線コンタクト及び隣り合うメモリセル同士で共通に使用されるソース/ドレイン拡散層が設けられる。これらを用いて直列接続されたNAND型メモリセルのビット線側は、ビット線コンタクトでビット線に接続され、ソース側はソース線コンタクトで共通ソース線に接続される(図12参照)。
【0135】
SiO2 等からなる絶縁材料を前記分離溝に埋め込み、NAND型メモリセル群を互いに分離する素子分離領域3を形成する。このとき、前記絶縁材料の上面は素子領域2の上面より高くなるようにする。
【0136】
素子領域2の上には、薄い第1のゲート絶縁膜4を介して電荷蓄積層5を形成し、さらに、電荷蓄積層5と前記絶縁材料が埋め込まれた素子分離領域3の上に、第1のゲート絶縁膜4より厚い第2のゲート絶縁膜6を介して、一続きの制御ゲート層7(WL1 )を形成する。なお、8は層間絶縁膜、9は紙面に垂直方向に延びるビット線BL1 、BL2 、BL3 等の断面である。
【0137】
図2に示す断面構造は、図13のアイソプレーナ型素子分離領域3aを有するセルの断面構造に比べて、電荷蓄積層5が素子分離領域3に対して自己整合的に形成される特徴がある。このようにすれば、全てのメモリセルMi,j (i=1〜18、j=1〜3)が同一構造であるため、ビット線方向のメモリセルの間隔をリソグラフィーの限界まで近付けられ、また、ワード線方向のNAND型メモリセル同士の間隔についても、自己整合的な製造工程を用いることで限界まで近付けることが可能となり、高密度化、高集積化に対して極めて有利な構造にすることができる。
【0138】
図2に示すように、電荷蓄積層5の側面は、素子分離領域3の絶縁材料により覆われた下部領域と、第2のゲート絶縁膜6を介して制御ゲート層7の側面と対向する上部領域とに分割される。この分割比を制御すればメモリセルのカップリング比を制御することができる。
【0139】
第1の実施の形態においては、選択ゲートセルを含む全てのメモリセルMi,j について、ここでの上部領域の高さを等しくすることにより、ビット線及びソース側の選択ゲートセルとして用いるセルと、その他のメモリセルのカップリング比を等しくし、後に示す選択ゲートセルへの書き込みによるしきい値電圧の制御を容易にしている。
【0140】
本発明のEEPROMは、選択ゲートセルがメモリセルと同様に、制御ゲート層とフローティング状態の電荷蓄積層とを備えた2層のゲート構造を有する。従って、選択ゲートセルのしきい値電圧は、第1のゲート絶縁膜の厚さをメモリセルと略等しくすることにより、メモリセルと同様に電荷蓄積層に蓄積された電荷量によって容易に設定することができる。従って、EEPROMの書き込み、及び読み出し動作時に、前記選択ゲートセルのしきい値電圧の値を極めて容易に最適化することができる。以下の実施の形態において本発明のEEPROMの動作を順に説明する。
【0141】
図3、図4に基づき本発明の第2の実施の形態について説明する。以下の実施の形態は、セルフブースト書き込み方式を用いる全てのEEPROMに対して有効であり、メモリセルの構造や、LOCOS、トレンチ等の素子分離の構造、選択ゲートセルの構造や数、多値メモリ等のメモリセルに記億できるデータの数、製造方法等に依存せずその効果を発揮するものである。
【0142】
第2の実施の形態では、第1の実施の形態のEEPROMを例として、メモリセルの動作について説明する。なお、ここにのべるメモリセルの動作は、必ずしも第1の実施の形態の構造を備えるEEPROMに限定されるものではなく、選択ゲートセルにフローティング状態の電荷蓄積層が含まれていれば、同様な動作が可能である。
【0143】
また、第2の実施の形態のEEPROMの動作では、次の第3の実施の形態で説明する方法を用いて、あらかじめ選択ゲートセルのしきい値電圧が最適値に設定されることを前提としている。
【0144】
図3は、第2の実施の形態におけるメモリセルアレイの等価回路の一部と、その一括消去において、各部に加えられる電圧の一例を示す図である。ビット線BL1 及びBL2 と共通ソース線との間に、M1,1 〜M18,1からなるNAND型メモリセル群と、M1,2 〜M18,2からなるNAND型メモリセル群とがそれぞれ接続される。
【0145】
図3において、18個のセルからなる2個のNAND型メモリセル群が共通ソース線に並列に接続される場合が示されているが、n個のメモリセルからなるm個のNAND型メモリセル群(n,mは1以上の整数)についても同様にして一括消去ができることはいうまでもない。
【0146】
全てのメモリセルMi,j (i=1〜18、j=1,2)は、それぞれ電荷蓄積層と制御ゲート層とを備え、制御ゲート層は行方向で隣り合うメモリセル同士で共有され、一続きのワード線WL1 〜WL18を構成している。
【0147】
はじめに、図3を用いて第2の実施の形態における消去動作を説明する。消去はブロック単位又はチップー括で行われる。メモリセルのデータの消去は、電荷蓄積層内に蓄積された電荷をシリコン基板に引き抜くことにより行う。消去するメモリセルの制御ゲート層(ワード線)に負の高電圧(例えば−20V)を印加し、基板を基準電圧(例えば0V)にすれば、電荷蓄積層には容量結合により−12V程度の電圧が与えられる。
【0148】
このとき、電荷蓄積層とシリコン基板との間の、例えば10nm程度のゲート絶縁膜(図2の第1のゲート絶縁膜4)には、10MV/cm以上の高電界が印加されるので、トンネル効果により電荷蓄積層からシリコン基板に電子が引き抜かれる。このため、前記メモリセルのしきい値電圧は負の側にシフトする。
【0149】
従って、消去状態のメモリセルはノーマリ・オン型となり、制御ゲート層に基準電圧0Vを与えればメモリセルのソース/ドレイン間に電流が流れる。逆にメモリセルの制御ゲート層に基準電圧0Vを与え、シリコン基板に正の高電圧20Vを印加しても同様にメモリセルを消去することができる。
【0150】
実際のEEPROMでは、通常数キロバイトのメモリセルブロックを単位として一括消去が行われる。このとき、等価回路の各部に加える電圧の一例が図3に示されている。
【0151】
シリコン基板(Pウエル)に20V、ワード線WL2 〜WL17に0Vを印加し、選択ゲートWL1 、WL18、ソース線、ビット線BL1 、BL2 には電圧を与えずフローティング状態とする。このようにすれば、メモリセルM2,1 〜M17,1及びM2,2 〜M17,2の電荷蓄積層とシリコン基板との間に高電界が印加されるので、前記メモリセルが一括消去される。
【0152】
選択ゲートセルM1,1 、M18,1及びM1,2 、M18,2は、選択ゲートWL1 、WL18がフローティングであるため、Pウエルとの間の容量結合で自己昇圧され、前記電荷蓄積層とPウエルとの間に高電界が印加されないので電荷の授受が行われず、前記選択ゲートセルにあらかじめ設定されたしきい値電圧は変化しない。
【0153】
次に、図4(a)を用いて書き込み動作を説明する。ここでは、ビット線を電源電圧(約3V)にするか、又は0Vにするかで書き込むビット線を選択する方法を示しているが、逆にソース線側から選択・非選択をする方法でも考え方は同じである。
【0154】
図4(a)は、EEPROMの等価回路の一部と、その書き込み動作において各部に与えられる電圧の一例を示す図である。メモリセルへのデータの書き込みは、データ消去とは逆に、電荷蓄積層に電子を注入することにより行う。電荷蓄積層に電子が注入されれば、メモリセルのしきい値電圧は正の側にシフトし、ノーマリ・オフ状態となる。従って、制御ゲート層に基準電圧0Vを印加すればメモリセルはオフとなり、ソース/ドレイン間には電流が流れない。
【0155】
データ書き込みは1つの制御ゲート層(例えばワード線WL3 )を選択して、その制御ゲート層に連なる全てのメモリセルに対して同時に行う。“0”及び“1”の2値データ書き込みの場合について説明する。
【0156】
図4(a)において、“0”書き込みは、例えばビット線BL1 と選択されたワード線WL3 に接続されるメモリセルM3,1 に対して行う。“0”書き込みは、メモリセルのしきい値電圧を正にシフトすることにより行われ、このとき前記メモリセルM3,1 の制御ゲート層(WL3 )に正の高電圧(例えば20V)、シリコン基板に基準電圧0Vが印加される。
【0157】
図4(a)において、“1”書き込みは、ビット線BL2 と選択されたワード線WL3 に連なるメモリセルM3,2 等に対して行う。“1”書き込みは、メモリセルのしきい値電圧を変化させずに維持(消去状態を維持)する状態であり、前記メモリセルM3,2 の制御ゲート層に正の高電圧20Vが印加されても電荷蓄積層に電子の注入を生じないようにするため、前記メモリセルM3,2 等のチャネルには、基準電圧0Vより高く、制御ゲート電圧20Vより低い第1の中間電圧(例えば6V)を印加して、電荷蓄積層とシリコン基板との間の電界を低下させ、電子の注入を禁止する。
【0158】
このように、選択されたワード線WL3 に連なるメモリセルM3,1 、M3.2 等に対し書き込むデータに応じて基準電圧0V、又は第1の中間電圧6Vをチャネルに転送しなければならない。このため、非選択ワード線WL2 、WL4 〜WL17には第2の中間電圧(例えば8V)を印加する。
【0159】
“0”書き込みを行うビット線BL1 は基準電圧0Vにする。選択されたメモリセルの拡散層とチャネルに基準電圧0Vを転送するため、ビット線コンタクトに隣接する選択ゲートWL1 にはしきい値電圧以上の正の電圧3Vを印加しなければならない。
【0160】
先にのべたように、“1”書き込みを行うビット線BL2 には第1の中間電圧6Vを与えなければならないが、このため、ビット線コンタクト及びソース線コンタクトにそれぞ隣接する選択ゲートセルM1,2 、M18,2をオフにして、両者の間の全てのメモリセルM2,2 〜M17,2のチャネルと拡散層とをフローティング状態にし、その制御ゲート層に第2の中間電圧を印加することにより、擬似的にチャネルに第1の中間電圧6Vを与える。
【0161】
すなわち、先に図20で説明したように、フローティング状態のチャネル及びソース/ドレイン拡散層は、Pウエルとの間に容量を有する。従って、制御ゲート層を第2の中間電圧8V、又は書き込み電圧20Vに昇圧すれば、昇圧分がゲー卜容量とチャネル及びソース/ドレイン拡散層容量とで容量分割され、チャネル電圧が自己昇圧する。このため、外部から直接チャネルに第1の中間電圧6Vを印加しなくても、疑似的にチャネル電圧を6Vにすることができる。
【0162】
これを実現するため、選択ゲートWL18にはしきい値電圧以下の電圧を印加して選択ゲートセルM18,1、M18,2をオフ状態とする。また、選択ゲートWL1 にはしきい値電圧以上の電圧を印加しなければ“0”書き込みビット線BL1 に印加される基準電圧0Vが転送できない。
【0163】
このため、選択ゲートWL1 と“1”書き込みビット線BL2 に、共に基準電圧0Vよりも高い電源電圧3Vを印加する。このようにすれば、メモリセルM2,2 〜M17,2のチャネルに電源電圧としきい値電圧の差分が転送された時点で選択ゲートセルM1,2 がカットオフして、これらのメモリセルがフローティング状態となる。
【0164】
このようにして、選択ゲートセルM1,2 、M18,2の間のメモリセルM2,2 〜M17,2のチャネルと拡散層とをフローティング状態にし、制御ゲート層に第2の中間電圧8V、又は書き込み電圧20Vを印加して擬似的にチャネルに第1の中間電圧6Vを与えることにより、WL3 に連なるメモリセルM3,2 を“1”書き込み状態(電荷蓄積層への電子注入がされない状態)にすることができる。
【0165】
次に、図4(b)を用いて読み出し動作について説明する。図4(b)は、EEPROMの等価回路の一部と、その読み出し動作において各部に加えられる電圧の一例を示す図である。データ読み出しは、書き込まれたデータを読み出すメモリセルの制御ゲートに、消去状態の負のしきい電圧と“0”書き込み状態の正のしきい電圧との中間の基準電圧(例えば0V)を印加し、ビット線に導通があるか否かを検出することにより行う。
【0166】
従って、データ読み出し時には、WL1 、WL18に連なる選択ゲートセル、及び非選択のワード線WL2 、WL4 〜WL17に連なるメモリセルは全てオン状態とする必要があるため、図4(b)に示すように、前記WL1 、WL18及びWL2 、WL4 〜WL17に正の低電圧(例えば3V)を印加する。
【0167】
ただし、前記正の低電圧の値は、“0”書き込み状態のメモリセルの内、もっとも高いしきい値電圧の値よりも高くなるように設定しなければならない。このようにすれば、例えば図4(b)において、M2,1 が“0”書き込み状態であってもM2,1 は導通状態になり、一方、読み出しの対象であるM3,1 の“0”書き込み状態はWL3 が0VにされるのでM3,1 がオフとなり、ビット線BL1 からM3,1 の“0”書き込み状態を読み出すことができる。
【0168】
次に図5に基づき、本発明の第3の実施の形態について説明する。第3の実施の形態では、フローティング状態の電荷蓄積層を備える選択ゲートセルに対して、あらかじめ書き込みを行うことにより、そのしきい値電圧を最適化する方法について説明する。
【0169】
先にのべたように、書き込み時においては、非選択のビット線に連なるメモリセルはフローティング状態でなければならない。このため、ビット線及びソース線コンタクトにそれぞれ隣接して選択ゲートセルを設け、選択ゲートセルのカットオフ動作を行う。
【0170】
本実施の形態に示すメモリセルアレイでは、ソース線コンタクトに隣接するメモリセルM18,1、M18,2等、及びビット線コンタクトに隣接するメモリセルM1,1 、M1,2 等に対して、あらかじめ所望の書き込みを行い、選択ゲートセルとしての役割を果たすに最適なしきい値電圧を付与することにより、上記の目的を達成する。前記書き込みは次のようにして行う。
【0171】
ソース線コンタクトに隣接するメモリセルM18,1、M18,2等のしきい値電圧を変化させる場合について、等価回路の各部に与える電圧を図5(a)に示す。ソース側の選択ゲートWL18に正の高電圧(例えば20V)を印加し、ビット線BL1 、BL2 に基準電圧(例えば0V)を印加する。このとき、ワード線WL2 〜WL17、及びビット線側の選択ゲートWL1 は0Vとする。このようして、ソース側の選択ゲートWL18に連なるメモリセルM18,1、M18,2等に、例えば一括書き込みを行う。
【0172】
次に、ビット線コンタクトに隣接するメモリセルM1,1 、M1,2 等のしきい値電圧を変化させる場合について、等価回路の各部に与える電圧を図5(b)に示す。
【0173】
ビット線側の選択ゲートWL1 に正の高電圧(例えば20V)を印加し、ビット線BL1 、BL2 に基準電圧(例えば0V)を印加する。このとき、ワード線WL2 〜WL17、及びソース側の選択ゲートWL18は0Vとする。このようしてビット線側の選択ゲートWL1 に連なるメモリセルM1,1 、M1,2 等に一括またはブロック毎書き込みを行う。
【0174】
なお、メモリセルM1,1 、M1,2 、M18,1、M18,2等は製造直後の初期状態において、全て同一しきい値電圧を有するとは限らないので、上記の書き込みを行う前に、あらかじめメモリセルアレイの一括消去を行うことが望ましい。このとき、使用状態におけるデータ書き換えの際に行われる一括消去とは異なり、図5(c)に示すように選択ゲートWL1 、WL18を0Vとして一括消去を行う。
【0175】
このとき、製造プロセス上の理由で、選択ゲートセルの中性しきい値電圧を、メモリセルの中性しきい値電圧の値に略等しく設定することが望ましいが、メモリセルの中性しきい値電圧より大きくなるように設定して、選択ゲートセルへの書き込みによるしきい値電圧の最適化を容易にすることもできる。また、選択ゲートセルの中性しきい値電圧を、基準電圧より大きくすることにより、同様に選択ゲートセルのしきい値電圧の最適化を容易にすることができる。
【0176】
次に、前記選択ゲートセルの書き込みにおいて、選択ゲートセルとして最適な目標しきい値電圧を、書き込み動作とベリファイ動作とを組み合わせて精密に設定する方法について説明する。はじめに、ソース線側の選択ゲートセルM18,1、M18,2のしきい値電圧を目標値に設定する場合についてのべる。
【0177】
書き込み動作においては、全てのビット線BL1 、BL2 等を0Vにし、ソース線側の選択ゲートセルM18,1、M18,2を書き込む。書き込み時には、ビット線側の選択ゲートセルM1,1 、M1,2 、すなわち選択ゲートWL1 に、M1,1 、M1,2 が十分オン状態になる電圧、例えば3Vを与えてもよい。
【0178】
このときソース線側の選択ゲートセルM18,1、M18,2の目標しきい値電圧は、選択ゲートWL18が0Vの時、ソース電圧を電源電圧3V程度に上げた状態で、M18,1、M18,2のソース・ドレイン間のリーク電流が、メモリセルへの書き込み特性に影響を与えない程度に十分小さくなり、かつ、データが書き込まれたメモリセルの読み出し時に、選択ゲートWL18が0V、ソースが0Vで読み出し特性に影響を与えない程度に、M18,1、M18,2のソース・ドレイン間のリーク電流が十分小さくなるように設定する。
【0179】
すなわち、M18,1、M18,2のしきい値電圧の目標値は、例えば接線しきい値電圧の値で1Vとする。ここで接線しきい値電圧とは、MOSトランジスタのドレイン電流の対数とゲート電圧との関係を直線で接線近似することにより求めたMOSトランジスタをオフするしきい値電圧をいう。
【0180】
選択ゲートセルM18,1、M18,2のしきい値電圧を、前記目標値に設定するための書き込みは、例えば書き込みとベリファイとを繰り返して、しきい値の制御をすることにより行う。
【0181】
このときの書き込み方法は、よりしきい値電圧制御が容易なステップアップ方式を用いて行う。選択ゲートWL18に印加する書き込みパルス幅を例えば15μsec、書き込み電圧のスタート値を例えば14V、ステップアップ幅を例えば0.2Vとし、各ステップ毎に書き込み状態をベリファイしながら、しきい値電圧が目標値に達するまで行う。
【0182】
このとき、ベリファイはビット線毎に行う。この時点では、大多数の選択ゲートセルとメモリセルが消去状態であるため、ベリファイ読み出しの際、各ブロックをカットオフすることができないためである。書き込みが終了したビット線には電源電圧3Vを与え、書き込みを停止させる。
【0183】
次に、ビット線側の選択ゲートセルM1,1 、M1,2 のしきい値電圧を目標値に設定する場合について説明する。ビット線側の選択ゲートセルM1,1 、M1.2 への書き込みは、ソース側の選択ゲートセルM18,1、M18,2と次の点で異なっている。
【0184】
すなわち、ソース側の選択ゲートセルM18,1、M18,2は、メモリセルの書き込み、読み出しの際、選択ゲートWL18が0Vにおいてカットオフすることが必要である。
【0185】
一方、ビット線側の選択ゲートセルM1,1 、M1,2 は、選択ゲートWL1 とビット線にそれぞれ電源電圧3Vを与えた状態で、メモリセルのチャネルからビット線BL1 、BL2 に流れる電流を十分カットオフすることが必要である。
【0186】
しかし、ビット線側選択ゲートセルM1,1 、M1,2 のしきい値電圧をあまり大きくすると、セルフブースト書き込みの際、ビット線から前記選択ゲートセルを介して転送されるチャネルの初期電圧が小さくなる。この初期電圧は大きいほど良いので、これを大きくし、かつ、メモリセルへの書き込み動作時に十分カットオフするような選択ゲートセルM1,1 、M1,2 のしきい値電圧を目標とすることになる。
【0187】
従って、ビット線側選択ゲートセルM1,1 、M1,2 のしきい値は、ソース側選択ゲートセルM18,1、M18,2よりも精密に制御されることが望ましく、セルの特性によっては負であることもあり得る。
【0188】
書き込み、ベリファイ動作はソース側選択ゲートセルの動作と同様に、接線しきい値電圧の値として、例えば0.5Vを目標値に設定する。このビット線側の選択ゲートセルM1,1 、M1,2 のしきい値電圧の設定は、ソース側と同様のステップアップ方式を用いた上で、ソース側とは異なりブロック毎の書き込みとビット毎ベリファイ動作を適用することができる。
【0189】
すなわちこの動作時において、非選択ブロックはソース側の選択ゲートセルをカットオフ状態にできるため、1ブロックを選択できる。また、カラム側については、所望のしきい値電圧に達したビット線に電源電圧3Vを与えることにより、書き込みを停止させることができる。
【0190】
このように、しきい値電圧の精密な制御が望まれるビット線側選択ゲートセルについては、全ブロック一括ではなく、選択ブロック毎に書き込みを行うことがより好ましい。
【0191】
こうして選択ゲートセルに、あらかじめ所望の書き込みを行った上で、その後はソース側選択ゲートWL18に0V、ソース線に0Vを与え、“0”書込みメモリセルが接続されているビット線に0V、非選択のビット線には電源電圧3Vを与え、通常のセルフブースト又はLSB書き込み方法を用いて、任意のメモリセルへの書き込みを行うことができる。
【0192】
図6は、以上に説明した、本発明のEEPROMの書き込み動作を示す流れ図である。はじめに選択ゲートセルを含む全てのメモリセルをブロック消去、又はチップ一括消去し、中性しきい値電圧の初期設定を行う。
【0193】
次に全カラム、又は選択カラム、全ブロックのソース側選択ゲートセルの書き込みを行う。書き込み状態はビット線単位でベリファイされる。続いて全カラム又は選択カラム、選択ブロックのビット線側の選択ゲートセルの書き込みと、ビット毎ベリファイを行い、それぞれしきい値電圧の値を目標値に設定する。このようにして、従来のセルフブースト、LSBを用いて任意のメモリセルへの書き込み、読み出し動作を行うことができる。
【0194】
この方法により、誤書き込みが非常に少ないメモリセルを実現することができる。図7に、本発明の第1乃至第3の実施の形態に示すEEPROMの構成と動作により、誤書き込みが大幅に改善される様子が示されている。
【0195】
図7(a)は、先に図19、及び図22で説明したように、例えば図19のセルAに“0”書き込みを行う場合に、非選択のビット線に接続されたセルB、及び非選択のワード線に接続されたセルCのしきい値電圧の変化を、転送電圧(中間電圧)Vpassの関数として示したものである。細い実線と破線は、従来のEEPROMにおいて、セルB及びセルCに生じたしきい値電圧の変化であり、また、太い実線と破線は、本発明のEEPROMにおいて、対応するセルB及びセルCに生じたしきい値電圧の変化である。
【0196】
図7(a)には、あるセンタビットの特性が示されている。従来のEEPROMではVth変動のVpass依存性が大きく、書き込みの早いセルが存在したときや、ベリファイ後のVthのばらつきが大きい場合に、誤書き込みするビットが多発していた。この場合、セルBの不良を少なくしようとすれば、セルCのVth変動が大きくなりマージンがほとんどとれない状況であった。
【0197】
一方、本発明ではセルBのしきい値変動がVpassに大きくは依存しないために、Vpassを小さく抑えることができ、セルB、CともにVth変動を小さくすることができる。さらに、本発明ではメモリセルのチャネル中の不純物濃度は、選択ゲートの特性に依らず、イオン注入により任意に調節することができるため、セルCの書き込み特性を調節することにより、Vpassが多少大きくてもセルCへの誤書き込みを回避しマージンを改善することができる。
【0198】
図7(b)は、EEPROMのプログラムサイクルに対するメモリセルの誤書き込みの発生を、非選択メモリセルのしきい値電圧変化として評価したものである。従来例における測定結果が細い実線で、本発明の測定結果が太い実線で、それぞれ示されている。
【0199】
図7(b)に示すように、従来のEEPROMでは10サイクル程度で誤書き込みが発生するが、本発明では1000サイクル程度まで、誤書き込みは発生しない。
【0200】
以上第1乃至第3の実施の形態で示した選択ゲートセルを備えるEEPROMは、従来のEEPROMに比べて、次のような優れた特徴がある。すなわち、メモリセルへの書き込みに際して、メモリセルと同一構造のセルを選択ゲートセルとして用いるので、選択ゲートを含めてWL1 乃至WL18の間隔が全て同一となり、微細化に当り近接効果の影響を受けることなく高い寸法制御性を示すことができる。
【0201】
また、第1の実施の形態のEEPROMの構造を用いれば、NAND型メモリセル群を互いに分離する素子分離領域上で、選択ゲートセルを含む全てのメモリセルの電荷蓄積層が分離溝に対して自己整合的に、かつ同一幅で分離される。従って、素子分離領域のパターン形状を単純なラインパターンの繰り返しとすることができるので、素子分離領域の加工制御性が向上する。
【0202】
また、選択ゲートに連なるメモリセルに、あらかじめ一括して書き込みを行うことにより、選択ゲートセルとして所望のしきい値電圧を設定することができるので、選択ゲートセルを含む全てのメモリセルについて、ゲート酸化膜の厚さやチャネルの不純物濃度プロファイル等を、同一製造プロセスで同時に制御することができる。
【0203】
換言すれば、誤書き込み特性を改善することを目的として、メモリセルのブート比向上のためチャネルの不純物濃度を低下させ、これに伴う選択ゲートセルの中性しきい値電圧の低下を書き込みにより補償し、選択ゲートセルとして十分なカットオフ特性を示す値まで大幅にしきい値電圧を高めることができる。
【0204】
なお、第3の実施の形態で示したように、本発明のEEPROMではM1,1 、M1,2 及びM18,1、M18.2等のしきい値電圧を書き込みにより高めることで、カットオフ特性を向上させている。しかし、微細化が進み、メモリセルのゲート長がディープサブミクロン領域になればパンチスルー耐圧が低下し、このため、カットオフ特性が低下する。
【0205】
この問題を解決するためには、多少の集積密度の低下を伴うが、必要に応じて選択ゲートセルM1,1 、M1,2 及びM18,1、M18,2等のゲート長(ビット線方向の電荷蓄積層の幅)を他のメモリセルに比べて大きくすれば良い。
【0206】
次に、図8に基づき、本発明の第4の実施の形態について説明する。第4の実施の形態では、図8の等価回路に示すように、ソース線コンタクトとビット線コンタクトとの間の選択ゲートセルM1,j 、M18,j(j=1〜3)を含む全てのメモリセルMi,j (i=1〜18、j=1〜3)が、制御ゲート層と電荷蓄積層とを含む2層のゲート構造を有するほか、前記全てのセルに対して並列に、転送用トランジスタTi,j (i=1〜18、j=1〜3)がさらに配置されることに特徴がある。
【0207】
なお、BL1 〜BL3 はビット線、WL1 、WL18は前記選択ゲートセルに接続される選択ゲート、WL2 〜WL17はメモリセルに接続されるワード線であり、ソース線コンタクト及びビット線コンタクトに対して、上下に折り返すようにメモリセルアレイが配置される。
【0208】
図4(b)に示すEEPROMの読み出し動作では、非選択メモリセルと選択ゲートセルとは常にオン状態である必要があったため、選択ゲートWL1 、WL18及び非選択メモリセルが連なるワード線には、3V程度の正の低電圧を印加しなければならなかった。また先にのべたように、この正の低電圧の値は“0”書き込み状態のメモリセルの内もっとも高いしきい値電圧よりも高く設定しなければならなかった。
【0209】
しかしこの場合、消去状態の前記非選択メモリセルに対しては前記正の低電圧により過剰な実効ゲート電界が第1のゲート絶縁膜(トンネル絶縁膜)に印加されることになり、消去状態のメモリセルに誤書き込みが行われる恐れがある。また、メモリセルのしきい値電圧分布に大きなばらつきがあれば、前記非選択メモリセルがオフ状態となるためビット線に電流が流れず誤読み出しを生じる。
【0210】
また、選択ゲートセルのしきい値電圧は、あらかじめ書き込みを行って所望のしきい値電圧に設定されているが、動作中に選択ゲートセルへの誤書き込みを生じ、選択ゲートセルのしきい値電圧が高く変化すれば読み出し電流のばらつきや誤読み出しが発生する。
【0211】
図8は、上記の問題を解決するためのEEPROMの構成を示す等価回路図である。第4の実施の形態では、メモリセルMi,j (i=1〜18、j=1〜3)にそれぞれ転送用トランジスタTi,j (i=1〜18、j=1〜3)を配置し、両者は拡散層を共有することで並列接続される。また、前記転送用トランジスタのしきい値電圧は、選択ゲートセルM1,j 、M18,j(j=1〜3)のいずれかにあらかじめ書き込まれたしきい値電圧と略同じ値に設定される。
【0212】
このようにすれば、仮に選択ゲートセルのしきい値電圧が書き込みにより設定値より高く変化しても、前記転送用トランジスタを介して電圧が転送されることにより誤動作を生じない。
【0213】
図9を用いて、第4の実施の形態におけるEEPROMの読み出し動作を説明する。読み出しを行うメモリセルM3,1 と転送用トランジスタT3,1 が接続されたワード線WL3 に、消去状態における負のしきい値電圧と“0”書き込み状態における正のしきい値電圧の中間の基準電圧(例えば0V)を印加して読み出しを行う。
【0214】
このとき、非選択メモリセルのワード線と選択ゲートWL1 、WL18に正の電圧(例えば2V)を印加する。この値は転送用トランジスタのしきい値電圧よりも高く設定されていれば良い。
【0215】
ビット線BL1 に適当な電圧(例えば1V)を印加して、選択されたメモリセルのチャネル電流をモニタすることで読み出しを行う。非選択のメモリセルが“0”書き込み状態であって、しきい値電圧が制御ゲート層に印加される前記正の電圧2Vよりも高くなっても、並列接続された転送用トランジスタがオン状態であるため、ビット線電圧1Vが選択されたメモリセルM3,1 まで転送が行われ、誤読み出しは生じない。
【0216】
従って、非選択メモリセルのワード線と選択ゲートWL1 、WL18に印加する正の電圧(例えば2V)は、図4(b)に示す読み出し動作で印加される正の電圧(例えば3V)よりも低くすることができる。このため、非選択メモリセルの第1のゲート絶縁膜に印加される実効ゲート電界を低減することができ、誤書き込み特性を大幅に改善することができる。
【0217】
さらに、選択ゲートセルM1,1 、M18,1、のしきい値電圧が動作中に仮に高く変化しても、並列接続された転送用トランジスタT1,1 、T18,1がオン状態となるので読み出し電流のばらつきを抑制することが可能になる。この効果は転送用トランジスタT1,1 、T18,1の電流駆動能力が高いほど大きくすることができる。なお、書き込み及び消去に関しては、図3及び図4(a)に示す第2の実施の形態と同様に行うことができる。
【0218】
次に、図10を用いて本発明の第5の実施の形態におけるEEPROMの構造の1例について説明する。図10は、図9の等価回路を有する本発明のEEPROMの断面構造を示す図である。
【0219】
図10に示すEEPROMの断面構造は、先に図2で説明した第1の実施の形態のEEPROMの構造に近いので、対応する部分に同様な参照番号を付し、詳細な説明を省略する。
【0220】
両者の相違点は、電荷蓄積層5の側面と素子分離領域3の分離溝の側面とを自己整合的に一致させる部分において、素子領域2の下部領域は共に分離溝を埋め込む絶縁材料と対向するが、本第5の実施の形態では上部領域において、素子領域2(Pウエル)が、第2のゲート絶縁膜6の延長上にある第3のゲート絶縁膜6aを介して、制御ゲート層7の側面と対向することである。
【0221】
第3のゲート絶縁膜6aは、少なくとも第1のゲート絶縁膜4より厚く形成されるが、その厚さは第2のゲート絶縁膜6と略等しいか、又は他の最適値に調整することができる。このようにして、素子領域2の上面、及び、側面の上部領域を共通のチャネル領域として、素子領域2の上に電荷蓄積層5と制御ゲート層7とが積層されたメモリセルM1,1 、M1,2 、M1,3 が形成され、前記側面の上部領域に制御ゲート層7と対向するMOS構造が形成される。
【0222】
これらのMOS構造は、素子領域2の紙面に垂直な領域に、それぞれ存在するソース/ドレイン拡散層を共通にすることで、前記メモリセルに並列に接続され、図9の等価回路に示す転送用トランジスタT1,1 、T1,2 、T1,3 となる。
【0223】
側面の上部領域に形成されたMOS構造のしきい値電圧は、選択ゲートセルM1,1 、M1,2 、M1,3 及びM18,1、M18.2、M18,3にあらかじめ書き込みを行って設定されたしきい値電圧と略同じになるように、素子領域2の不純物濃度プロファイル、又は第3のゲート絶縁膜厚等を適宜調整する。なお、図10に示す上部領域の高さを変えることにより、メモリセルのカップリング比を調整することができるが、通常全てのメモリセルについて前記上部領域の高さを等しくする。
【0224】
図10に示すメモリセルアレイは、転送用トランジスタの形成に当って、セル面積が増加することがないので微細化に有利であり、このようなメモリセルアレイを用いれば、高性能でかつ高信頼性のEEPROMを提供することが可能になる。
【0225】
本第5の実施の形態のEEPROMの構造は、第1の実施の形態の構造と近似しているので、第1の実施の形態でのべた微細化に関する構造上の利点を全て備えている。また、選択ゲートセルM1,1 、M1,2 、M1,3 と転送用トランジスタT1,1 、T1,2 、T1,3 及び選択ゲートセルM18,1、M18.2、M18,3と転送用トランジスタT18,1、T18.2、T18,3のゲート長をメモリセルのゲート長よりも大とすれば、選択ゲートセルのドレイン耐圧を高めることができる。
【0226】
次に、本発明のEEPROMにおいて、選択ゲートセルへの電荷注入による書き込みは、メーカ側又はユーザ側のいずれで行うのが望ましいかという問題について説明する。
【0227】
誤書き込みを防止するのに最適な、電荷注入による選択ゲートセルのしきい値制御は、EEPROMの出荷時にメーカ側で行うべきとの考え方もある。一方、メーカからは未書き込み状態のEEPROMを出荷し、ユーザ側において、全ての選択ゲートセルとメモリセルの一括消去と、選択ゲートセルの書き込みと、メモリセルの選択書き込みとを順に行った後、使用することも考えられる。
【0228】
しかし、ユーザ側において使用するメモリ書き込み制御装置がこのように構成されれば、ユーザ側で行われるデータ書き換えのたび毎に、選択ゲートセルの消去と書き込みによるストレスが加わるため、データ書き換えのプログラムサイクルにより選択ゲートセルの寿命が短くなる恐れがある。
【0229】
また、ユーザ側において、選択ゲートセルとメモリセルの一括消去と、選択ゲートセルの書き込みとを、データ書き換えのたび毎に行えば、全書き込み時間が長くなるという問題も生じる。
【0230】
このため、EEPROMの出荷時に、選択ゲートセルのしきい値制御をメーカ側で行い、ユーザ側でのデータ書き換えの際には、選択ゲートセルに蓄積された電荷が消去されないようにするのが最良の方法と考えられる。このとき、選択ゲートセルに蓄積された電荷の追加書き込みを行うようにすれば、プログラムサイクルによる選択ゲートセルの寿命の短縮を大幅に緩和することができる。
【0231】
以上第1乃至第5の実施の形態において、メモリセルと同様に選択ゲートセルにもフローティング状態の電荷蓄積層を備えたEEPROMと、その動作について説明したが、本発明は上記の実施の形態に限定されるものではない。
【0232】
メモリセルをアレイ状に構成し、スイッチングトランジスタ選択ゲートセルを用いてメモリセル群を選択するEEPROM全般を対象にして適用することができる。また本実施の形態では、全てNチヤネルMOSトランジスタからなるメモリセルを用いる場合について説明したが、同様にしてPチャネルMOSトランジスタからなるメモリセルを用いてEEPROMを構成することもできる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0233】
【発明の効果】
上述したように本発明のEEPROMによれば、電荷蓄積によりしきい値電圧の制御が可能な選択ゲートセルを用いることにより、読み出し、書き込みにおける選択ゲートセルのカットオフ特性を、前記選択ゲートセルへの書き込みにより自由に制御することができる。
【0234】
このため、メモリセルのチャネルイオン注入のドーズ量を、従来に比べて小さくすることができ、セルフブースト及びLSB書き込み動作において、チャネルブート比を大きくすることが容易になり、メモリセルの誤書き込みを大幅に改善することができる。
【0235】
また、ビット線側の選択ゲートセルのしきい値電圧を小さくすることができるので、その転送能力が大となり、チャネルの初期電圧を大きくすることで、誤書き込みの改善に寄与することができる。
【0236】
また、選択ゲートセルとメモリセルのチャネルイオン注入を同一工程で、同時に行うことができるので、微細化をより容易に進めることができる。さらに、チャネルイオン注入のドーズ量は、メモリセルの特性のみを考慮して設定することができるので、書き込み電圧を不用意に低くして、誤書き込み特性、リードディスターブ特性を低下させる恐れがない。
【0237】
なお、誤書き込みの問題は2値よりも4値、8値の多値メモリの場合に厳しくなる。本発明は、特に4値以上の多値メモリ用セル構造として使用することにより、信頼性の高い多値メモリを実現することができる。従ってEEPROMの微細化と多値化に伴い、本発明はさらにその効力を発揮し、誤書き込みのない高集積化されたEEPROMを実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるEEPROMの平面図。
【図2】本発明の第1の実施の形態におけるEEPROMのA−A断面図。
【図3】本発明のEEPROMの等価回路と、一括消去における各部の印加電圧を示す図。
【図4】本発明のEEPROMの等価回路と動作を示す図であって、
(a)は、書き込み動作における各部の印加電圧を示す図。
(b)は、読み出し動作における各部の印加電圧を示す図。
【図5】本発明のEEPROMの等価回路と動作を示す図であって、
(a)は、ソース側の選択ゲートセルへの書き込みにおける各部の印加電圧を示す図。
(b)は、ドレイン側の選択ゲートセルへの書き込みにおける各部の印加電圧を示す図。
(c)は、ソース側及びドレイン側の選択ゲートセルを含めた一括消去における各部の印加電圧を示す図。
【図6】本発明のEEPROMの書き込み動作を示す流れ図。
【図7】本発明のEEPROMにおける誤書き込み特性と従来の誤書き込み特性との比較図であって、
(a)は、転送電圧としきい値電圧変化との関係を示す図。
(b)は、プログラムサイクルとしきい値電圧変化との関係を示す図。
【図8】本発明の第4の実施の形態におけるEEPROMの等価回路を示す図。
【図9】本発明の第4の実施の形態のEEPROMの読み出し動作における等価回路各部の印加電圧を示す図。
【図10】本発明の第5の実施の形態におけるEEPROMのA−A断面図。
【図11】従来のEEPROMの平面図。
【図12】従来のEEPROMのB−B断面図。
【図13】従来のEEPROMのA−A断面図。
【図14】従来の選択ゲートセルの電荷蓄積層へのコンタクト部を示す図。
【図15】従来の電荷蓄積層のパタ−ニングに用いるマスクの平面図。
【図16】従来の他のEEPROMのB−B断面図。
【図17】従来の他のEEPROMのB−B断面図。
【図18】従来のゲート絶縁膜のパタ−ニングに用いるマスクの平面図。
【図19】従来のEEPROMのセルフブースト書き込みにおける等価回路の各部の電圧を示す図。
【図20】チャネルブート比の説明図。
【図21】従来のEEPROMのセルフブースト書き込みにおける各部電圧のタイミングダイアグラムを示す図。
【図22】従来のEEPROMにおける誤書き込み特性を示す模式図。
【図23】従来のEEPROMにおけるLSB動作を示す図。
【符号の説明】
1…シリコン基板(Pウエル)
1a…N型拡散層
2…素子領域
3、3a…素子分離領域
4…第1のゲート絶縁膜
5…電荷蓄積層
6…第2のゲート絶縁膜
6a…第3のゲート絶縁膜
7…制御ゲート層
8…層間絶縁膜
9…ビット線
10…ビット線コンタクト
11…ソース線
12…ソース線コンタクト
13…ワード線
Claims (18)
- ビット線とソース線との間に、少なくとも電荷蓄積層と制御ゲート層とを含む複数のメモリセルが直列に接続されたNAND型メモリセルからなるメモリセルアレイを具備する不揮発性半導体記憶装置において、
前記NAND型メモリセルは、前記ビット線側の一端に接続された第1の選択ゲートセル、及び前記ソース線側の一端に接続された第2の選択ゲートセルの少なくともいずれかを備え、
前記第1、第2の選択ゲートセルは、制御ゲート層及び電気的にフローティング状態の電荷蓄積層を含み、
前記メモリセルアレイへの書き込みの際、書き込み対象の選択メモリセルと同一のワード線に接続された非選択メモリセルのビット線側に位置するメモリセル又は第1の選択ゲートセル、及び前記非選択メモリセルのソース側に位置するメモリセル又は第2の選択ゲートセルがカットオフ状態に制御されることを特徴とする不揮発性半導体記憶装置。 - ビット線とソース線との間に、少なくとも電荷蓄積層と制御ゲート層とを含む複数のメモリセルが直列に接続されたNAND型メモリセルからなるメモリセルアレイを具備する不揮発性半導体記憶装置において、
前記NAND型メモリセルは、前記ビット線側の一端に接続された第1の選択ゲートセル、及び前記ソース線側の一端に接続された第2の選択ゲートセルの少なくともいずれかを備え、
前記複数のメモリセル及び前記第1、第2の選択ゲートセルは、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、
この素子領域上に第1のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、
この電荷蓄積層上に電荷蓄積層の上面と側面の一部を覆う第2のゲート絶縁膜を介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合したうえで、前記素子分離領域に隣接する下部領域と、前記第2のゲート絶縁膜を介して前記制御ゲート層と対向する上部領域とを備え、
前記複数のメモリセル及び前記第1、第2の選択ゲートセルにおける前記電荷蓄積層の前記下部領域の高さが略等しいことを特徴とする不揮発性半導体記憶装置。 - ビット線とソース線との間に、少なくとも電荷蓄積層と制御ゲート層とを含む複数のメモリセルが直列に接続されたNAND型メモリセルからなるメモリセルアレイを具備する不揮発性半導体記憶装置において、
前記NAND型メモリセルは、前記ビット線側の一端に接続された第1の選択ゲートセル、及び前記ソース線側の一端に接続された第2の選択ゲートセルの少なくともいずれかを備え、
前記第1、第2の選択ゲートセルは、電気的にフローティング状態である電荷蓄積層及び制御ゲート層を備え、
前記複数のメモリセル及び前記第1、第2の選択ゲートセルには、それぞれ転送用トランジスタが並列に接続され、
前記転送用トランジスタにおけるしきい値電圧の値が、少なくとも前記第1、第2のいずれかの選択ゲートセルのしきい値電圧の値と略等しいことを特徴とする不揮発性半導体記憶装置。 - 前記転送用トランジスタが並列接続された前記複数のメモリセル及び前記第1、第2の選択ゲートセルは、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、
この素子領域上に第1のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、
これらの電荷蓄積層及び素子領域上に電荷蓄積層の上面及び側面を覆う第2のゲート絶縁膜と前記電荷蓄積層の側面と自己整合した素子領域の側面の上部を覆う第3のゲート絶縁膜とを介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合的に一致し、
前記素子領域の側面の上部と、前記制御ゲート層とを前記第1のゲート絶縁膜より厚い前記第3のゲート絶縁膜を介して対向させることにより、前記転送用トランジスタのMOS構造を形成することを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 少なくとも前記第1、第2のいずれかの選択ゲートセルに含まれる電荷蓄積層幅は、前記複数のメモリセルに含まれる電荷蓄積層幅と略同一寸法であることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルと、前記複数のメモリセルとの、前記電荷蓄積層の下部におけるチャネル領域の深さ方向の不純物濃度プロファイルは、略同一であることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルにおける中性しきい値電圧は、前記複数のメモリセルにおける中性しきい値電圧と略等しいことを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルに含まれる制御ゲート層と、前記第1、第2の選択ゲートセルに隣接するメモリセルに含まれる制御ゲート層との間隔、及び前記第1、第2の選択ゲートセルに含まれる電荷蓄積層と、前記第1、第2の選択ゲートセルに隣接するメモリセルに含まれる電荷蓄積層との間隔が略等しく、
かつ、前記間隔と、互いに隣接する前記メモリセルに含まれる制御ゲート層の間隔、及び互いに隣接する前記メモリセルに含まれる電荷蓄積層の間隔とが略等しいことを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。 - 少なくとも前記第1、第2のいずれかの選択ゲートセルに含まれる電荷蓄積層と半導体基板との間のゲート絶縁膜の厚さは、前記複数のメモリセルに含まれる前記ゲート絶縁膜の厚さと略等しいことを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルのしきい値電圧は、前記第1、第2の選択ゲートセルに含まれる前記電荷蓄積層に蓄積された電荷の量により定められることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルは、ゲートに基準電圧、半導体基板に形成されたウエルに前記基準電圧より高い電圧をそれぞれ印加することにより前記複数のメモリセルと同時に消去が可能であることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルの書き込みは、前記複数のメモリセルの書き込みより先に行われることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第2の選択ゲートセルの書き込みは、前記第1の選択ゲートセルの書き込みよりも先に行われることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1の選択ゲートセルの書き込み後におけるしきい値電圧は、前記第2の選択ゲートセルの書き込み後におけるしきい値電圧よりも小さいことを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 少なくとも同一カラムにおける前記第2の選択ゲートセルの書き込みは、全ブロックで一括して行われることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセルの書き込みは、書き込み開始電圧からステップ状に変化する書き込み電圧により行われ、前記各ステップごとに前記書き込み状態を読み出すことにより、書き込みベリファイが行われることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセル及び前記複数のメモリセルとおけるチャネル領域へのイオン注入、及び、拡散層へのイオン注入は、それぞれ同一工程で行われることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1、第2の選択ゲートセル及び前記複数のメモリセルに含まれる、少なくとも電荷蓄積層と半導体基板との間のゲート絶縁膜の形成は、同一工程で行われることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
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