KR100321301B1 - 불휘발성 반도체 기억 장치 - Google Patents

Abstract

고밀도화, 초고집적화에 적당하며, 또한 오기입의 염려가 없는 고신뢰성의 EEPROM의 메모리 셀과 그 동작 방법을 제공한다. NAND형 메모리 셀 어레이의 소스선 측, 및 비트선 측에 배치되는 선택 게이트 셀의 게이트를, 메모리 셀과 동일하게 플로팅 상태의 전하 축적층과 제어 게이트층의 2층 구조로 하여, 메모리 셀과 동일 제조 공정에서 동시에 형성한다. 이 때, 채널에의 이온 주입 조건은 메모리 셀의 채널 부트비를 최적화하도록 설정하고, 선택 게이트 셀로서 필요한 커트오프 특성의 최적화는 이온 주입에 의하지 않고, 선택 게이트 셀에 포함되는 전하 축적층에의 전하 주입에 의해 행한다. 메모리 셀과 선택 게이트 셀을 동일 형상으로 하고, 또한, 전하 축적층과 분리 홈을 자기 정합적으로 형성함으로써 고밀도화에 적합하며 또, 오기입의 우려가 없는 고신뢰성의 EEPROM을 얻는다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 전하 축적층과 제어 게이트층이 적층된 전기적 개서 가능한 메모리 셀을 이용한 불휘발성 반도체기억 장치의 미세화와 고성능화에 관한 것이다.

종래, 전기적 데이터의 개서가 가능한 불휘발성 반도체 기억 장치 (이하, EEPROM: Electrically Erasable and Programmable Read Only Memory로 불림)의 일종으로서 전하 축적층과 제어 게이트층과의 적층 구조를 갖는 MOS 트랜지스터 구조의 메모리 셀이 복수개 매트릭스상으로 배치된 것이 알려져 있다.

도 11은 메모리 셀을 복수개 직렬로 접속하고, NAND형 셀 어레이를 구성한 EEPROM의 평면도의 일부를 도시하고 있다. 복수의 신호선 BL_j(j=1∼3의 경우를 예시, 이하 비트선이라고 부름)과 공통선 (이하 소스선이라고 부름)이 각각 비트선 콘택트와 소스선 콘택트를 거쳐 복수의 메모리 셀 M_i,j(i=1∼16, j=1∼3의 경우를 예시)에 접속되어 있다. 소스선에는 기준 전압 (예를 들면 접지)이 부여된다.

이 복수의 메모리 셀은 각 j열에 대해 i=1∼16의 메모리 셀이 소스/드레인이 되는 확산층을 인접하는 것 끼리 공유하여, NAND형으로 직렬 접속되어 있다.

상기 메모리 셀은 각각 전하 축적층 (파선의 해치로 예시)과, 전하 축적층의 전하량을 제어하는 제어 게이트층과의 적층 게이트 구조를 갖고, 전하 축적층은 서로 인접하는 비트선 사이에서 분리되어 있다. 상기 메모리 셀의 제어 게이트층은 비트선 BL_j(j=1∼3)과 교차하는 복수개의 워드선 WL_i(i=1∼16)으로서 연속적으로 형성되어 있고, 하나의 워드선 WL_i에는 비트선 BL_j마다 하나의 메모리 셀 M_{i, j}이 접속된다.

이들 메모리 셀 군에 대해, 선택적으로 데이터의 기입, 판독을 행하기 위해서, NAND형으로 접속된 복수의 메모리 셀 M_{i, j}(i=1∼16, j=1∼3)의 양단에는 스위칭 트랜지스터로 이루어진 두개의 선택 게이트 셀 S_{k, j}(k=1,2, j=1∼3)이 접속된다.

즉, 비트선 콘택트 및 소스선 콘택트에 각각 인접하여, 상기 복수의 메모리 셀 M_{i, j}의 양단에, 두 개의 선택 게이트 셀 S_k,j이 배치된다. 상기 복수의 메모리 셀 M_{i, j}과 두 개의 선택 게이트 셀 S_k,j는 비트선 BL_j방향으로 연장하는 소자 영역에 인접하는 것 끼리가 소스/드레인 확산층을 공유하도록 형성되고, 이들 소자 영역 사이는 소자 분리 영역으로 서로 분리된다.

또, 선택 게이트 셀 S_k,j의 스위칭 제어는, 두 개의 선택 게이트 SG_k(k=1, 2)에 의해 이루어진다. 여기에서 선택 게이트 셀은 반드시 게이트선 및 소스선 측에 각 한개 배치되는 것 뿐만 아니라, 각각 복수개의 선택 게이트 셀을 배치하는 경우도 있다.

도 12는 도 11에서의 NAND형 복수의 메모리 셀 M_i,1(i=1∼16)과 두 개의 선택 게이트셀 S_k,1(k=1,2)의, 비트선 방향으로 평행한 B-B 단면을 나타내고 있다.

상기 메모리 셀 M_i,1및 선택 게이트셀 S_k,1은 실리콘 기판(1) (P웰)과, 메모리 셀 및 선택 게이트 셀의 소스/드레인 영역이 되는 N형 확산층(1a)와, 실리콘 기판 상에 형성된 얇은 실리콘 산화막으로 이루어진 제1 게이트 절연막(4)과, 폴리실리콘으로 이루어진 전하 축적층(5)과, 상기 전하 축적층(5) 상에 형성된 제1 게이트 절연막(4)에 비해 얇은 제2 게이트 절연막(6)과, 폴리실리콘으로 이루어진 제어게이트층(7)으로 구성된다.

여기에서, 메모리 셀 M_{i, j}에 포함되는 전하 축적층(5)는 플로팅 상태가 되고, 얇은 제1 게이트 절연막(4)을 거쳐 메모리 셀의 N형 채널로부터 상기 전하 축적층(5)에 전자를 터널 주입함으로써, 메모리 셀에의 기입이 행해진다. 이 때, 제어 게이트층(7)에는 기입을 제어하는 제어 전압이 인가된다. 또, EEPROM의 동작에 대해서는 후에 상세히 설명한다.

도 12에 나타낸 EEPROM은 그 외 층간 절연막(8)과, 비트선(9) (BL₁)과, 비트선 콘택트(10)와, 소스선(11)과, 소스선 콘택트(12)로 구성된다. 도 11의 워드선 방향을 따른 M_{1, j}(j=1∼3)과 BL_j(j=1∼3)의 A-A 단면을 도 13에 나타낸다.

또, 도 13에서 도 12와 동일한 부분에는 동일 참조 부호를 붙히고 있다. WL₁은 연속적인 제어 게이트층(7)으로 이루어진 게이트선(13)이다. 메모리 셀 M_{1, j}(j=1∼3)은 아이소플레이너형의 소자 분리 영역(3a)으로 분리된다.

도 12의 단면 구조에서는 선택 게이트 셀 S_k,1의 게이트는 메모리 셀 M_i,1과 동일하게, 전하 축적층(5)과 제어 게이트층(7)의 적층 구조를 갖지만, 선택 게이트 셀 S_k,1은 단순히 메모리 셀군에 대해 선택적으로 데이터의 기입, 판독을 하기 위한 스위칭 트랜지스터에 지나지 않기 때문에, 종래 선택 게이트 셀 S_k,1에는 특히 플로팅 상태의 전하 축적층(5)을 설치할 필요는 없다고 고려되고 있다.

한편, 도 12에서 나타낸 바와 같이, 선택 게이트 셀 S_k,1과 메모리 셀 M_i,1이 동일하게 적층 게이트 구조를 갖도록 하면, 양자를 다른 구조로 하는 경우에 비해 마스크 일치 공정이 간단하게 되어 고집적화에 유리하다. 이 때문에, 종래 선택 게이트 셀에도 메모리 셀과 동일하게 전하 축적층(5)을 형성하고, 그 후 선택 게이트 셀의 전하 축적층(5)에 콘택트를 취하는 방법이 많이 이용되고 있다.

일 예로서, 비트선 측의 선택 게이트 셀의 전하 축적층(5)에 콘택트를 취하는 종래의 방법을 도 14에 나타낸다. 우측 하부의 파선 (일부 실선)의 해치로 나타낸 전하 축적층 (FG; Floating Gate)와 좌측 하부 해치로 나타낸 제어 게이트층 (CG; Control Gate)는 전하 축적층(5)와 제어 게이트(7)의 평면 상태를 나타내고 있다.

SG₁은 비트선 측의 선택 게이트를, WL₁은 이와 서로 인접하는 워드선을 나타내고 있다. 종방향의 일점 쇄선의 범위는 소자 분리 영역이다. 또, WL₁의 내부의 종방향 파선은 소자 분리 영역 상에서 FG가 분리된 것을 나타내고 있다. 또, CG의 하부에 형성된 FG 부분은 파선의 해치로 나타내고 있다.

도 14에서 나타낸 바와 같이, 선택 게이트 SG₁에서는 전역에 걸쳐 연속적인 FG가 형성되고, 소자 분리 영역 상에서 CG를 일부 제거하고, 또한 콘택트 영역의 FG를 패드상으로 넓혀 FG에 콘택트를 취한다. 이와 같이, 콘택트 부분의 맞춤 마진을 필요로 하기 때문에, EEPROM의 고집적화에 대해 큰 방해가 된다. 한편, 도11의 워드선에 종방향의 파선으로 나타낸 바와 같이, 메모리 셀 M_1,j의 전하 축적층(5)은 서로 인접하는 비트선에 속하는 것이 소자 분리 영역 상에서 서로 분리된다. 도 11의 평면도에서, 선택 게이트 SG₁, SG₂에 접속되는 선택 게이트셀 S_k,j에는 전하 축적층(5)의 경계를 나타내는 종방향 파선이 나타나 있지 않지만, 실제로는 도 14에서 나타낸 바와 같이 연속적인 전하 축적층(5)이 형성된다.

또, 도 11에서는 도 14에서 나타낸 전하 축적층과 제어 게이트층과의 접속 부분의 구조는 생략되어 있다. 또, 도 14에서는 WL₁에 적층된 전하 축적층(FG)이 소자 분리 영역 상에서 서로 분리되기 때문에, 상기 전하 축적층의 경계가 WL₁에 종방향 파선으로 나타나 있다.

도 15는 메모리 셀 M_1,j의 전하 축적층으로서 폴리실리콘을 퇴적한 후, 서로 인접하는 비트선 사이의 전하 축적층을 분단하기 위한, 리소그래피 공정에 이용되는 마스크 패턴의 평면도를 나타내고 있다. 도 15에서, M_1,j(j=1∼3) 및 S_1,j(j=1∼3)은 각각 메모리셀, 및 선택 게이트 셀의 형성 위치를 나타내고 있다. 또, WL₁, SG₁은 각각 워드선 및 선택 게이트이다.

도 15에서 나타낸 바와 같이, 워드선 WL₁에 접속된 메모리 셀 M_1,j에서는 서로 인접하는 선 사이의 전하 축적층을 분단할 필요가 있지만, 선택 게이트 SG₁에 접속되는 선택 게이트 셀 S_1,j에서는 전하 축적층은 연속적이 된다.

이 때문에 도 15에서 나타낸 마스크 패턴은 전하 축적층을 분단하는 영역과 분단되지 않은 영역 사이에, 도면의 화살표로 나타낸 바와 같은 경계를 설치해야만 한다. 그러나, 리소그래피 공정에서 마스크 패턴에 이와 같은 경계가 포함되면 경계가 없는 경우에 비하여 새로운 맞춤 여유를 취할 필요가 생겨, 메모리 셀이 접속되는 워드선 WL₁과 선택 게이트 셀이 접속되는 선택 게이트 SG₁과의 간격을 최소로 하는 것이 매우 곤란하게 된다.

다음에, 도 16에서 나타낸 바와 같이, 선택 게이트 셀의 제어 게이트층(7)을 단층 구조로 하여, 선택 게이트 셀의 전하 축적층에의 콘택트를 제거하여, 고집적화를 용이하게 하고자 할 때의 문제점에 대해 설명한다.

도 16은 도 11에서의 복수의 메모리 셀 M_i,1(i=1∼16)와, 두 개의 선택 게이트 셀 S_k,1(k=1,2)의, 비트선에 평행한 B-B 단면도이다.

도 16에서, 메모리 셀 M_i,1은 전하 축적층(5)과 제어 게이트층(7)의 적층 게이트 구조를 갖는 것에 비해, 선택 게이트셀 S_k,1은 제어 게이트층(7)의 단층 게이트 구조를 갖는다. 단층 게이트 구조로 하기 위해서는, 선택 게이트 셀 S_k,1에서 메모리 셀에 포함되는 두 층의 게이트 재료 중 어느 한 쪽을 가공, 제거해야만 한다.

도 15의 설명과 동일하게, 선택 게이트셀의 한쪽의 게이트 재료를 제거하기 위해서는, 리소그래피 공정에서 새로운 마스크 맞춤이 필요하게 되고, 맞춤 여유를 가지지 않으면 안된다. 이 때문에, 메모리 셀 M_i,1이 접속되는 워드선 WL_i(i=1∼16) 끼리의 간격에 비해, 선택 게이트 셀 S_k,1(k=1,2)가 접속되는 선택 게이트 SG_k(k=1,2)와 상기 워드선 WL_i와의 간격을 충분히 작게 할 수 없어, 메모리 셀 어레이 미세화에 큰 문제가 된다.

한편, 도 17에서 나타낸 바와 같이, 메모리 셀 M_i,1(i=1∼16)과 선택 게이트 셀 S_k,1(k=1,2)이 모두 전하 축적층(5)과 제어 게이트층(7)과의 적층 구조를 구비하고, 또한 메모리 셀 M_i,1과 동일하게 선택 게이트셀 S_k,1의 전하 축적층(5)도 서로 인접하는 선 사이에서 분석되는 경우의 문제점에 대해 설명한다.

도 17은 도 11에서의 NAND형의 구조의 메모리 셀 M_i,1(i=1∼16)과, 두 개의 선택 게이트셀 S_k,1(k=1,2)의, 비트선 방향으로 평행한 B-B 단면도이다.

이 때, 선택 게이트셀 S_k,1의 전하 축적층(5)이 서로 인접하는 비트선 사이에서 분석되고 있기 때문에, 전하 축적층(5)과 제어 게이트층(7)의 접속은 도 14에서 나타낸 콘택트를 다수 설치하는 것 보다도, 선택 게이트 셀 S_k,1에서의 전하 축적층(5)과 제어 게이트(7) 사이의 제2 게이트 절연막(6)을 제거하는 쪽이 적층 밀도의 향상에 있어서 유리하다.

그러나, 메모리 셀 M_i,1에서는 제2 게이트 절연막(6)을 남기지 않으면 안되기 때문에, 선택 게이트 셀 S_k,1의 제2 게이트 절연막(6) 만을 제거하기 위해, 도 18에서 나타낸 바와 같은 마스크 패턴이 필요하게 된다.

도 18에서 연속적인 횡방향 파선은 각각 메모리 셀 M_1,j(j=1∼3)이 접속되는 워드선 WL₁과 선택 게이트셀 S_1,j(j=1∼3)이 접속되는 선택 게이트선 SG₁의 배치를 나타낸다. 또, 워드선 WL₁과 선택 게이트 SG₁의 종방향 파선은 각각 메모리 셀 M_1,j과 선택 게이트 셀 S_1,j의 전하 축적층(5)의 배치를 나타낸다.

도 18에서 나타낸 마스크 패턴을 이용하여, 선택 게이트 셀 S_1,j를 형성하는 영역에서의 제2 게이트 절연막(6)을 제거함으로써, 선택 게이트 셀 S_1,j에 포함되는 전하 축적층(5)은 모두 선택 게이트 SG₁과 접속된다.

그러나, 도 18의 마스크 패턴은 제2 게이트 절연막(6)을 제거하는 영역과 제거하지 않은 영역 사이에, 화살표로 나타낸 바와 같은 경계를 설치할 필요가 있어, 새로운 맞춤 여유를 가져야만 하기 때문에, 메모리 셀 M_1,j이 접속되는 워드선 WL₁과, 선택 게이트 셀 S_1,j가 접속되는 선택 게이트 SG₁과의 간격을 최소로 하는 것이 매우 곤란하게 된다.

이하에서는, 메모리 셀 M_i,j(i=1∼16, j=1∼3)이 접속되는 워드선 WL_i(i=1∼16) 끼리의 간격에 비해, 선택 게이트 셀 S_k,j(k=1,2 j=1∼3)이 접속되는 선택 게이트 SG_k(k=1,2)와 워드선 WL₁의 간격을 넓히는 것이, 메모리 셀 어레이의 점유 면적을 증가시킬 뿐만 아니라, 치수 제어성의 현저한 저하를 유발하는 것에 대해 설명한다.

잘 알려져 있는 바와 같이, 최소 치수 0.25㎛ 이하의 미세 패턴의 형성 공정에서, 인접하는 패턴 간의 간격이 넓으면, 근접 효과가 현저하게 되고, 리소그래피 공정에서의 치수 미세화나, RIE (Reactive Ion Etching)에서의 치수 늘어남이 생겨 치수 제어성이 크게 저하된다. 따라서, 메모리 셀 어레이 중에 간격이 다른 패턴이 있으면, 치수를 정확하게 제어하는 것은 매우 곤란하게 된다.

한편, EEPROM은 대량 저장용 기억 장치의 구성 요소로서 기대되고 있으며, 미세화를 극도로 추급하여 셀 면적을 최소화하여, 비트 단가를 내려야만 한다. 이를 위해, 스케일링을 적용하여 게이트 구조의 비트선 방향의 폭 (게이트 길이)과 간격을 가능한 한 축소시킨다.

이와 같은 상황에서, 상기와 같이 선택 게이트 셀의 전하 축적층(5)에 대한 새로운 콘택트를 설치하는 것이나, 메모리 셀과 선택 게이트 셀의 구조를 변화시켜 새로운 마스크 맞춤 공정을 부가하는 것 등이 미세화에 큰 방해가 되고, EEPROM의 적용 범위를 현저하게 제한한다.

다음에, NAND형 EEPROM의 동작 상의 문제점에 대해 상세하게 설명한다. 종래, EEPROM의 기입 동작에서, 보다 낮은 전압의 기입이 가능한 셀프 부스트 기입 방식이 제안되어 실용적으로 공급되고 있다.

셀프 부스트 기입 방식을 이용하면, 비트선에 접속되는 컬럼 디코더 등의 트랜지스터를 모두 V_cc계의 전원 (3.3V)을 이용하여 구성할 수 있기 때문에 주변 회로의 면적을 축소하여 칩 면적을 작게 하는 것이 가능하게 된다.

도 19를 이용하여, 종래의 셀프 부스트 기입 동작에 대해 설명한다. 도 19는 셀프 부스트 기입 동작시, 각 부분에 가해진 전압을 나타내는 등가 회로이다. 이 등가 회로는 비트선 BL₁, BL₂와, 선택 게이트 SG₁, SG₂와, 메모리 셀의 연속적 제어 게이트층으로 이루어진 워드선 WL₁내지 WL_n(n은 1 이상의 정수)와 소스선으로 구성된다.

여기에서는 '1' 또는 '0' 데이터를 한 개의 메모리 셀에 기입하는 2치 데이터 기입에 대해 설명하지만, 다치의 경우에는 통상 '1' 데이터를 '0' 데이터 (임계치 전압이 부)로, '0' 데이터를 '1', '2', '3' 데이터 (임계치 전압이 정이고, 각 데이터는 특정 임계치 전압 범위로 분리됨) 중 하나로 치환하면 좋다. 또, 이와 같은 임계치 전압 분포를 갖지 않는 다치 메모리이어도, 임계치 전압이 복수로 분리되어 있으면 동일하게 동작할 수 있다.

도 19에서 나타낸 2치 데이터의 기입시, 예를 들면 워드선 WL₂을 선택하여, 비트선 BL₁과의 교점에 접속된 실선이 둥글게 둘러싼 것으로 나타낸 셀 A (M_2,1)에 '0'데이터를 기입하는 경우, 각각 파선이 둥글게 둘러싼 것으로 나타낸 비선택 셀 B (M_2,2), 셀 C (M_3,1)에 오기입의 문제가 생긴다.

또 도 19에서 비선택 셀 B, 셀 C는 예로서 나타낸 것이고, 셀 B와 동일한 문제는 BL₂이외의 '1' 기입 비트선과, 선택 워드선 WL₂에 접속되는 메모리 셀에도 생기고, 또 셀 C와 동일한 문제는 비트선 BL₁과 비선택 워드선 WL₁, WL₃∼WL_n에 접속된 메모리 셀에도 생긴다. 또, '1' 기입 상태에서는 메모리 셀의 소거 상태 ('0' 기입을 하지 않은 상태)가 유지된다.

통상, 복수의 데이터를 기입하는 경우, 비트선 보다 먼 셀로부터 순서대로 기입이 행해진다. 데이터 기입의 경우에는 셀의 기입은 임의로 행해진다. 셀프 부스트 기입 동작에서는, 먼저 소스선 측의 선택 게이트 SG₂의 전압 V_sg2를 0V로 하여 선택 게이트 셀 S_2,1및 S_2,2를 커트오프 상태로 한다.

다음에, '0' 데이터를 기입하는 셀 A (M_2,1)이 접속되는 NAND 셀의 비트선 BL₁(선택 비트선)의 전압 V_BL1을 0V로 하고, '1' 데이터를 기입하는 셀 B (M_2,2)가 접속되는 NAND 셀의 비트선 BL₂(비선택 비트선)에는 드레인 측의 선택 게이트 SG₁의 전압 V_sg1과 동일하든지, 또는 그 이상의 전압, 또는 그 이하이어도 드레인 측의 선택 게이트 셀 S_1,2이 충분히 커트오프되는 전압 VBL₂를 부여함으로써, 드레인 측의 선택 게이트 셀 S_1,1을 온, S_1,2를 커트오프 상태로 하여, 각 비트선 BL₁, BL₂에서의 기입만의 선택을 행한다.

이 상태에서 선택 블럭의 모든 워드선에 메모리 셀이 온 상태가 되는 전송 전압 V_pass(또는 기입 전압 V_pp)를 부여하면, 이들 전압 펄스의 상승이 있는 값에서 선택 블럭의 모든 메모리 셀이 온 상태가 되고, '0' 기입을 행하는 비트선 BL₁에 접속된 NAND 셀의 채널에 0V가 전송된다.

또, '1' 기입을 행하는 비트선 BL₂에 접속되는 NAND 셀의 채널은 비트선 BL₂의 전압 VBL₂로부터 선택 비트 셀 S_1,2의 임계치 전압을 제거한 초기 전압이 S_1,2를 거쳐 비트선 BL₂로부터 전송된 상태에서 플로팅이 된다. 이 때, 소스선 전압 V_SL에는 0V 또는 소스 측의 선택 게이트 셀 S_2,1, S_2,2를 충분히 커트오프시키기 위한 특정한 정의 전압이 부여된다.

다음에, '0' 기입을 행하는 셀 A이 접속된 선택 워드선 WL₂에 기입 전압 펄스 V_pp가 부여되면, 0V가 부여되어 있는 비트선 BL₁에 접속된 셀 A에 '0' 데이터가 기입된다. 이 때, 셀 A와 동일하게 선택 워드선 WL₂에 접속되고, 또한 '1' 기입을 행하는 ('0' 기입을 행하지 않은) 비트선 BL₂측에 접속된 셀 B의 채널은 선택 게이트 셀 S_1,2이 커트오프 상태이기 때문에 플로팅이 되어 있다.

셀 B에는, '0' 기입이 행해지지 않도록 셀 B의 채널 전압은 충분히 높지 않으면 안된다. 즉 기입 전압 펄스 V_pp에 의한 셀 B의 임계치 전압의 변화가 허용 범위 이하가 되도록 셀 B의 채널에 부여되는 전압 V_ch의 값을 설정할 필요가 있다. 또, 셀 B에 대해서는 기입 전압 V_pp와 채널 전압 V_ch의 차가 적을수록, 그 임계치 전압의 변화는 작다.

이 때문에, 비선택 워드선의 전압 V_WL1및 V_WL3∼V_WLn에, 특정 전송 전압 V_pass를 부여하고, 셀 B의 채널 전압 V_ch를 초기 전압으로부터 특정 전압 까지 용량 결합에 의해 상승시킨다. 셀 B의 채널 전압 V_ch값은 V_pass가 클수록 크고, 따라서 셀 B의 임계치 전압의 변화는 V_pass가 클수록 작아진다.

한편, 0V가 부여된 비트선 BL₁에 접속된 메모리 셀 중, 비선택 셀 C에 대해서도 전송 전압 V_pass가 부여되다. 따라서 셀 C의 임계치 전압의 변화는 셀 B와 다르게, V_pass가 클수록 커진다.

즉, 셀 A에의 '0' 기입에 수반하여, 셀 B 및 셀 C의 임계치 전압은 전송 전압 V_pass의 크기에 대해 역방향으로 변화하기 때문에, 이를 고려하여 셀 B 및 셀 C의 임계치 전압의 변화가 함께 작아지도록 V_pass의 최적치를 결정한다. 또, 상기 용량 결합에 의한 셀프 부스트 기입의 문제와, V_pass의 최적치를 결정하는 문제에 대해서는, 도 20 및 도 22를 이용하여 후에 상세히 설명한다.

이와 같이, 비선택 비트선 BL₂를 플로팅 상태로 한 후, 워드선 전압 V_WL1, V_WL3∼V_WLn로서 전송 전압 V_pass를 부여하면, 비트선 BL₂와 워드선 WL₁, WL₃∼WL_n에 접속된 메모리 셀의 채널 및 소스/드레인 확산층은 전송 전압 V_pass의 승압분에 대응하여 용량 결합에 의해 승압(부트)된다.

도 20의 (a)는 메모리 셀 트랜지스터의 게이트 근방에서의 등가 용량을 나타낸 도면이다. 이 등가 용량은 도 20의 (b)에서 나타낸 바와 같이, 채널과 제1 절연막(4)과 전하 적층막(5) (FG)로 이루어진 제1 용량과, 전하 축적층(5)과 제2 절연막(6)과 제어 게이트층(7) (CG)으로 이루어진 제2 용량이 직렬로 접속된 용량 C₁과, 채널 및 소스/드레인 확산층(1a)과 실리콘 기판(1) (P웰) 사이에 형성된 접합 용량 C₂의 직렬 접속으로 부여된다.

제어 게이트층(7)에 전압 V_cg(도 19의 워드선 전압)이 부여되면, 도 20의 (c)에서 나타낸 바와 같이, 메모리 셀 트랜지스터의 채널에는 V_cg가 C₁과 C₂에서 용량 분할된 전압 V_ch가 부여된다. 여기에서 C₁/(C₁+C₂)는 채널의 부트비로 부른다.

전압 V_cg로서 전송 전압 V_pass가 부여되고, 부트된 채널 전압 V_ch가 소망의 양의 값이면, 선택 셀 A와 공통 선택 워드선 WL₂에 연속되는 비선택 셀 B에의 전하 주입을 저지할 수 있다.

통상, 전송 전압 V_pass와 기입 전압 V_pp는 '0' 데이터를 기입하는 셀 A의 임계치의 분포를 작게 하고, 또한 셀 B 및 셀 C에의 오기입을 회피하기 위해서, 각각 초기 전압, 스텝 전압, 최종 전압, 전압 펄스폭 등이 최적화된 스텝 업 방식을 이용하여 인가된다.

한편, 메모리 셀에 기입되는 데이터의 소거는, NAND형의 모든 메모리 셀을 동시에 소거하는 일괄 소거 또는 바이트 단위로 소거하는 블럭 소거 중 어느 방법을 이용하여 행해진다.

즉, 일괄 소거의 경우에는 모든 워드선을 0V로 하고, 비선택 비트선 및 소스선을 플로팅 상태로 하고, P웰에 고전압 (예를 들면 20V)을 인가한다. 이와 같이 하여, 모든 메모리 셀의 전하 축적층의 전자가 P웰에 방출되고, 임계치가 부방향으로 변화한다.

블럭 소거의 경우에는, 선택된 블럭 내의 모든 워드선을 0V로 하고, 비선택 블럭의 워드선에 V_pp(예를 들면 18V)를 인가하고, 비선택 비트선 및 소스선을 플로팅 상태로 하고, P웰에 고전압 (예를 들면 20V)을 인가한다.

데이터의 판독은 선택 게이트 및 비선택 메모리 셀이 연속되는 워드선에 판독 전압 (예를 들면 4.5V)를 인가하여 이들을 온 상태로 하고, 선택 메모리 셀의 워드선에 0V가 부여된다. 이 때, 비트선 측에 흐르는 전류에 의한 비트선 전압의 변화를 검출함으로써, '0', '1' 등의 기입 데이터의 판정이 이루어진다.

종래, 셀프 부스트 기입의 NAND형 EEPROM에서는, 메모리 셀의 구조 및 제조 프로세스와 비선택 비트선의 채널에 부여되는 채널 전압에 관련하여, 다음과 같은 문제를 일으키고 있다. 도 21, 도 22를 이용하여 그 문제점을 상세하게 설명한다.

도 21은 셀프 부스트 기입 동작에서의 각 부분의 전압의 타이밍 파형을 도시하는 도면이다. '0' 데이터를 기입하는 비트선 BL₁의 전압 V_BL1을 0V, '1'데이터를 기입하는 비트선 BL₂의 전압 V_BL2를 V_cc(예를 들면 3.3V)로 하고, 소스 측의 선택 게이트 셀의 제어 게이트 SG₂의 전압 V_sg2를 0V, 비트선 측의 제어 게이트 SG₁의 전압V_sg1을 V_cc로 하면, '1'데이터를 기입하는 비트선 BL₂의 NAND 셀의 채널 및 확산층은 플로팅이 된다.

그 후, 선택 워드선의 전압 V_WL2로서 V_pp, 비선택 워드선의 전압 V_WL1, V_WL3∼V_WLn으로서 V_pass를 부여하면, 플로팅 상태가 되어 있는 채널이 특정 전압 V_ch로 부트된다. 이 때, 채널의 전압 V_ch와 각부의 전압과의 관계는 다음 수학식 1으로 부여될 수 있다.

여기에서, V_sg는 도 19의 V_sg1에 상당하고, 예를 들면 V_CG가 부여된다. V_sgth(V_chinit)는 채널 전압이 V_chinit일 때의 드레인 측의 선택 게이트 셀 S_1,2의 임계치 전압을 나타내고, C_r1은 전송 전압 V_pass가 부여되는 메모리 셀의 채널의 부트비를 나타내고, C_r2는 기입 전압 펄스 V_pp가 부여되는 메모리 셀의 채널의 부트비를 나타내고, V_passth는 채널 전압이 V_chinit일 때, 전송 전압 V_pass가 부여되는 메모리 셀이 온 상태가 되기 위해 필요한 전압을 나타내고 있다. 또, T_pw는 기입 전압 V_pp의 펄스폭, C_ing는 메모리 셀 한 개 당의 용량, C_ch는 채널 아래로 넓어지는 공핍층 용량, I는 채널로부터 웰이나 인접 비트선으로 흐르는 전류를 나타내고 있다.

즉, 도 21의 하단에서 나타낸 바와 같이, 선택 워드선의 전압 V_WL2에 기입 전압 V_pp를 부여하고, 비선택 워드선의 전압 V_WL1, V_WL3∼V_WLn로서 V_pass를 부여함으로써, 플로팅 상태의 비선택 메모리 셀의 채널 전압이 V_ch로 부트되고, 오기입을 방지할 수 있다.

여기에서, 상기 선택 부트셀이나 메모리 셀 및 이들을 형성하는 반도체 기판 (P웰) 내의 불순물 농도의 프로파일이나, 선택 게이트 셀이나 메모리 셀의 채널부에 도입되는 채널 이온 주입 등의 불순물 농도 프로파일, 및 선택 게이트셀이나 메모리 셀의 소스/드레인 확산층의 농도 프로파일 등의 다양한 프로세스 조건의 변화에 의해, 비트선으로부터 채널에 전송되는 초기 전압 V_chinit의 저하, 및 채널 아래의 공핍층 용량이나 그 외의 0V 단자와 채널 간의 용량의 증대에 의한 채널 부트비 (C_r1, C_r2)의 저하 등이 발생하고, 충분히 높은 채널 전압 V_ch가 얻어지지 않아, 비선택 비트선으로 연속되는 메모리 셀의 임계치 전압이 변화하여 오기입이 발생하게 된다.

이와 같은 오기입에 관한 전송 전압 V_pass와, '1' 데이터 기입을 행하는 도 19의 셀 B의 임계치 전압과의 관계를 도 22의 실선으로 나타낸다. 즉, V_pass가 낮은 영역에서 셀 A로의 기입 동작 (도시 생략)을 행하면, 당초 '1'데이터의 임계치 전압 V_th1이었던 셀 B의 임계치 전압은 급속히 증가하고, 도면의 일점쇄선으로 나타낸'1'데이터와, '0'데이터의 임계치 전압의 경계치를 초과하기 위해, 셀 B의 오기입을 발생하지만, V_pass의 값을 충분히 높게 하면 V_pass에 의해 부트된 셀 B의 채널 전압이 높아지기 때문에, 셀 B의 임계치 전압은 다시 V_th1까지 감소하여 오기입이 회피되다.

한편, 도 19의 셀 C에 관해서는, 전술한 바와 같이 채널에 0V가 전송되기 때문에, 제어 부트에 인가되는 V_pass를 높게 하면 도 22의 파선으로 나타낸 바와 같이 임계치 전압이 증가하여, 오기입이 생긴다. 따라서 모든 비선택 메모리 셀로의 오기입을 방지하기 위해서는, 도 22의 실선과 파선이, 모두 일점 쇄선의 하측이 되도록 V_pass의 범위를 선택해야 한다.

이와 같은 임계치의 변화는, 메모리 셀의 게이트 길이, 윙폭 (도 13의 게이트 단면을 참조), 터널 산화막, 인터폴리 절연막 등 (제2 게이트 절연막(6))의 오차와 함께 커지는 경향이 있고, 특히 기입 선택 블럭의 비트수가 커지는 만큼 생기기 쉬어진다.

또, 플로팅 상태의 채널이나 소스/드레인 확산층과 웰 사이, 또는 인접 비트선 사이의 누설 전류가 커지면, 임계치 전압은 더욱 커진다. 또, 비트선 전압을 채널에 전송하는 선택 게이트 셀의 특성 오차도 크게 영향받는다. 이들 오기입에 의한 임계치 변화는 미세화가 진행하여 쇼트 채널 효과의 영향이 무시할 수 없게 되면 더욱 증대하는 경향이 있다.

이와 같이, 메모리 셀의 구조나 제조 프로세스에 관련하여, 메모리 셀이나선택 게이트 셀의 특성이 도 22에서 나타낸 오기입 특성에 영향을 주는 것이 명백하고, 그 개선을 위해서는 프로세스 상, 구조 상 및 메모리 셀 어레이의 동작 상의 개선이 필요하다.

이와 같은 관점에서 EEPROM의 기입 방법으로서, 종래 로컬 셀프 부스트 (이하 LSB; Local Self Boost로 칭함) 기입이 제안되고 있다. LSB 동작에서, 각 단자에 부여된 전압의 일 예를 도 23에서 나타낸다. LSB 동작에서는 선택 워드선 WL2의 양 인접한 워드선 WL₁, WL₃에 0V를 부여하고, 다른 비선택 워드선 WL₂∼WL_n에는 V_pass를 부여한다. 선택 셀 M_2,1과 워드선 WL₂를 공유하는 비선택 셀 M_2,2등은 V_pass에 의해 승압된 채널의 백바이어스 효과로 커트오프 상태가 된다.

이 때, 기입 전압 V_pp을 선택 메모리 셀 M_2,1에 부여하면, M_2,1와 워드선 WL₂을 공유하는 비선택 셀 M_2,2등의 채널 용량 및 소스/드레인 접합 용량과의 커플링에 의해, M_2,2등의 채널이 승압된다.

이 때의 채널 전압은, 예를 들면 V_pp가 18V, 채널 부트비가 0.5이면 8∼9V 정도가 되고, 기입 금지 전압으로서 충분한 값이 된다. 이 LSB 동작은 다치 메모리의 기입 방법으로서 유망하지만, 다음과 같은 문제점이 포함된다.

즉 LSB 동작에서는 선택 메모리 셀 M_2,1과 워드선 WL₂을 공유하는 비선택 메모리 셀 M_2,2등이 커트오프 상태가 되어야 한다. 소거 상태의 비선택 메모리 셀M_2,2등을 채널의 백 바이어스 효과로 커트오프하기 위해서는, V_pass가 충분이 크든지 또는 소거 상태의 임계치 전압이 충분히 낮을 (절대치가 작은 부의 값을 갖는) 것이 필요하다.

그러나, V_pass를 크게 하면 V_pass에 의한 비선택 워드선 WL₄∼WL_n에 접속되는 메모리 셀 M_4,1∼M_n,1의 임계치 전압의 변화를 억제할 수 없고, 또한 소거 상태의 임계치 전압의 분포폭을 작게 제어하는 것은 동작 시간의 제약상 매우 곤란하다. 또, LSB 동작을 행하기 위해서는, 채널의 부트비는 큰 쪽이 좋지만, 이 때문에, 예를 들어 부스터 플레이트와 같은 특수한 전극을 설치하면, 공정 수의 증가나 메모리 셀의 레이아웃 면적의 증가를 수반한다.

이상과 같이, NAND형 EEPROM의 셀프 부스트 또는 LSB 동작에서 제일 원하는 것은, 메모리 셀과 선택 게이트 셀의 기본 구조를 공통화하고, 또 메모리 셀의 채널의 불순물 농도 프로파일이나 소스/드레인 확산층 농도 등을 큰 채널 부트비가 얻어지도록 설정하고, 비선택 셀에의 오기입을 방지하는 높은 채널 전압을 얻는 것이다.

채널 전압이 높아지면, 기입 전압 V_pp이나 비선택 셀의 임계치 전압이 큰 다치 메모리의 경우에도, 오기입을 방지할 수 있다. 그러나, 특히 0.25㎛ 룰 이하의 NAND형 메모리 셀에서는, 다음의 이유로 채널 전압을 충분히 높게 하는 것이 곤란하다.

도 12 및 도 14에서 나타낸 바와 같이, 종래, NAND형 EEPROM의 선택 게이트셀의 게이트 구조는, 메모리 셀과 동일하게 전하 축적층과 제어 게이트층의 2층 구조로 하고, 전하 축적층에 콘택트를 취함으로써 선택 게이트로서 이용하는 방법을 들 도입해 왔다.

선택 게이트 셀에는, 판독시에 비선택 블럭을 커트오프하는 것, 및 기입시에 비선택 비트선에 접속되어 있는 메모리 셀을 플로팅 상태로 하는 것의 두가지 역할이 있다.

이 역할을 달성하도록, 선택 게이트 셀의 채널과 소스/드레인 확산층에의 이온 주입 조건이나 웰 농도 등이 설정된다. 그러나, 미세화의 진전에 따라, 선택 게이트 셀과 메모리 셀의 채널과 소스/드레인 확산층에의 이온 주입은 동일 공정에서 동시에 행하는 것이 요망되고 있다.

따라서, 소스선 측, 비트선 측의 선택 게이트 셀이 상기 두 역할을 달성하도록 선택 게이트 셀의 채널과 소스/드레인 확산층에의 이온 주입 조건 등을 설정하면, 메모리 셀의 채널과 소스/드레인 확산층의 용량이 커지게 되어 채널 부트비가 저하하여, 큰 채널 전압이 얻어지지 않게 된다.

또, 셀프 부스트 및 LSB 동작시, 메모리 셀의 채널 승압 능력이 중요하지만, 그 외 커트 오프 특성에 관련하여 드레인 내압이 큰 것도 또 중요한 특성의 하나가 된다.

메모리 셀의 채널 승압시, 선택 게이트 셀의 드레인에는 예를 들면 8V 정도의 전송 전압 V_pass가 인가된다. 이 때, 선택 게이트 셀의 소스 드레인 간에 펀치스루를 생기게 하여, 커트오프 특성이 불충분하게 되면 동시에 메모리 셀의 채널 승압이 불충분하게 되어 오기입이 생기게 된다.

여기에서 펀치 스루는 채널 길이가 단축되어 드레인 확산층의 공핍층이 드레인 전압에 의해 소스 확산층에 도달하게 되면, 게이트 전압으로 제어할 수 없는 드레인 전류가 소스에 흐르는 현상을 말한다.

따라서, 펀치 스루를 회피하고, 선택 게이트 셀의 커트 오프 특성을 충분히 높이지 않으면 안된다. 일반적으로, 트랜지스터의 펀치 스루를 회피하고, 커트오프 특성을 높이기 위해서는, 채널 아래의 불순물 농도를 높게 하여 임계치 전압을 높이고, 드레인 접합으로부터의 공핍층의 연장을 억제하는 것이 유효하다.

특히 미세화가 진행하여 게이트 길이가 짧아지면, 커트오프 특성을 높히기 위해, 채널 영역으로의 이온 주입을 보다 고농도로 하지 않으면 안된다. 이 때문에, 메모리 셀 측에서 채널 부트비가 더 저하하여, 오기입이 발생하기 쉬워진다. 또, 미세화의 진전에 수반하여, 쇼트 채널 효과에 의해 기입 특성의 오차가 증대하여, 오기입 증가의 원인이 된다.

또, 선택 게이트 셀의 커트오프 특성을 촉진하도록 채널 이온 주입을 행하면, 비트선 또는 소스선으로부터 선택 게이트 셀을 거쳐 메모리 셀의 채널에 전송되는 초기 전압이 저하하고, 채널 전압을 더욱 저하시키는 원인이 된다.

또, 선택 게이트 셀의 커트오프 특성에 기초하여 설정된 채널 이온 주입을 메모리 셀에도 행하기 때문에, 메모리 셀의 중성 임계치 전압 (소거 상태의 임계치 전압)이 증가하고, 리드디스터브의 열화를 생기게 한다. 여기에서 리드 디스터브라는 것은 데이터의 판독시에 '1' 기입 데이터의 임계치 전압이 변화하는 것을 말한다.

또, 이 때 메모리 셀의 기입 특성을 불필요하게 증가시키기 위해서, 기입시에 전송 전압 V_pass가 부여되는 메모리 셀의 임계치 전압의 변화가 커진다고 하는 문제가 발생한다. 이들은 NAND형 EEPROM에서 셀프 부스트, LSB 기입을 이용할 때에 공통으로 발생하는 문제이다.

이와 같이, 선택 게이트 셀의 커트오프 특성을 높이기 위해서는, 게이트 아래의 불순물 농도는 높고, 메모리 셀의 채널 승압 능력을 높이기 위해서는 게이트 아래의 불순물 농도는 낮아야만 한다. 종래, 선택 게이트 셀과 메모리 셀 사이에서 이온 주입의 분류 없이 양자의 소자 특성을 동시에 최적화하는 것은 불가능하다. 또, 전술과 같이, 이온 주입의 분류는 새로운 마스크 맞춤을 필요로 하여, 고집적화의 문제점이 된다.

상기한 바와 같이 종래의 EEPROM에서는, 메모리 셀의 게이트를 전하 축적층과 제어 게이트층의 2층 구조로 하고, 선택 게이트 셀의 전하 축적층을 제거하여 제어 게이트층만으로 할지, 또는 선택 게이트 셀측에서 전하 축적층과 제어 게이트 층을 접속하여 실질적으로 제어 게이트층만으로 하는 등에 의해, 메모리 셀과 선택 게이트 셀의 게이트 구조를 다른 것으로 했기 때문에, EEPROM의 미세화를 방해하는 큰 원인이 된다.

또 이에 관련하여, 메모리 셀과 선택 게이트 셀의 불순물 농도 프로파일, 게이트 산화막의 두께, 중성 임계치 전압 등을 각각 별개의 제조 공정을 이용하여 최적화하지 않으면 안된다고 하는 문제가 있다.

본 발명은 상기의 문제점을 해결하기 위한 것으로, 메모리 셀과 동시에 선택 게이트 셀에도 플로팅 상태의 전하 축적층과 제어 게이트층의 2층의 게이트를 형성하고, 동일 제조 공정에서 메모리 셀과 선택 게이트 셀의 불순물 농도 플로파일, 게이트 산화막의 두께, 중성 임계치 전압 등을 동시에 부여할 수 있고, 고밀도로 또 극히 집적화가 높은 EERPOM을 제공하는 것을 목적으로 한다.

또 본 발명은 셀프 부스트 및 LSB 동작에서, 판독시에서의 선택 게이트 셀의 커트오프 특성을 충분히 높이고, 또한 기입시에서의 메모리 셀의 채널 부트비를 크게 하고, 또 기입 특성에의 영향이 큰 메모리 셀의 중성 임계치 전압을 임의로 조절하는 등의 조건을 동시에 만족할 수 있는 고밀도로, 또한 극히 집적도가 높은 EEPROM을 제공하는 것을 다른 목적으로 하고 있다.

본 발명의 EEPROM은 적어도 하나의 선택 게이트 셀에 메모리 셀과 동일하게 플로팅 상태인 전하 축적층과 제어 게이트층으로 이루어진 게이트를 형성하고, 그 전하 축적층을 이용하여 기입, 소거 동작을 행함으로써 상기 선택 게이트 셀의 임계치 전압을 제어하는 데에 특징이 있다.

또, 선택 게이트 셀에 필요한 커트오프 특성은 그 전하 축적층에 주입된 전하에 의해 높혀지기 때문에, 선택 게이트 셀과 동시에 이루어지는 메모리 셀의 채널 이온 주입을 저농도에서 할 수 있다.

따라서, 본 발명의 EEPROM의 셀프 부스트 및 LSB 기입시, 비선택 비트선에 접속된 메모리 셀의 채널의 승압 효과를 높이고, 오기입 특성을 대폭으로 개선할 수 있다. 본 발명은 0.25㎛ 룰 이하의 2치 및 다치의 초고집적화 EEPROM에서, 특히 그 효력을 발휘하는 특징이 있다.

구체적으로는 본 발명의 EEPROM은 비트선과 소스선 사이에 적어도 전하 축적층과 제어 게이트층을 포함하는 복수의 메모리 셀이 직렬로 접속된 NAND형 메모리 셀로 이루어진 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치에서, 상기 NAND형 메모리 셀은, 상기 비트선 측의 일단에 접속된 제1 선택 게이트 셀 및 상기 소스선 측의 일단에 접속된 제2 선택 게이트 셀 중 적어도 어느 하나를 구비하고, 상기 제1, 제2 선택 게이트 셀은 상기 복수의 메모리 셀과 대략 동일한 치수인 제어 게이트층 및 전기적으로 플로팅 상태인 전하 축적층을 포함하는 것을 특징으로 한다.

이와 같이 하면, 선택 게이트 셀을 포함하는 메모리 셀 어레이의 제어 게이트층의 간격을 대략 동일하게 할 수 있기 때문에, 셀 어레이의 점유 면적의 축소와 치수 제어성의 향상을 도모할 수 있다.

또, 본 발명의 EEPROM은 상기 제1, 제2 선택 게이트 셀은 제어 게이트층 및 전기적으로 플로팅 상태인 전하 축적층을 포함하고, 상기 메모리 셀 어레이의 기입시, 기입 대상인 선택 메모리 셀과 동일한 워드선에 접속된 비선택 메모리 셀의 비트선 측에 위치하는 메모리 셀 또는 제1 선택 게이트 셀, 및 상기 비선택 메모리 셀의 소스 측에 위치하는 메모리 셀 또는 제2 선택 게이트 셀이 커트오프 상태에서제어되는 것을 특징으로 한다.

이와 같이 하면, 메모리 셀에의 기입이 셀프 부스트, 또는 LSB로 행해지기 때문에, 컬럼 디코더 등을 V_cc전원으로 구성할 수 있고, 주변 회로의 면적을 축소하는 것이 가능하게 된다. 본 발명의 EEPROM은 상기 셀프 부스트, 또는 LSB 기입 동작에서 극히 유효하다.

또 본 발명의 EEPROM은 상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀은 각각 반도체 기판의 일 방향으로 연장되는 트렌치 홈에 절연 재료가 매립된 소자 분리 영역에 의해 획정되는 반도체 기판 상부의 소자 영역과, 상기 소자 영역 상에 제1 게이트 절연막을 거쳐 측면이 소자 영역과 자기 정합적으로 형성된 전하 축적층과, 상기 전하 축적층 상에 전하 축적층의 상면과 측면의 일부를 피복하는 제2 게이트 절연막을 거쳐 형성된 제어 게이트층을 구비하고,

상기 전하 축적층의 측면은, 상기 트렌치 홈의 측면과 자기 정합되며, 상기 소자 분리 영역에 인접하는 하부 영역과, 상기 제2 게이트 절연막을 거쳐 상기 제어 게이트층과 대향하는 상부 영역을 구비하고, 상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀에서의 상기 전하 축적층의 상기 하부 영역의 높이가 대략 동일한 것을 특징으로 한다.

이와 같이 하면, 선택 게이트 셀의 전하 축적층 측면의 제어 게이트층과의 대향 면적이 메모리 셀과 대략 동일하기 때문에, 커플링 비가 대략 동일하게 되고, 선택 게이트 셀의 임계치 전압을 용이하게 변화시킬 수 있다.

또 본 발명의 EEPROM은 상기 제1, 제2 선택 게이트 셀이 전기적으로 플로팅 상태인 전하 축적층 및 제어 게이트층을 구비하고, 상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀에는 각각 전송용 트랜지스터가 병렬로 접속되고, 상기 전송용 트랜지스터에서의 임계치 전압의 값이 적어도 상기 제1, 제2중 어느 하나의 선택 게이트 셀의 임계치 전압의 값과 대략 동일한 것을 특징으로 한다.

이와 같이 하면, 설사 선택 게이트 셀의 임계치 전압이 기입에 의해 미리 설정된 값 보다 크게 변화해도, 병렬로 접속된 전송용 트랜지스터를 거쳐 전압의 전송이 이루어지기 때문에 오동작을 일으키는 일은 없다.

바람직하게는, 상기 전송용 트랜지스터가 병렬 접속된 상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀에는 각각 반도체 기판의 일 방향으로 연장되는 트렌치 홈에 절연 재료가 매립된 소자 분리 영역에 의해 획정되는 반도체 기판 상부의 소자 영역과, 상기 소자 영역 상에 제1 게이트 절연막을 사이에 두고 측면이 소자 영역과 자기 정합적으로 형성된 전하 축적층과, 이들 전하 축적층 및 소자 영역 상에 전하 축적층의 상면 및 측면을 피복하는 제2 게이트 절연막과 상기 전하 축적층의 측면과 자기 정합한 소자 영역의 측면의 상부를 피복하는 제3 게이트 절연막을 거쳐 형성된 제어 게이트층을 구비하고,

상기 전하 축적층의 측면은 상기 트렌치 게이트층과 자기 정합적으로 일치하고, 상기 소자 영역의 측면의 상부와, 상기 제어 게이트층을 상기 제1 게이트 절연막보다 두꺼운 상기 제3 게이트 절연막을 사이에 두고 대향시킴으로써, 상기 전송용 트랜지스터의 MOS 구조를 형성하는 것을 특징으로 한다.

이와 같이 하면, 메모리 셀과 선택 게이트 셀에 각각 병렬로 접속된 전송용 트랜지스터를 미세화에 적합한 자기 정합적 구조로 할 수 있다.

또, 바람직하게는 적어도 상기 제1, 제2중 어느 하나의 선택 게이트 셀에 포함되는 전하 축적층 폭은 상기 복수의 메모리 셀에 포함되는 전하 축적층 폭과 대략 동일한 치수인 것을 특징으로 한다. 이와 같이 하여, 메모리 셀에의 기입시의 소스선 측의 제어 게이트셀의 드레인 내압을 높일 수 있고, 또한 기입 후의 임계치 전압의 오차를 적게 할 수 있다.

또, 바람직하게는, 상기 제1, 제2 선택 게이트 셀과, 상기 복수의 메모리 셀의, 상기 전하 축적층의 하부에서의 채널 영역의 돌출 방향의 불순물 농도 프로파일은 대략 동일한 것을 특징으로 한다. 이와 같이 하여 선택 게이트 셀과 메모리 셀의 전하 축적층 아래의 불순물 프로파일이 동일하기 때문에 이온 주입 등의 다찌와께를 할 필요가 없어 미세화가 용이하게 된다.

또, 바람직하게는, 상기 제1, 제2 선택 게이트 셀에서의 중성 임계치 전압은, 상기 복수의 메모리 셀에서의 중성 임계치 전압과 대략 동일한 것으로 특징으로 한다. 이와 같이 하면, 메모리 셀의 커플링 비가 동일해지고, 선택 게이트 셀의 임계 전압을 기입 동작에 의해 용이하게 변화하는 것이 가능하게 된다.

또, 바람직하게는, 상기 제1, 제2 선택 게이트 셀에 포함된 제어 게이트층과, 상기 제1, 제2 선택 게이트 셀에 인접하는 메모리 셀에 포함되는 제어 게이트 층과의 간격, 및 제1, 제2 선택 게이트 셀에 포함되는 전하 축적층과, 상기 제1, 제2 선택 게이트 셀에 인접하는 메모리 셀에 포함되는 전하 축적층과의 간격이 대략 동일하고, 또한, 상기 간격과, 서로 인접하는 상기 메모리 셀에 포함되는 제어 게이트층의 간격, 및 서로 인접하는 상기 메모리 셀에 포함되는 전하 축적층의 간격이 대략 동일한 것을 특징으로 한다. 이와 같이 하여, 셀 어레이의 점유 면적의 축소와 치수 제어성의 향상을 도모할 수 있다.

또 바람직하게, 적어도 상기 제1, 제2 중 어느 하나의 선택 게이트 셀에 포함되는 전하 축적층과 반도체 기판 간의 게이트 절연막의 두께는, 상기 복수의 메모리 셀에 포함되는 상기 게이트 절연막의 두께와 대략 동일한 것을 특징으로 한다. 이와 같이 하여, 제어 게이트 셀의 전하 축적층에의 전하 주입에 의해 제어 게이트 셀의 임계치 전압을 소망의 값으로 설정할 수 있다.

또 바람직하게, 상기 제1, 제2 선택 게이트 셀의 임계치 전압은 상기 제1, 제2 선택 게이트 셀에 포함되는 상기 전하 축적층에 축적된 전하량에 의해 정해지는 것을 특징으로 한다.

이와 같이 하면, 선택 게이트 셀이 메모리 셀과 동일한 게이트 구조를 가짐으로써, 선택 게이트 셀에의 기입, 소거가 가능하게 된다. 이와 같이 하여 오기입을 일으키지 않는 메모리 셀을 제공할 수 있다.

또 바람직하게는 상기 제1, 제2 선택 게이트 셀은 게이트에 기준 전압, 반도체 기판에 형성된 웰에 상기 기준 전압 보다 높은 전압을 각각 인가함으로써 상기 복수의 메모리 셀과 동시에 소거 가능한 것을 특징으로 한다.

또 바람직하게는 상기 제1, 제2 선택 게이트 셀의 기입은 상기 복수의 메모리 셀의 기입 보다 먼저 행해지는 것을 특징으로 한다.

또 바람직하게는 상기 제2 선택 게이트 셀의 기입은 상기 제1 선택 게이트 셀의 기입 보다 먼저 행해지는 것을 특징으로 한다.

이와 같이 하면, 메모리 셀 보다 먼저 선택 게이트 셀에의 기입을 행함으로써, 종래와 동일하게 메모리 셀의 선택 기입이나 판독을 행할 수 있다.

또 바람직하게는, 상기 제1 선택 게이트 셀의 기입 후의 임계치 전압은 상기 제2 선택 게이트 셀의 기입 후의 임계치 전압 보다 작은 것을 특징으로 한다.

왜냐면, 비트선 측의 선택 게이트 셀은 선택 게이트, 비트선이 함께 Vcc가 부여된 경우에만 커트오프 상태가 되어야 한다. 게다가, 그 임계치 전압이 낮아 전송 능력이 높은 만큼 오기입을 방지할 수 있다. 한편, 소스 측 선택 게이트 셀은 판독시, 기입시 함께 커트오프 상태로 하기 위해, 임계치 전압은 약간 높은 쪽이 바람직하기 때문이다.

또 바람직하게는, 적어도 동일 컬럼에서의 상기 제2 선택 게이트 셀의 기입은 모든 블럭에서 일괄하여 행해지는 것을 특징으로 한다. 이와 같이 하여, 기입, 판독시, 모든 소스선 측의 선택 게이트 셀에 정의 임계치 전압을 부여할 수 있으므로, 통상의 기입, 판독 동작이 가능하게 된다.

또 바람직하게는, 상기 제1 , 제2 선택 게이트 셀의 기입은 기입 개시 전압으로부터 스텝 상으로 변화하는 기입 전압에 의해 행해지고, 상기 각 스텝 마다 상기 기입 상태를 판독함으로써, 기입 베리파이가 행해지는 것을 특징으로 한다. 이와 같이 하여, 선택 게이트 셀에의 기입시, 메모리 셀과 동일하게 임계치 전압의 오차를 적게 할 수 있다.

또 바람직하게, 상기 제1, 제2 선택 게이트 셀 및 상기 복수의 메모리 셀에서의 채널 영역에의 이온 주입, 및 확산층에의 이온 주입은 각각 동일 공정에서 행해지는 것을 특징으로 한다. 이와 같이 하면, 선택 게이트 셀과 메모리 셀의 채널이나 확산층에의 이온 주입을 동일 공정에서 동시에 행할 수 있기 때문에, 미세화에 유리하다.

또 바람직하게는, 상기 제1, 제2 선택 게이트 셀 및 상기 복수의 메모리 셀이 포함된다. 적어도 전하 축적층과 반도체 기판 사이의 게이트 절연막의 형성은 동일 공정에서 행해지는 것을 특징으로 한다. 이와 같이 하면, 선택 게이트 셀과 메모리 셀의 게이트 절연막의 형성을 동일 공정에서 동시에 행할 수 있기 때문에, 미세화에 유리하다.

도 1은 본 발명의 제1 실시 형태에서의 EEPROM의 평면도.

도 2는 본 발명의 제1 실시 형태에서의 EEPROM의 A-A 단면도.

도 3은 본 발명의 EEPROM의 등가 회로와, 일괄 소거시의 각 부분의 인가 전압을 나타낸 도면.

도 4는 본 발명의 EEPROM의 등가 회로와 동작을 나타낸 도면으로서, 도 4의 (a)는 기입 동작시의 각 부분의 인가 전압을 나타낸 도면이고, 도 4의 (b)는 판독 동작시의 각 부분의 인가 전압을 나타낸 도면.

도 5는 본 발명의 EEPROM의 등가 회로와 동작을 나타내는 도면으로서, 도 5의 (a)는 소스 측의 선택 게이트 셀에의 기입시의 각 부분의 인가 전압을 나타내는 도면이고, 도 5의 (b)는 드레인 측의 선택 게이트 셀에의 기입시의 각 부분의 인가 전압을 나타내는 도면이며, 도 5의 (c)는 소스 측 및 드레인 측의 선택 게이트 셀을 포함한 일괄 소거시의 각 부의 인가 전압을 나타내는 도면.

도 6은 본 발명의 EEPROM의 기입 동작을 나타내는 흐름도.

도 7은 본 발명의 EEPROM에서의 오기입 특성과 종래의 오기입 특성의 비교도로서, 도 7의 (a)는 전송 전압과 임계치 전압 변화의 관계를 나타낸 도면이고, 도 7의 (b)는 프로그램 사이클과 임계치 전압 변화의 관계를 나타낸 도면.

도 8은 본 발명의 제4 실시 형태에서의 EEPROM의 등가 회로를 나타낸 도면.

도 9는 본 발명의 제4 실시 형태의 EEPROM의 판독 동작시의 등가 회로 각 부분의 인가 전압을 나타낸 도면.

도 10은 본 발명의 제5 실시 형태의 EEPROM의 A-A 단면도.

도 11은 종래의 EEPROM의 평면도.

도 12는 종래의 EEPROM의 B-B 단면도.

도 13은 종래의 EEPROM의 A-A 단면도.

도 14는 종래의 선택 게이트 셀의 전하 축적층에의 콘택트부를 나타낸 도면

도 15는 종래의 전하 축적층의 패터닝에 이용되는 마스크의 평면도.

도 16은 종래의 다른 EEPROM의 B-B 단면도.

도 17은 종래의 다른 EEPROM의 B-B 단면도.

도 18은 종래의 게이트 절연막의 패터닝에 이용되는 마스크의 평면도.

도 19는 종래의 EEPROM의 셀프 부스트 기입에서의 등가 회로의 각 부분의 전압을 나타내는 도면.

도 20은 채널 부트비의 설명도.

도 21은 종래의 EEPROM의 셀프 부스트 기입시의 각 부분 전압의 타이밍 프로그램을 나타낸 도면.

도 22는 종래의 EEPROM에서의 오기입 특성을 나타낸 모식도.

도 23은 종래의 EEPROM에서의 LSB 동작을 나타내는 도면.

<도면의 주요 부분에 대한 간단한 설명>

1 : 실리콘 기판 (P 웰)

1a : N형 확산층

2 : 소자 영역

3, 3a : 소자 분리 영역

4 : 제1 게이트 절연막

5 : 전하 축적층

6 : 제2 게이트 절연막

6a : 제3 게이트 절연막

7 : 제어 게이트층

8 : 층간 절연막

9 : 비트선

10 : 비트선 콘택트

11 : 소스선

12 : 소스선 콘택트

13 : 워드선

이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다. 도 1은 본 발명의 제1 실시 형태에 관한 EEPROM의 메모리 셀 어레이의 구성을 나타낸 평면도이다. 일 예로서, NAND형 셀 어레이 구성의 경우가 나타나 있다.

비트선 콘택트와 소스선 콘택트 사이에, 18개의 직렬 접속된 메모리 셀, 또는 선택 게이트 셀 (이하 간단히 메모리 셀이라고 부름) M_1,1, M_2,1, …, M_18,1이 배치되어, 하나의 NAND형 메모리 셀을 구성한다. 동일하게 2열째의 M_1,2, M_2,2, …, M_18,2및 3열째의 M_1,3, M_2,3, …, M_18,3과 같이 NAND형 메모리 셀군이 복수개의 어레이 상으로 배치되어, 메모리 셀 어레이를 구성한다.

이와 같은 메모리 셀 어레이가 각각 비트선 콘택트와 소스선 콘택트를 사이에 두고 상하로 접어지게 배열되어, 메모리 셀 어레이 전체가 구성된다 또, 비트선 콘택트는 비트선 BL₁, BL₂, BL₃등에 접속되고 소스선 콘택트는 각각 공통의 소스선에 접속된다.

각 메모리 셀은, 비트선에 대해 대략 직교하는 행방향으로 연속적으로 형성된 메모리 셀의 제어 게이트층으로 이루어진 워드선 WL₁, WL₂, …, WL₁₈을 구비하고 있다. 또 각 메모리 셀은 M_1,1에 파선의 해치로 나타낸 바와 같이, 상기 제어 게이트층의 아래에 각각 셀 마다 분리된 전하 축적층을 구비하고 있다.

도 11에서 나타낸 종래의 EEPROM에서는, 상기 NAND형의 메모리 셀 군 중 비트선 콘택트와 소스선 콘택트와 인접하는 위치에, 각각 비트선 측의 선택 게이트 셀 S_1,1, S_1,2, S_1,3등과, 소스 측의 선택 게이트 셀 S_2,1, S_2,2, S_2,3등을 구비하고, 이들 메모리 셀 M_i,j(i=1∼16, j=1∼3)과 달리, 전기적으로 한층만으로 이루어진 게이트 구조를 구비하고, 연속적이 된 선택 게이트 셀의 전하 축적층 또는 제어 게이트층이 선택 게이트 SG₁, SG₂를 구성하고 있다.

이에 비해, 도 1에서 나타낸 제1 실시 형태의 EEPROM은 비트선 콘택트와 소스선 콘택트 사이의 셀을 모두 동일한 게이트 구조로 하고, 비트선 콘택트와 소스선 콘택트에 각각 인접하는 셀을 선택 게이트 셀로 하고, 다른 것을 메모리 셀로 이용하는 점이 다르다.

따라서, 선택 게이트 셀도 플로팅 상태의 전하 축적층을 구비하고, 또 기입, 판독 동작시, WL₁와 WL₁₈은 선택 게이트 SG₁, SG₂로서 이용하고, WL₂∼WL₁₇은 메모리 셀의 워드선으로서 이용한다.

도 2는 도 1의 A-A 단면을 나타낸 도면이다. 비트선 콘택트와 인접하는 선택 게이트 셀 M_1,1, M_1,2, M_1,3등의 단면 구조가 나타나 있다. 또, 이들의 단면 구조는 모든 메모리 셀 M_i,j(i=1∼18, j=1∼3)에 대해 동일하다.

실리콘 기판(1; P웰)에 분리홈을 형성함으로써, 선택 게이트 셀 M_1,1, M_1,2, M_1,3등의 채널이 되는 소자 영역(2)이 형성된다. 또, 상기 소자 영역의 지면에 수직 방향으로 존재하는 소스/드레인 형성 영역에는 비트선 콘택트 및 서로 인접하는 메모리 셀 끼리 공통으로 사용되는 소스/드레인 확산층이 설치된다. 이들을 이용하여 직렬 접속된 NAND형 메모리 셀의 비트선 측은 비트선 콘택트에서 비트선에 접속되고, 소스 측은 소스선 콘택트에서 공통 소스선에 접속된다 (도 12 참조).

SiO₂등으로 이루어진 절연 재료를 상기 분리홈에 매립하고, NAND형 메모리 셀군을 서로 분리하는 소자 분리 영역(3)을 형성한다. 이 때, 상기 절연 재료의 상면은 소자 영역(2)의 상면 보다 높아지도록 한다.

소자 영역(2) 상에는 얇은 제1 게이트 절연막(4)을 거쳐 전하 축적층(5)을 형성하고, 또한 전하 축적층(5)과 상기 절연 재료가 매립된 소자 분리 영역(3) 상에 제1 게이트 절연막(4) 보다 두꺼운 제2 게이트 절연막(6)을 거쳐 연속의 제어게이트층(WL₁)을 형성한다. 또, 8은 층간 절연막, 9는 지면에 수직 방향으로 연장되는 비트선 BL₁, BL₂, BL₃등의 단면이다.

도 2에 나타낸 단면 구조는 도 13의 아이소플레이너 형 소자 분리 영역(3a)을 갖는 셀의 단면 구조에 비해, 전하 축적층(5)이 소자 분리 영역(3)에 대해 자기 정합적으로 형성되는 특징이 있다. 이와 같이 하면, 모든 메모리 셀 M_i,j(i=1∼18, j=1∼3)이 동일 구조이기 때문에, 비트선 방향의 메모리 셀의 간격을 리소그래피의 한계 까지 근접시키고, 또 워드선 방향의 NAND형 메모리 셀 끼리의 간격에 대해서도, 자기 정합적인 제조 공정을 이용하여 한계까지 근접시키는 것이 가능하게 되어, 고밀도화, 고집적화에 대해 극히 유리한 구조로 할 수 있다.

도 2에서 나타낸 바와 같이, 전하 축적층(5)의 단면은 소자 분리 영역(3)의 절연 재료에 의해 피복된 하부 영역과, 제2 게이트 절연막(6)을 거쳐 제어 게이트층(7)의 측면과 대향하는 상부 영역으로 분할된다. 이 분할비를 제어하면 메모리 셀의 커플링비를 제어할 수 있다.

제1 실시 형태에 있어서는, 선택 게이트 셀을 포함하는 모든 메모리 셀 M_i,j에 대해서, 여기에서의 상부 영역의 높이를 동일하게 함으로써, 비트선 및 소스 측의 선택 게이트 셀로서 이용하는 셀과, 그 외의 메모리 셀의 커플링 비를 동일하게 하고, 후에 나타낸 선택 게이트 셀에의 기입에 의한 임계치 전압의 제어를 용이하게 하고 있다.

본 발명의 EEPROM은 선택 게이트 셀이 메모리 셀과 동일하게, 제어 게이트층과 플로팅 상태의 전하 축적층을 구비한 2층의 게이트 구조를 갖는다. 따라서, 선택 게이트 셀의 임계치 전압은 제1 게이트 절연막의 두께를 메모리 셀과 대략 동일하게 함으로써, 메모리 셀과 동일하게 전하 축적층에 축적된 전하량에 의해 용이하게 설정할 수 있다. 따라서, EEPROM의 기입, 및 판독 동작시에, 상기 선택 게이트셀의 임계치 전압 값을 극히 용이하게 최적화할 수 있다. 이하의 실시 형태에서 본 발명의 EEPROM의 동작을 순서대로 설명한다.

도 3, 도 4에 기초하여 본 발명의 제2 실시 형태에 대해 설명한다. 이하의 실시 형태는, 셀프 부스트 기입 방식을 이용하는 모든 EEPROM에 대해 유효하고, 메모리 셀의 구조나 LOCOS, 트렌치 등의 소자 분리 구조, 선택 게이트 셀의 구조나 다치 메모리 등의 메모리 셀에 기억할 수 있는 데이터의 수, 제조 방법 등에 의존하지 않고 그 효과를 발휘하는 것이다.

제2 실시 형태에서는, 제1 실시 형태의 EEPROM을 예로서, 메모리 셀의 동작에 대해 설명한다. 또, 여기에 기재된 메모리 셀의 동작은 반드시 제1 실시 형태의 구조를 구비한 EEPROM에 한정되는 것만이 아니라, 선택 게이트 셀에 플로팅 상태의 전하 축적층이 포함되어 있으며, 동일한 동작이 가능하다.

또, 제2 실시 형태의 EEPROM의 동작에서는 다음의 제3 실시 형태에서 설명한 방법을 이용하여, 미리 선택 게이트 셀의 임계치 전압이 최적치로 설정되는 것을 전제로 하고 있다.

도 3은, 제2 실시 형태에서의 메모리 셀 어레이의 등가 회로의 일부와, 그일괄 소거시, 각부에 가해진 전압의 일예를 나타내는 도면이다. 비트선 BL₁및 BL₂와 공통 소스선 사이에, M_1,1∼M_18,1로 이루어진 NAND형 메모리 셀군과, M_1,2∼M_18,2로 이루어진 NAND형 메모리 셀군이 각각 접속된다.

도 3에서, 18개의 셀로 이루어진 2개의 NAND형 메모리 셀군이 공통 소스선에 병렬로 접속된 경우가 나타나 있지만, n개의 메모리 셀로 이루어진 m개의 NAND형 메모리 셀군 (n,m은 1 이상의 정수)에 대해서도 동일하게 하여 일괄 소거가 가능한 것은 말할 것도 없다.

모든 메모리 셀 M_i,j(i=1∼18, j=1,2)은 각각 전하 축적층과 제어 게이트층을 구비하고, 제어 게이트층은 행방향에서 서로 인접하는 메모리 셀 끼리 공유하여, 연속적인 워드선 WL₁∼WL₁₈을 구성하고 있다.

먼저, 도 3을 이용하여 제2 실시 형태에서의 소거 동작을 설명한다. 소거는 블럭 단위 또는 칩 일괄로 행해진다. 메모리 셀의 데이터 소거는 전하 축적층 내에 축적된 전하를 실리콘 기판에 인출함으로써 행한다. 소거한 메모리 셀의 제어 게이트층 (워드선)에 부의 고전압 (예를 들면 -20V)을 인가하고, 기판을 기준 전압 (예를 들면 0V)로 하면, 전하 축적층에는 용량 결합에 의해 12V 정도의 전압이 부여된다.

이 때, 전하 축적층과 실리콘 기판 사이의, 예를 들면 10㎚ 정도의 게이트 절연막 (도 2의 제1 게이트 절연막(4))에는, 10MV/㎝ 이상의 고전계가 인가되기 때문에, 터널 효과에 의해 전하 축적층으로부터 실리콘 기판에 전자가 인출된다. 이때문에, 상기 메모리 셀의 임계치 전압은 부의 측으로 시프트된다.

따라서, 소거 상태의 메모리 셀은 노멀 온형이 되고, 제어 게이트층에 기준 전압 0V를 부여하면 메모리 셀의 소스/드레인 사이에 전류가 흐른다. 반대로, 반도체 메모리 셀의 제어 게이트층에 기준 전압 0V를 부여하고, 실리콘 기판에 정의 고전압 20V를 인가해도 동일하게 메모리 셀을 소거할 수 있다.

실제의 EEPROM에서는, 통상 수 킬로바이트의 메모리 셀 블럭을 단위로 하여 일괄 소거가 행해진다. 이 때, 등가 회로의 각 부분에 가해진 전압의 일 예가 도 3에 나타나 있다.

실리콘 기판 (P웰)에 20V, 워드선 WL₂∼WL₁₇에 0V를 인가하고, 선택 게이트 WL₁, WL₁₈, 소스선, 비트선 BL₁, BL₂에는 전압을 부여하지 않고 플로팅 상태로 한다. 이와 같이 하면, 메모리 셀 M_2,1∼M_17,1및 M_2,2∼M_17,2의 전하 축적층과 실리콘 기판 사이에 고전계가 인가되기 때문에, 상기 메모리 셀이 일괄 소거된다.

선택 게이트 셀 M_1,1, M_18,1및 M_1,2, M_18,2는 선택 게이트 WL₁, WL₁₈이 플로팅이기 때문에, P웰과의 사이의 용량 결합으로 자기 승압되고, 상기 전하 축적층과 P 웰과의 사이에 고전계가 인가되지 않기 때문에 전하의 주고받음이 행해지지 않고, 상기 선택 게이트 셀에 미리 설정된 임계치 전압은 변화하지 않는다.

다음에, 도 4의 (a)를 이용하여 기입 동작을 설명한다. 여기에서는, 비트선을 전원 전압 (약 3V)로 하든지, 또는 0V로 하든지 하여 기입하는 비트선을 선택하는 방법을 나타내고 있지만, 반대로 소스선 측으로부터 선택, 비선택을 행하는 방법에서도 고려 방법은 동일하다.

도 4의 (a)는 EEPROM의 등가 회로의 일부와, 그 기입 동작시 각 부분에 부여된 전압의 일예를 나타내는 도면이다. 메모리 셀에의 데이터의 기입은 데이터 소거와는 반대로, 전하 축적층에 전자를 주입함으로써 행해진다. 전하 축적층에 전자가 주입되면, 메모리 셀의 임계치 전압은 정의 측으로 시프트되어, 노멀 오프 상태가 된다. 따라서, 제어 게이트층에 기준 전압 0V를 인가하면 메모리 셀은 오프가 되고, 소스/드레인 사이에는 전류가 흐르지 않는다.

데이터 기입은 하나의 제어 게이트층 (예를 들면 워드선 WL₃)을 선택하여, 그 제어 게이트층에 연속되는 모든 메모리 셀에 대해 동시에 행한다. '0' 및 '1'의 2치 데이터 기입의 경우에 대해 설명한다.

도 4의 (a)에서, '0' 기입은 예를 들면 비트선 BL₁과 선택된 워드선 WL₃에 접속되는 메모리 셀 M_3,1에 대해 행한다. '0' 기입은 메모리 셀의 임계치 전압을 정으로 시프트함으로써 행해지고, 이 때 상기 메모리 셀 M_3,1의 제어 게이트층(WL₃)에 정의 고전압 (예를 들어 20V), 실리콘 기판에 기준 전압 0V가 인가된다.

도 4의 (a)에서, '1' 기입은 비트선 BL₂와 선택된 워드선 WL₃에 연속되는 메모리 셀 M_3,2등에 대해 행한다. '1' 기입은 메모리 셀의 임계치 전압을 변화시키지 않고 유지 (소거 상태를 유지)된 상태이고, 상기 메모리 셀 M_3,2의 제어 게이트층에 정의 고전압 20V이 인가되어도 전하 축적층에 전자의 주입이 생기지 않도록 하기위해서, 상기 메모리 셀 M_3,2등의 채널에는 기준 전압 0V 보다 높고, 제어 게이트 전압 20V 보다 낮은 제1 중간 전압 (예를 들면 6V)을 인가하여, 전하 축적층과 실리콘 기판과의 사이의 전계를 저하시켜, 전자의 주입을 금지한다.

이와 같이, 선택된 워드선 WL₃에 연속되는 메모리 셀 M_3,1, M_3,2등에 대해 기입할 데이터에 따라서 기준 전압 0V, 또는 제1 중간 전압 6V를 채널에 전송해야 한다. 이를 위해, 비선택 워드선 WL₂, WL₄∼WL₁₇에는 제2 중간 전압 (예를 들면 8V)을 인가한다.

'0' 기입을 행하는 비트선 BL₁은 기준 전압 0V로 한다. 선택된 메모리 셀의 확산층과 채널에 기준 전압 0V를 전송하기 위해서, 비트선 콘택트에 인접하는 선택 게이트 WL₁에는 임계치 전압 이상의 정의 전압 3V를 인가해야 한다.

이미 설명한 바와 같이, '1' 기입을 행하는 비트선 BL₂에는 제1 중간 전압 6V를 부여해야 하지만, 이를 위해 비트선 콘택트 및 소스선 콘택트에 각각 인접하는 선택 게이트 셀 M_1,2, M_18,2를 오프로 하여, 양자 사이의 모든 메모리 셀 M_2,2∼M_17,2의 채널과 확산층을 플로팅 상태로 하고, 그 제어 게이트층에 제2 중간 전압을 인가함으로써, 의사적으로 채널에 제1 중간 전압 6V를 부여한다.

즉, 먼저 도 20에서 설명한 바와 같이, 플로팅 상태의 채널 및 소스/드레인 확산층은 P웰과의 사이에 용량을 갖는다. 따라서, 제어 게이트층을 제2 중간 전압 8V 또는 기입 전압 20V로 승압하면, 승압분이 게이트 용량과 채널 및 소스/드레인확산층 용량으로 용량 분할되어, 채널 전압이 자기 승압된다. 이 때문에, 외부로부터 직접 채널에 제1 중간 전압 6V를 인가하지 않아도 의사적으로 채널 전압을 6V로 할 수 있다.

이를 실현하기 위해, 선택 게이트 WL₁₈에는 임계치 전압 이하의 전압을 인가하여 선택 게이트 셀 M_18,1, M_18,2를 오프 상태로 한다. 또 선택 게이트 WL₁에는 임계치 전압 이상의 전압을 인가하면 '0' 기입 비트선 BL₁에 인가되는 기준 전압 0V를 전송할 수 없다.

이 때문에, 선택 게이트 WL₁과 '1' 기입 비트선 BL₂에 함께 기준 전압 0V 보다 높은 전원 전압 3V를 인가한다. 이와 같이 하면, 메모리 셀 M_2,2∼M_17,2의 채널에 전원 전압과 임계치 전압의 차분이 전송된 시점에서 선택 게이트 셀 M_1,2가 커트오프되어, 이들의 메모리 셀이 플로팅 상태가 된다.

이와 같이 하여, 선택 게이트 셀 M_1,2, M_18,2사이의 메모리 셀 M_2,2∼M_17,2의 채널과 확산층을 플로팅 상태로 하고, 제어 게이트층에 제2 중간 전압 8V 또는 기입 전압 20V를 인가하여 의사적으로 채널에 제1 중간 전압 6V를 부여함으로써, WL₃에 연속되는 메모리 셀 M_3,2를 '1' 기입 상태 (전하 축적량에의 전자 주입이 이루어지지 않은 상태)로 할 수 있다.

다음에, 도 4의 (b)를 이용하여 판독 동작에 대해 설명한다. 도 4의 (b)는EEPROM의 등가 회로의 일부와, 그 판독 동작시 각 부분에 부가된 전압의 일 예를 나타낸 도면이다. 데이터 판독은 기입된 데이터를 판독하는 메모리 셀의 제어 게이트에 소거 상태의 부의 임계 전압과 '0' 기입 상태의 정의 임계 전압과의 중간 기준 전압 (예를 들면 0V)을 인가하여, 비트선에 도통이 있는지의 여부를 검출함으로써 행한다.

따라서, 데이터 판독시에는, WL₁, WL₁₈에 연속되는 선택 게이트 셀, 및 비선택 워드선 WL₂, WL₄∼WL₁₇에 연속되는 메모리 셀은 모두 온 상태로 할 필요가 있기 때문에, 도 4의 (b)에서 나타낸 바와 같이, 상기 WL₁, WL₁₈및 WL₂, WL₄∼WL₁₇에 정의 저전압 (예를 들면 3V)을 인가한다.

단, 상기 정의 저전압의 값은, '0' 기입 상태의 메모리 중, 가장 높은 임계치 전압의 값 보다 높도록 설정해야 한다. 이와 같이 하면, 예를 들어 도 4의 (b)에서 M_2,1이 '0' 기입 상태이어도 M_2,1은 도통 상태가 되고, 한편 판독의 대상인 M_3,1의 '0' 기입 상태는 WL₃가 0V가 되기 때문에 M_3,1이 오프가 되고, 비트선 BL₁으로부터 M_3,1의 '0' 기입 상태를 판독할 수 있다.

다음에, 도 5에 기초하여, 본 발명의 제3 실시 형태에 대해 설명한다. 제3 실시 형태에서는, 플로팅 상태의 전하 축적층을 구비한 선택 게이트 셀에 대해 미리 기입을 행함으로써 그 임계치 전압을 최적화하는 방법에 대해 설명한다.

이미 설명한 바와 같이, 기입시에는, 비선택의 비트선에 연속되는 메모리 셀은 플로팅 상태이어야 한다. 이 때문에, 비트선 및 소스선 콘택트에 각각 인접하여 선택 게이트 셀을 설치하고, 선택 게이트 셀의 커트오프 동작을 행한다.

본 실시 형태에 나타낸 메모리 셀 어레이에서는, 소스선 콘택트에 인접하는 메모리 셀 M_18,1, M_18,2등, 및 비트선 콘택트에 인접하는 메모리 셀 M_1,1, M_1,2등에 대해, 미리 소정의 기입을 행하고, 선택 게이트 셀로서의 역할을 달성하는 데에 최적인 임계치 전압을 부여함으로써, 상기 목적을 달성한다. 상기 기입은 다음과 같이 행한다.

소스선 콘택트에 인접하는 메모리 셀 M_18,1, M_18,2등의 임계치 전압을 변화시키는 경우에 대해서, 등가 회로의 각 부분에 부여된 전압을 도 5의 (a)에 나타낸다. 소스 측의 선택 게이트 WL₁₈에 정의 고전압 (예를 들면 20V)을 인가하고, 비트선 BL₁, BL₂에 기준 전압 (예를 들면 0V)을 인가한다. 이 때, 워드선 WL₂∼WL₁₇, 및 비트선 측의 선택 게이트 WL₁은 0V로 한다. 이와 같이 하여, 소스 측의 선택 게이트 WL₁₈에 연속되는 메모리 셀 M_18,1, M_18,2등에, 예를 들면 일괄 기입을 행한다.

다음에, 비트선 콘택트에 인접하는 메모리 셀 M_1,1, M_1,2등의 임계치 전압을 변화시키는 경우에 대해서, 등가 회로의 각 부분에 부여되는 전압을 도 5의 (b)에 나타낸다.

비트선 측의 선택 게이트 WL₁에 정의 고전압 (예를 들면 20V)을 인가하고,비트선 BL₁, BL₂에 기준 전압 (예를 들면 0V)을 인가한다. 이 때, 워드선 WL₂∼WL₁₇및 소스 측 선택 게이트 WL₁₈은 0V로 한다. 이와 같이 하여 비트선 측의 선택 게이트 WL₁에 연속되는 메모리 셀 M_1,1, M_1,2등에 일괄 또는 블럭 마다 기입을 행한다.

또, 메모리 셀 M_1,1, M_1,2, M_18,1, M_18,2등은 제조 직후의 초기 상태에서, 모두 동일 임계치 전압을 갖는 것으로 한정되지 않기 때문에, 상기 기입을 행하기 전에, 미리 메모리 셀 어레이의 일괄 소거를 행하는 것이 요망된다. 이 때, 사용 상태에서의 데이터 개서시에 행해지는 일괄 소거와는 달리, 도 5의 (c)에 나타낸 바와 같이 선택 게이트 WL₁, WL₁₈을 0V로 하여 일괄 소거를 행한다.

이 때, 제조 프로세스 상의 이유로, 선택 게이트 셀의 중성 임계치 전압을 메모리 셀의 중성 임계치 전압의 값에 대략 동일하게 설정하는 것이 바람직하지만, 메모리 셀의 중성 임계치 전압 보다 커지도록 설정하여, 선택 게이트 셀에의 기입에 의한 임계치 전압의 최적화를 용이하게 할 수도 있다. 또, 선택 게이트 셀의 중성 임계치 전압을 기준 전압 보다 크게 함으로써, 동일하게 선택 게이트 셀의 임계치 전압의 최적화를 용이하게 할 수 있다.

다음에, 상기 선택 게이트 셀의 기입시, 선택 게이트 셀로서 최적인 목표 임계치 전압을 기입 동작과 베리파이 동작을 조합시켜 정밀하게 설정하는 방법에 대해 설명한다. 먼저, 소스선 측의 선택 게이트 셀 M_18,1, M_18,2의 임계치 전압을 목표치로 설정하는 경우에 대해 설명한다.

기입 동작시에는, 모든 비트선 BL₁, BL₂등을 0V로 하고, 소스선 측의 선택 게이트 셀 M_18,1, M_18,2을 기입한다. 기입시에는, 비트선 측의 선택 게이트 셀 M_1,1, M_1,2, 즉 선택 게이트 WL₁에 M_1,1, M_1,2가 충분히 온 상태가 되는 전압, 예를 들면 3V를 부여해도 좋다.

이 때 소스선 측의 선택 게이트셀 M_18,1, M_18,2의 목표 임계치 전압은 선택 게이트 WL₁₈이 0V일 때, 소스 전압을 전원 전압 3V 정도로 상승시킨 상태에서, M_18,1, M_18,2의 소스 드레인 간의 리크 전류가 메모리 셀에의 기입 특성에 영향을 주지 않을 정도로 충분히 작아지고, 또한 데이터가 기입된 메모리 셀의 판독시에 선택 게이트 WL₁₈이 0V, 소스가 0V에서 판독 특성에 영향을 주지 않을 정도로, M_18,1, M_18,2의 소스 드레인 사이의 리크 전류가 충분히 작어지도록 설정한다.

즉, M_18,1, M_18,2의 임계치 전압의 목표치는 예를 들면 접선 임계치 전압 값으로 1V로 한다. 여기에서 접속 임계치 전압이라는 것은, MOS 트랜지스터의 드레인 전류의 대수와 게이트 전압과의 관계를 직선으로 접선 근사함으로써 구한 MOS 트랜지스터를 오프하는 임계치 전압을 말한다.

선택 게이트 셀 M_18,1, M_18,2의 임계치 전압을 상기 목표치로 설정하기 위한 기입은, 예를 들면 기입과 베리파이를 반복하여 임계치를 제어함으로써 행한다.

이 때 기입 방법은, 보다 임계치 전압 제어가 용이한 스텝 업 방식을 이용하여 행한다. 선택 게이트 WL₁₈에 인가하는 기입 펄스폭을 예를 들면 15μsec, 기입 전압의 스타트 값을 예를 들면 14V, 스텝 업 폭을 예를 들면 0.2V로 하고, 각 스텝 마다 기입 상태를 베리파이하면서, 임계치 전압이 목표치에 달할 때 까지 행한다.

이 때, 베리파이는 비트선 마다 행한다. 이 시점에서는, 대다수의 선택 게이트 셀과 메모리 셀이 소거 상태이므로, 베리파이 판독시, 각 블럭을 커트 오프할 수 없기 때문이다. 기입이 종료한 비트선에는 전원 전압 3V를 부여하고, 기입을 정지시킨다.

다음에, 비트선 측의 선택 게이트 셀 M_1,1, M_1,2의 임계치 전압을 목표치로 설정하는 경우에 대해 설명한다. 비트선 측의 선택 게이트 셀 M_1,1, M_1,2에의 기입은 소스 측의 선택 게이트 셀 M_18,1, M_18,2과 다음의 점에서 다르게 되어 있다.

즉, 소스 측의 선택 게이트 셀 M_18,1, M_18,2은 메모리 셀의 기입, 판독시, 선택 게이트 WL₁₈이 0V에서 커트오프하는 것이 필요하다.

한편, 비트선 측의 선택 게이트 셀 M_1,1, M_1,2은 선택 게이트 WL₁와 비트선에 각각 전원 전압 3V를 부여한 상태에서, 메모리 셀의 채널로부터 비트선 BL₁, BL₂에 흐르는 전류를 충분히 커트오프하는 것이 필요하다.

그러나, 비트선 측 선택 게이트 셀 M_1,1, M_1,2의 임계치 전압을 지나치게 크게 하면, 셀프 부스트 기입시, 비트선으로부터 상기 선택 게이트 셀을 거쳐 전송되는채널의 초기 전압이 작아진다. 이 초기 전압은 클수록 좋기 때문에, 이를 크게 하고, 또한 메모리 셀에의 기입 동작시에 충분히 커트오프하도록 하는 선택 게이트 셀 M_1,1, M_1,2의 임계치 전압을 목표로 하게 된다.

따라서, 비트선 측 선택 게이트 셀 M_1,1, M_1,2의 임계치는, 소스 측 선택 게이트 셀 M_18,1, M_18,2보다도 정밀하게 제어되는 것이 바람직하고, 셀의 특성에 의해서는 부인 것도 있을 수 있다.

기입, 베리파이 동작은 소스 측 선택 게이트 셀의 동작과 동일하게, 접선 임계치 전압의 값으로서, 예를 들면 0,5V를 목표치로 설정한다. 이 비트선 측의 선택 게이트 셀 M_1,1, M_1,2의 임계치 전압의 설정은, 소스 측과 동일한 스텝 업 방식을 이용하는 데다가, 소스 측과는 다르게 블럭 마다 기입과 비트 마다 베리파이 동작을 적용할 수 있다.

즉 이 동작시에, 비선택 블럭은 소스 측의 선택 게이트 셀을 커트오프 상태로 할 수 있기 때문에, 1 블럭을 선택할 수 있다. 또, 컬럼측에 대해서는, 소망의 임계치 전압에 달한 비트선에 전원 전압 3V를 부여함으로써, 기입을 정지시킬 수 있다.

이와 같이, 임계치 전압의 정밀한 제어가 요망되는 비트선 측 선택 게이트 셀에 대해서는, 전 블럭 일괄만이 아니라, 선택 블럭 마다 기입을 행하는 것이 바람직하다.

이와 같이 선택 게이트 셀에 미리 소망의 기입을 행하고 나서, 그 후는 소스측 선택 게이트 WL₁₈에 0V, 소스선에 0V를 부여하고, '0' 기입 메모리 셀이 접속되어 있는 비트선에 0V, 비선택 비트선에는 전원 전압 3V를 부여하고, 통상의 셀프 부스트 또는 LSB 기입 방법을 이용하여, 임의의 메모리 셀에의 기입을 행할 수 있다.

도 6은 이상에서 설명한, 본 발명의 EEPROM의 기입 동작을 나타낸 흐름도이다. 먼저 선택 게이트 셀을 포함하는 모든 메모리 셀을 블럭 소거, 또는 칩 일괄 소거하고, 중성 임계치 전압의 초기 설정을 행한다.

다음에 전 컬럼, 또는 선택 컬럼 전 블럭의 소스 측 선택 게이트 셀의 기입을 행한다. 기입 상태는 비트선 단위로 베리파이된다. 이어서 전 컬럼 또는 선택 컬럼, 선택 블럭의 비트선 측의 선택 게이트 셀의 기입과, 비트 마다 베리파이를 행하고, 각각 임계치 전압의 값을 목표치로 설정한다. 이와 같이 하여, 종래의 셀프 부스트, LSB를 이용하여 임의의 메모리 셀에의 기입, 판독 동작을 행할 수 있다.

이 방법에 의해, 오기입이 매우 작은 메모리 셀을 실현할 수 있다. 도 7에서, 본 발명의 제1 내지 제3 실시 형태에 나타낸 EEPROM의 구성과 동작에 의해, 오기입이 크게 개선된 소자를 나타내고 있다.

도 7의 (a)는, 먼저 도 19 및 도 22에서 설명한 바와 같이, 예를 들면 도 19의 셀 A에 '0' 기입을 행하는 경우, 비선택 비트선에 접속된 셀 B 및 비선택 워드선에 접속된 셀 C의 임계치 전압의 변화를, 전송 전압 (중간 전압) Vpass의 함수로서 나타낸 것이다. 미세한 실선과 파선은, 종래의 EEPROM에서, 셀 B 및 셀 C에 생긴 임계치 전압의 변화이고, 또, 두꺼운 실선과 파선은 본 발명의 EEPROM에 있어서 대응하는 셀 B 및 셀 C에 생긴 임계치 전압의 변화이다.

도 7의 (a)에는 특정 센터 비트의 특성이 나타나 있다. 종래의 EEPROM에서는 V_th변동의 V_pass의존성이 크고, 기입이 빠른 셀이 존재할 때나, 베리파이 후의 V_th의 오차가 큰 경우에, 오기입되는 비트가 많이 발생하게 된다. 이 경우, 셀 B의 불량을 적게 하고자 하면, 셀 C의 V_th변동이 커지고 마진이 거의 없는 상황이 된다.

한편, 본 발명에서는 셀 B의 임계치 변동이 V_pass에 크게는 의존하지 않기 때문에, V_pass를 적게 억제할 수 있고, 셀 B, C가 함께 V_th변동을 작게 할 수 있다. 또한, 본 발명에서는 메모리 셀의 채널 내의 불순물 농도는 선택 게이트의 특성에 의존하지 않고, 이온 주입에 의해 임의로 조절할 수 있기 때문에, 셀 C의 기입 특성을 조절함으로써, V_pass가 다소 커도 셀 C에의 오기입을 회피하여 마진을 개선할 수 있다.

도 7의 (b)는 EEPROM의 프로그램 사이클에 대한 메모리 셀의 오기입의 발생을, 비선택 메모리 셀의 임계치 전압 변화로서 평가한 것이다. 종래 예에서의 측정 결과를 얇은 실선으로, 본 발명의 측정 결과를 굵은 실선으로 각각 나타내고 있다.

도 7의 (b)에서 나타낸 바와 같이, 종래의 EEPROM에서는 10 사이클 정도로 오기입이 발생하지만, 본 발명에서는 1000사이클 정도 까지 오기입은 발생하지 않는다.

이상 제1 내지 제3 실시 형태에서 나타낸 선택 게이트 셀을 구비한 EEPROM은 종래의 EEPROM에 비해 다음과 같은 우수한 특징이 있다. 즉, 메모리 셀에의 기입시에, 메모리 셀과 동일 구조의 셀을 선택 게이트 셀로서 이용하기 때문에, 선택 게이트를 포함하여 WL₁내지 WL₁₈의 간격이 모두 동일하게 되고, 미세화를 향해 근접 효과의 영향을 받는 일 없이 높은 치수 제어성을 나타낼 수 있다.

또, 제1 실시 형태의 EEPROM의 구조를 이용하면, NAND형 메모리 셀 군을 서로 분리하는 소자 분리 영역 상에서, 선택 게이트 셀을 포함하는 모든 메모리 셀의 전하 축적층이 분리 홈에 대해 자기 정합적으로 또 동일 폭으로 분리된다. 따라서, 소자 분리 영역의 패턴 형상을 단순한 라인 패턴의 반복으로 할 수 있기 때문에, 소자 분리 영역의 가공 제어성이 향상된다.

또, 선택 게이트에 연속되는 메모리 셀에, 미리 일괄하여 기입을 행함으로써, 선택 게이트 셀로서 소망의 임계치 전압을 설정할 수 있기 때문에, 선택 게이트 셀을 포함하는 모든 메모리 셀에 대해서, 게이트 산화막의 두께나 채널의 불순물 농도 프로파일 등을, 동일 제조 프로세스에서 동시에 제어할 수 있다.

환언하면, 오기입 특성을 개선하는 것을 목적으로 하여, 메모리 셀의 부트비 향상을 위해 채널의 불순물 농도를 저하시키고, 이에 수반하는 선택 게이트 셀의중성 임계치 전압의 저하를 기입함으로써 보상하고, 선택 게이트 셀로서 충분한 커트오프 특성을 나타내는 값 까지 대폭으로 임계치 전압을 높일 수 있다.

또, 제3 실시 형태에서 나타낸 바와 같이, 본 발명의 EEPROM에서는 M_1,1, M_1,2및 M_18,1, M_18,2등의 임계치 전압을 기입에 의해 높임으로써, 커트오프 특성을 향상시키고 있다. 그러나, 미세화가 진행하고, 메모리 셀의 게이트 길이가 딥서브미크론 영역이 되면 펀치 스루 내성이 저하하고, 이 때문에 커트오프 특성이 저하된다.

이 문제를 해결하기 위해서는, 다소의 집적 밀도의 저하를 수반하지만, 필요에 따라 선택 게이트 셀 M_1,1, M_1,2및 M_18,1, M_18,2등의 게이트 길이 (비트선 방향의 전하 축적층의 폭)을 다른 메모리 셀에 비해 크게 하면 좋다.

다음에, 도 8에 기초하여, 본 발명의 제4 실시 형태에 대해 설명한다. 제4 실시 형태에서는, 도 8의 등가 회로에서 나타낸 바와 같이, 소스선 콘택트와 비트선 콘택트 간의 선택 게이트 셀 M_1,j, M_18,j(j=1∼3)을 포함하는 모든 메모리 셀 M_i,j(i=1∼18, j=1∼3)이 제어 게이트 층과 전하 축적층을 포함하는 2층의 게이트 구조를 갖는 것 외에, 상기 모든 셀에 대해 병렬로 전송용 트랜지스터 T_i,j(i=1∼18, j=1∼3)가 더 배치되는 데에 특징이 있다.

또, BL₁∼BL₃은 비트선, WL₁, WL₁₈은 상기 선택 게이트 셀에 접속되는 선택 게이트, WL₂∼WL₁₇은 메모리 셀에 접속되는 워드선이고, 소스선 콘택트 및 비트선 콘택트에 대해 상하로 접히도록 메모리 셀 어레이가 배치된다.

도 4의 (b)에서 나타낸 EEPROM의 판독 동작에서는, 비선택 메모리 셀과 선택 게이트 셀은 항상 온 상태일 필요가 있기 때문에, 선택 게이트 WL₁, WL₁₈및 비선택 메모리 셀이 연속되는 워드선에서는 3V 정도의 정의 저전압을 인가하지 않으면 안된다. 또 이미 설명한 바와 같이, 이 정의 저전압의 값은 '0' 기입 상태의 메모리 셀 중 가장 높은 임계치 전압 보다 높게 설정해야 한다.

그러나 이 경우, 소거 상태의 상기 비선택 메모리 셀에 대해서는 상기 정의 저전압에 의해 과잉인 실효 게이트 전계가 제1 게이트 절연막 (터널 절연막)에 인가됨으로써, 소거 상태의 메모리 셀에 오기입이 행해질 염려가 있다. 또, 메모리 셀의 임계치 전압 분포에 큰 오차가 있으면, 상기 비선택 메모리 셀이 오프 상태가 되기 때문에 비트선에 전류가 흐르지 않고 오판독을 일으킨다.

또, 선택 게이트 셀의 임계치 전압은 미리 기입을 행하여 소망의 임계치 전압으로 설정되어 있지만, 동작 중에 선택 게이트 셀에의 오기입을 일으키고, 선택 게이트 셀의 임계치 전압이 높게 변화하면 판독 전류의 오차나 오 판독이 발생한다.

도 8은 상기 문제를 해결하기 위한 EEPROM의 구성을 나타내는 등가 회로도이다. 제4 실시 형태에서는, 메모리 셀 M_i,j(i=1∼18, j=1∼3)에 각각 전송용 트랜지스터 T_i,j(i=1∼18, j=1∼3)를 배치하고, 양자는 확산층을 공유하여 병렬 접속된다. 또, 상기 전송용 트랜지스터의 임계치 전압은 선택 게이트 셀 M_1,j, M_18,j(j=1∼3) 중 어느 하나에 이미 기입된 임계치 전압과 대략 동일한 값으로 설정된다.

이와 같이 하면, 만약 선택 게이트 셀의 임계치 전압이 기입에 의해 설정치보다 높게 변화해도, 상기 전송용 트랜지스터를 거쳐 전압이 전송됨으로써 오동작이 일어나지 않는다.

도 9를 이용하여, 제4 실시 형태에서의 EEPROM의 판독 동작을 설명한다. 판독을 행하는 메모리 셀 M_3,1과 전송용 트랜지스터 T_3,1이 접속된 워드선 WL₃에, 소거 상태에서의 부의 임계치 전압과 '0'기입 상태에서의 정의 임계치 전압의 중간 기준 전압 (예를 들면 0V)를 인가하여 판독을 행한다.

이 때, 비선택 메모리 셀의 워드선과 선택 게이트 WL₁, WL₁₈에 정의 전압 (예를 들면 2V)을 인가한다. 이 값은 전송용 트랜지스터의 임계치 전압 보다 높게 설정되어 있으면 좋다.

비트선 BL₁에 적당한 전압 (예를 들면 1V)을 인가하여, 선택된 메모리 셀의 터널 전류를 모니터하여 판독을 행한다. 비선택의 메모리 셀이 '0' 기입 상태이어도, 임계치 전압이 제어 게이트층에 인가된 상기 정의 전압 2V 보다 높아져도, 병렬 접속된 전송용 트랜지스터가 온 상태이기 때문에, 비트선 전압 1V가 선택된 메모리 셀 M3,1 까지 전송이 행해져, 오판독이 발생하지 않는다.

따라서, 비선택 메모리 셀의 워드선과 선택 게이트 WL₁, WL₁₈에 인가된 정의 전압 (예를 들면 2V)은, 도 4의 (b)에 나타낸 판독 동작에서 인가된 정의 전압 (예를 들면 3V) 보다 낮게 할 수 있다. 이 때문에, 비선택 메모리 셀의 제1 게이트 절연막에 인가된 실효 게이트 전계를 저감할 수 있고, 오기입 특성을 대폭으로 개선할 수 있다.

또한, 선택 게이트 셀 M_1,1, M_18,1의 임계치 전압이 동작중에 잠시 변화해도, 병렬 접속된 전송용 트랜지스터 T_1,1, T_18,1가 온 상태가 되기 때문에 판독 전류의 오차를 억제하는 것이 가능하게 된다. 이 효과는 전송용 트래지스터 T_1,1, T_18,1의 전류 구동 능력이 높은 만큼 크게 할 수 있다. 또, 기입 및 소거에 관해서는, 도 3 및 도 4의 (a)에서 나타낸 제2 실시 형태와 동일하게 행할 수 있다.

다음에, 도 10을 이용하여 본 발명의 제5 실시 형태에서의 EEPROM의 구조의 일 예에 대해 설명한다. 도 10은 도 9의 등가 회로를 갖는 본 발명의 EEPROM의 단면 구조를 나타낸 도면이다.

도 10에서 나타낸 EEPROM의 단면 구조는 먼저 도 2에서 설명한 제1 실시 형태의 EEPROM의 구조에 가깝기 때문에, 대응하는 부분에 동일한 참조 부호를 붙혀 상세한 설명은 생략한다.

양자의 다른점은, 전하 축적층(5)의 측면과 소자 분리 영역(3)의 분리 홈의 측면을 자기 정합적으로 일치시키는 부분에서, 소자 영역(2)의 하부 영역은 함께 분리 홈을 매립하는 절연 재료와 대응하지만, 본 제5 실시 형태에서는 상부 영역에서 소자 영역(2) (P 웰)이 제2 게이트 절연막(6)의 연장 상에 있는 제3 게이트 절연막(6a)을 거쳐 제어 게이트층(7)의 측면과 대향하는 것이다.

제3 게이트 절연막(6a)은 적어도 제1 게이트 절연막(4) 보다 얇게 형성되지만, 그 두께는 제2 게이트 절연막(6)과 대략 동일하거나, 또는 다른 최적치로 조정할 수 있다. 이와 같이 하여, 소자 영역(2)의 상면 및 측면의 상부 영역을 공통의 채널 영역으로 하여, 소자 영역(2) 상에 전하 축적층(5)과 제어 게이트층(7)이 적층된 메모리 셀 M_1,1, M_1,2, M_1,3이 형성되고, 상기 측면의 상부 영역에 제어 게이트층(7)과 대향하는 MOS 구조가 형성된다.

이들 MOS 구조는 소자 영역(2)의 지면에 수직인 영역에 각각 존재하는 소스/드레인 확산층을 공통으로 하여, 상기 메모리 셀에 병렬로 접속된 도 9의 등가 회로에 나타낸 전송용 트랜지스터 T_1,1, T_1,2, T_1,3이 된다.

측면의 상부 영역에 형성된 MOS 구조의 임계치 전압은 선택 게이트 셀 M_1,1, M_1,2, M_1,3및 M_18,1, M_18,2, M_18,3에 미리 기입을 행하여 설정된 임계치 전압과 대략 동일하게 되도록, 소자 영역(2)의 불순물 농도 프로파일, 또는 제3 게이트 절연막 두께 등을 적정하게 조정한다. 또, 도 10에서 나타낸 상부 영역의 높이를 변화시킴으로써, 메모리 셀의 커플링비를 조정할 수 있지만, 통상 모든 메모리 셀에 대해서 상기 상부 영역의 높이를 동일하게 한다.

도 10에서 나타낸 메모리 셀 어레이는 전송용 트랜지스터의 형성에 따라, 셀 면적이 증가하는 일이 없기 때문에 미세화에 유리하고, 이와 같은 메모리 셀 어레이를 이용하면 고성능이며 고신뢰성의 EEPROM을 제공하는 것이 가능하게 된다.

이 제5 실시 형태의 EEPROM의 구조는 제1 실시 형태의 구조와 근사하기 때문에, 제1 실시 형태에서 설명한 미세화에 관한 구조 상의 이점을 모두 구비하고 있다. 또, 선택 게이트 셀 M_1,1, M_1,2, M_1,3과 전송용 트랜지스터 T_1,1, T_1,2, T_1,3및 선택 게이트 셀 M_18,1, M_18,2, M_18,3과 전송용 트랜지스터 T_18,1, T_18,2, T_18,3의 게이트 길이를 메모리 셀의 게이트 길이 보다 크게 하면 선택 게이트 셀의 드레인 내압을 높일 수 있다.

다음에, 본 발명의 EEPROM에서, 선택 게이트 셀에의 전하 주입에 의한 기입은, 메카측 또는 유저측의 어느 쪽에서 행하는 것이 바람직한가라고 하는 문제에 대해 설명한다.

오기입을 방지하는 데에 최적인, 전하 주입에 의한 선택 게이트 셀의 임계치 제어는, EEPROM의 출하시에 메카측에서 행해야 한다고 하는 고려 방법도 있다. 한편, 메카로부터는 미기입 상태의 EEPROM을 출하하고, 유저측에 모든 선택 게이트 셀과 메모리 셀의 일괄 소거와, 선택 게이트 셀의 기입과, 메모리 셀의 선택 기입을 순서대로 행한 후, 사용하는 것도 고려된다.

그러나, 유저측에서 사용하는 메모리 기입 제어 장치가 이와 같이 구성되면, 유저측에서 행해지는 데이터 개서 때 마다, 선택 게이트 셀의 소거와 기입에 의한 스트레스가 가해지기 때문에, 데이터 개서의 프로그램 사이클에 의해 선택 게이트 셀의 수명이 짧아질 염려가 있다.

또, 유저측에서, 선택 게이트 셀과 메모리 셀의 일괄 소거와, 선택 게이트 셀의 기입을, 데이터 개서 때마다 행하면, 모든 기입 시간이 길어진다고 하는 문제도 생긴다.

이 때문에, EEPROM의 출하시에, 선택 게이트 셀의 임계치 제어를 메카측에서 행하고, 유저측에서의 데이터 개서 때에는, 선택 게이트 셀에 축적된 전하가 소거되지 않도록 하는 것이 최적의 방법으로 고려된다. 이 때, 선택 게이트 셀에 축적된 전하의 추가 기입을 행하도록 하면, 프로그램 사이클에 의한 선택 게이트 셀의 수명의 단축을 대폭으로 완화할 수 있다.

이상 제1 내지 제5 실시 형태에서, 메모리 셀과 동일하게 선택 게이트 셀에도 플로팅 상태의 전하 축적층을 구비한 EEPROM과, 그 동작에 대해 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니다.

메모리 셀을 어레이 상으로 구성하고, 스위칭 트랜지스터 선택 게이트 셀을 이용하여 메모리 셀 군을 선택하는 EEPROM 전반을 대상으로 하여 적용할 수 있다. 또 본 발명의 형태에서는, 모두 N 채널 MOS 트랜지스터로 이루어진 메모리 셀을 이용하는 경우에 대해 설명했지만, 동일하게 하여 P 채널 MOS 트랜지스터로 이루어진 메모리 셀을 이용하여 EEPROM을 구성할 수도 있다. 그 외 본 발명의 요지에서 벗어나지 않는 범위에서, 다양하게 변형시켜 실시할 수 있다.

상술한 바와 같이 본 발명의 EEPROM에 의하면, 전하 축적에 의해 임계치 전압의 제어가 가능한 선택 게이트 셀을 이용함으로써, 판독, 기입에서의 선택 게이트 셀의 커트오프 특성을, 상기 선택 게이트 셀에의 기입에 의해 자유로 제어할 수 있다.

이 때문에, 메모리 셀의 채널 온 주입의 주입량을 종래에 비해 적게 할 수있고, 셀프 부스트 및 LSB 기입 동작에서, 채널 부트비를 크게 하는 것이 용이하게 되어, 메모리 셀의 오기입을 대폭으로 개선할 수 있다.

또, 비트선 측 선택 게이트 셀의 임계치 전압을 작게 할 수 있기 때문에, 그 전송 능력이 커지고, 채널의 초기 전압을 크게 하여, 오기입의 개선에 기여할 수 있다.

또, 선택 게이트 셀과 메모리 셀의 채널 이온 주입을 동일 공정에서, 동시에 행할 수 있기 때문에, 미세화를 보다 용이하게 진행할 수 있다. 또한, 채널 이온 주입의 주입량은 메모리 셀의 특성만을 고려하여 설정할 수 있기 때문에, 기입 전압을 부주의하게 작게 하여 오기입 특성, 리드 디스터브 특성을 저하시킬 염려가 없다.

또, 오기입의 문제는 2치 보다 4치, 8치의 다치 메모리의 경우 심해진다. 본 발명은 특히 4치 이상의 다치 메모리용 셀 구조로서 사용함으로써, 신뢰성이 높은 다치 메모리를 실현할 수 있다. 따라서 EEPROM의 미세화와 다치화에 수반하여, 본 발명은 더욱 그 효력을 발휘하고, 오기입이 없는 고집적화된 EEPROM을 실현할 수 있다.

Claims (19)

1. 비트선과 소스선 사이에, 적어도 전하 축적층과 제어 게이트층을 포함하는 복수의 메모리 셀이 직렬로 접속된 NAND형 메모리 셀로 이루어진 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치에 있어서,

   상기 NAND형 메모리 셀은 상기 비트선 측의 일단에 접속된 제1 선택 게이트 셀 및 상기 소스선 측의 일단에 접속된 제2 선택 게이트 셀 중 적어도 어느 하나를 구비하고,

   상기 제1, 제2 선택 게이트 셀은 상기 복수의 메모리 셀과 거의 동일한 치수인 제어 게이트층 및 전기적으로 플로팅 상태인 전하 축적층을 포함하는

   것을 특징으로 하는 불휘발성 반도체 기억 장치.
2. 비트선과 소스선 사이에, 적어도 전하 축적층과 제어 게이트층을 포함하는 복수의 메모리 셀이 직렬로 접속된 NAND형 메모리 셀로 이루어진 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치에 있어서,

   상기 NAND형 메모리 셀은 상기 비트선 측의 일단에 접속된 제1 선택 게이트 셀 및 상기 소스선 측의 일단에 접속된 제2 선택 게이트 셀 중 적어도 어느 하나를 구비하고,

   상기 제1, 제2 선택 게이트 셀은 제어 게이트층 및 전기적으로 플로팅 상태인 전하 축적층을 포함하며,

   상기 메모리 셀 어레이로의 기입시, 기입 대상인 선택 메모리 셀과 동일한 워드선에 접속된 비선택 메모리 셀의 비트선 측에 위치하는 메모리 셀 또는 제1 선택 게이트 셀, 및 상기 비선택 메모리 셀의 소스 측에 위치하는 메모리 셀 또는 제2 선택 게이트 셀이 커트오프(cut off) 상태로 제어되는

   것을 특징으로 하는 불휘발성 반도체 기억 장치.
3. 비트선과 소스선 사이에, 적어도 전하 축적층과 제어 게이트층을 포함하는 복수의 메모리 셀이 직렬로 접속된 NAND형 메모리 셀로 이루어진 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치에 있어서,

   상기 NAND형 메모리 셀은 상기 비트선 측의 일단에 접속된 제1 선택 게이트 셀 및 상기 소스선 측의 일단에 접속된 제2 선택 게이트 셀 중 적어도 어느 하나를 구비하고,

   상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀은, 각각 반도체 기판의 일 방향으로 연장되는 트렌치 홈에 절연 재료가 매립된 소자 분리 영역에 의해 획정되는 반도체 기판 상부의 소자 영역, 상기 소자 영역 상에 제1 게이트 절연막을 개재하여 측면이 소자 영역과 자기 정합적으로 형성된 전하 축적층, 및 상기 전하 축적층 상에 전하 축적층의 상면과 측면의 일부를 피복하는 제2 게이트 절연막을 개재하여 형성된 제어 게이트층을 구비하며,

   상기 전하 축적층의 측면은 상기 트렌치 홈의 측면과 자기 정합되고, 상기 소자 분리 영역에 인접하는 하부 영역과 상기 제2 게이트 절연막을 개재하여 상기제어 게이트층과 대향하는 상부 영역을 구비하며,

   상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀에서의 상기 전하 축적층의 상기 하부 영역의 높이가 거의 동일한

   것을 특징으로 하는 불휘발성 반도체 기억 장치.
4. 비트선과 소스선 사이에, 적어도 전하 축적층과 제어 게이트층을 포함하는 복수의 메모리 셀이 직렬로 접속된 NAND형 메모리 셀로 이루어진 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치에 있어서,

   상기 NAND형 메모리 셀은 상기 비트선 측의 일단에 접속된 제1 선택 게이트 셀 및 상기 소스선 측의 일단에 접속된 제2 선택 게이트 셀 중 적어도 어느 하나를 구비하고,

   상기 제1, 제2 선택 게이트 셀은 전기적으로 플로팅 상태인 전하 축적층 및 제어 게이트층을 구비하며,

   상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀에는 각각 전송용 트랜지스터가 병렬로 접속되고,

   상기 전송용 트랜지스터에서의 임계치 전압값이 적어도 상기 제1, 제2 중 어느 하나의 선택 게이트 셀의 임계치 전압값과 거의 동일한

   것을 특징으로 하는 불휘발성 반도체 기억 장치.
5. 제4항에 있어서,

   상기 전송용 트랜지스터가 병렬 접속된 상기 복수의 메모리 셀 및 상기 제1, 제2 선택 게이트 셀은,

   각각 반도체 기판의 일 방향으로 연장되는 트렌치 홈에 절연 재료가 매립된 소자 분리 영역에 의해 획정되는 반도체 기판 상부의 소자 영역;

   상기 소자 영역 상에 제1 게이트 절연막을 개재하여 측면이 소자 영역과 자기 정합적으로 형성된 전하 축적층; 및

   상기 전하 축적층 및 소자 영역 상에 전하 축적층의 상면 및 측면을 피복하는 제2 게이트 절연막과 상기 전하 축적층의 측면과 자기 정합한 소자 영역의 측면의 상부를 피복하는 제3 게이트 절연막을 개재하여 형성된 제어 게이트층을 구비하고,

   상기 전하 축적층의 측면은 상기 트렌치 홈의 측면과 자기 정합적으로 일치하며,

   상기 소자 영역의 측면의 상부와 상기 제어 게이트층을 상기 제1 게이트 절연막보다 두꺼운 상기 제3 게이트 절연막을 개재하여 대향시킴으로써, 상기 전송용 트랜지스터의 MOS 구조를 형성하는

   것을 특징으로 하는 불휘발성 반도체 기억 장치.
6. 제2항 내지 제4항 중 어느 한 항에 있어서, 적어도 상기 제1, 제2 중 어느 하나의 선택 게이트 셀에 포함되는 전하 축적층 폭은 상기 복수의 메모리 셀에 포함되는 전하 축적층 폭과 거의 동일한 치수인 것을 특징으로 하는 불휘발성 반도체기억 장치.
7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀과 상기 복수의 메모리 셀의, 상기 전하 축적층의 하부에서의 채널 영역의 깊이 방향의 불순물 농도 프로파일은, 거의 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀에서의 중성 임계치 전압은 상기 복수의 메모리 셀에서의 중성 임계치 전압과 거의 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
9. 제1항 내지 제4항 중 어느 한 항에 있어서,

   상기 제1, 제2 선택 게이트 셀에 포함되는 제어 게이트층과 상기 제1, 제2 선택 게이트 셀에 인접하는 메모리 셀에 포함되는 제어 게이트 층과의 간격, 및 제1, 제2 선택 게이트 셀에 포함되는 전하 축적층과 상기 제1, 제2 선택 게이트 셀에 인접하는 메모리 셀에 포함되는 전하 축적층과의 간격이 거의 동일하고,

   상기 간격과, 서로 인접하는 상기 메모리 셀에 포함되는 제어 게이트층의 간격, 및 서로 인접하는 상기 메모리 셀에 포함되는 전하 축적층의 간격이 거의 동일한

   것을 특징으로 하는 불휘발성 반도체 기억 장치.
10. 제1항 내지 제4항 중 어느 한 항에 있어서, 적어도 상기 제1, 제2 중 어느 하나의 선택 게이트 셀에 포함되는 전하 축적층과 반도체 기판 간의 게이트 절연막의 두께는, 상기 복수의 메모리 셀에 포함되는 상기 게이트 절연막의 두께와 거의 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
11. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀의 임계치 전압은, 상기 제1, 제2 선택 게이트 셀에 포함되는 상기 전하 축적층에 축적된 전하량에 의해 결정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
12. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀은, 게이트에 기준 전압을, 반도체 기판에 형성된 웰에 상기 기준 전압보다 높은 전압을 각각 인가함으로써 상기 복수의 메모리 셀과 동시에 소거가 가능한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
13. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀의 기입은 상기 복수의 메모리 셀의 기입보다 먼저 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
14. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 선택 게이트 셀의 기입은 상기 제1 선택 게이트 셀의 기입보다 먼저 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
15. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 선택 게이트 셀의 기입 후의 임계치 전압은 상기 제2 선택 게이트 셀의 기입 후의 임계치 전압보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
16. 제1항 내지 제4항 중 어느 한 항에 있어서, 적어도 동일 컬럼에서의 상기 제2 선택 게이트 셀의 기입은 모든 블럭에서 일괄하여 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
17. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀의 기입은 기입 개시 전압으로부터 스텝 형상으로 변화하는 기입 전압에 의해 행해지고, 상기 각 스텝마다 상기 기입 상태를 판독하여 기입 베리파이가 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
18. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀 및 상기 복수의 메모리 셀에서의 채널 영역으로의 이온 주입 및 확산층으로의 이온 주입은 각각 동일 공정으로 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
19. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1, 제2 선택 게이트 셀 및 상기 복수의 메모리 셀에 포함되는, 적어도 전하 축적층과 반도체 기판 사이의 게이트 절연막의 형성은 동일 공정으로 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.