JPH1154732A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH1154732A
JPH1154732A JP11341398A JP11341398A JPH1154732A JP H1154732 A JPH1154732 A JP H1154732A JP 11341398 A JP11341398 A JP 11341398A JP 11341398 A JP11341398 A JP 11341398A JP H1154732 A JPH1154732 A JP H1154732A
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徹 丸山
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Abstract

(57)【要約】 【課題】本発明は、ＳＴＩ構造を有し、フローティング
チャネル書き込み方式により、２値以上のデータの電気
的書き換えが可能なメモリセルを用いたＮＡＮＤセル型
のＥＥＰＲＯＭにおいて、ビットコストを増大させるこ
となく、誤書き込み特性の悪化を防止できるようにする
ことを最も主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１の表面に、トンネ
ル酸化膜１２を介して、複数の浮遊ゲート電極１３を形
成する。また、浮遊ゲート電極１３の相互間に対応す
る、上記Ｓｉ基板１１の主表面部にそれぞれトレンチ１
４を設ける。そして、各トレンチ１４内に導電性材料を
埋め込んで埋め込み電極１８を形成し、この埋め込み電
極１８に外部より低電圧を印加することによって、非選
択セルのチャネル部の電位をブートさせることが可能な
構成となっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関するもので、特に、ＳＴＩ（Shallow Tren
ch Isolation）構造を有し、フローティングチャネル書
き込み方式により、２値以上のデータの電気的書き換え
が可能なメモリセルを用いたＮＡＮＤセル型のＥＥＰＲ
ＯＭ（Electrically Erasable Programmable Read-Only
Memory ）に関するものである。
【０００２】
【従来の技術】従来より、データの電気的書き換えが可
能で、かつ、高集積化が可能な不揮発性半導体記憶装置
として、複数個のメモリセルを直列に接続したＮＡＮＤ
セル型のＥＥＰＲＯＭが知られている。
【０００３】この場合、メモリセルのそれぞれは、半導
体基板上に絶縁膜を介して浮遊ゲートと制御ゲートとが
積層されたスタック型ゲート構造を有して構成されてい
る。そして、メモリセルのそれぞれが、隣接するセルど
うしでソース・ドレイン拡散層を共有する形で直列に接
続されている。この直列に接続された複数個のメモリセ
ルを１単位とする、複数個のメモリセルがビット線（デ
ータ線）に接続されてＮＡＮＤ型セルが構成され、さら
に、このＮＡＮＤ型セルがマトリクス状に配置されてメ
モリセルアレイが構成されている。
【０００４】すなわち、メモリセルアレイの列方向に並
ぶＮＡＮＤ型セルは、その一端側のドレイン拡散層がそ
れぞれ選択ゲートを介してビット線に接続され、他端側
のソース拡散層が選択ゲートを介してソース線（基準電
位配線）となる共通ソース線に接続されている。
【０００５】また、メモリセルの制御ゲートおよび選択
ゲートの各ゲート電極は、メモリセルアレイの行方向に
対し、それぞれ、制御ゲート線（ワード線）、選択ゲー
ト線として共通に接続されている。
【０００６】ＮＡＮＤセル型ＥＥＰＲＯＭの書き込み動
作方式においては、より低電圧動作を実現することで、
たとえば、ビット線に接続されているカラムデコーダな
どを構成するトランジスタを全てＶｃｃ系トランジスタ
で構成することができ、ひいては周辺回路の面積を減少
して、チップサイズの縮小化を図ることが可能となる。
こうした観点から、近年、フローティングチャネル書き
込み方式が提案され、実用化されている。このフローテ
ィングチャネル書き込み方式の動作方法は、次の通りで
ある。
【０００７】図３１は、ＮＡＮＤセル型ＥＥＰＲＯＭの
メモリセル部の等価回路を示すものである。なお、ＢＬ
はビット線、ＳＧは選択ゲート、ＣＧはワード線、ＳＬ
はソース線である。
【０００８】複数のデータ書き込みにおいて、通常の場
合はビット線ＢＬよりも遠いセルから書き込み動作が順
に行われる（ランダム書き込みの場合は、ビット線ＢＬ
とソース線ＳＬとの間の任意のセルの書き込みがランダ
ムに行われる）。
【０００９】まず、ソース線ＳＬ側の選択ゲートＳＧに
０Ｖを与えてトランジスタをカットオフさせた状態にお
いて、”０”データを書き込むべきメモリセルが接続さ
れているＮＡＮＤ型セルのビット線ＢＬには０Ｖを与
え、”１”データを書き込むメモリセルが接続されてい
るＮＡＮＤ型セルのビット線ＢＬには、ドレイン拡散層
側の選択ゲート電圧と同じかそれ以上の電圧、あるい
は、ドレイン拡散層側の選択ゲート電圧より小さくても
ドレイン拡散層側の選択ゲートＳＧが十分にカットオフ
する電位を与えて、各ビット線ＢＬごとに書き込みの選
択と非選択との区別を行う。
【００１０】すなわち、この状態において、選択ブロッ
クの全てのワード線ＣＧにメモリセルがオン状態となる
電位（書き込み電圧Ｖｐｐあるいは非選択ワード線の電
圧Ｖｐａｓｓが与えられるとき、その電圧パルスの立ち
上がりの過程のある電位においてメモリセルがオン状態
となる）が与えられると、”０”データの書き込みを行
うビット線ＢＬに接続されたＮＡＮＤ型セルのチャネル
には０Ｖが転送される。また、”１”データの書き込み
を行うビット線ＢＬに接続されたＮＡＮＤ型セルのチャ
ネルには、ビット線ＢＬから、ビット線ＢＬ側の選択ゲ
ートＳＧを介して、ビット線ＢＬの電位から選択ゲート
ＳＧのしきい値分だけを差し引いた、ある初期電位が転
送されて、フローティングの状態となる。このとき、ソ
ース線ＳＬには、０Ｖ、あるいは、ソース拡散層側の選
択ゲートＳＧを十分にカットオフさせるために、ある正
の電位が与えられている。
【００１１】次に、”０”データの書き込みを行うメモ
リセルが接続されている選択ワード線に書き込み電圧Ｖ
ｐｐが与えられると、０Ｖが与えられている選択ビット
線に接続されている選択メモリセルには”０”データが
書き込まれる。このとき、この選択ワード線に接続さ
れ、かつ、”０”データの書き込みを行わない書き込み
非選択のメモリセル（ビット線ＢＬ側の選択ゲートＳＧ
がカットオフし、チャネルがフローティング状態となっ
ているメモリセル）のチャネル電位は、”０”データの
書き込みが行われないように（しきい値変動が許容範囲
以下となるように）、十分に大きい必要がある（このメ
モリセルに対しては、書き込み電圧Ｖｐｐとチャネル電
位Ｖｃｈの差が小さいほどしきい値の変動は少ない）。
【００１２】このため、”０”データの書き込みを行わ
ない非選択ワード線にはある電圧Ｖｐａｓｓを与え、こ
の非選択ワード線および選択ワード線とフローティング
状態となっているチャネルとの容量結合により、チャネ
ルの電位を初期電位からある電位まで、上昇させてい
る。したがって、電圧Ｖｐａｓｓが大きいほどこのメモ
リセルのしきい値変動は少なくなる。
【００１３】また、ビット線ＢＬに０Ｖが与えられてい
る選択ビット線に接続されているメモリセルのうち、”
０”データの書き込みを行わないメモリセルに対して
も、この電圧Ｖｐａｓｓが与えられている。したがっ
て、この電圧Ｖｐａｓｓが大きいほどしきい値の変動が
起こり易くなる。したがって、これらを考慮して電圧Ｖ
ｐａｓｓの最小値と最大値が決定される。
【００１４】通常、この電圧Ｖｐａｓｓと電圧Ｖｐｐ
は”０”データのメモリセルのしきい値の分布を小さく
し、かつ、誤書き込みを少なくするために、それぞれ、
ある初期電圧、ステップ電圧、最終電圧、パルス幅など
が最適化されている、ステップアップ方式が採用されて
いる。
【００１５】一方、データの消去は、ＮＡＮＤ型セル内
の全てのメモリセルに対して同時に行われる（一括消
去）か、あるいは、あるバイト単位ごとに行われる（ブ
ロック消去）のいずれかである。
【００１６】すなわち、全ての（あるいは、選択された
ブロック内において全ての）制御ゲートを０Ｖとし、
（ブロック消去の場合は、非選択ブロックの制御ゲート
に電圧Ｖｐｐ（たとえば、２０Ｖ）を印加するか浮遊状
態とし）、全ての選択ゲートＳＧに電圧Ｖｐｐを印加す
るか浮遊状態とし、ビット線およびソース線ＳＬを浮遊
状態とし、Ｐウェル領域に高電圧（たとえば、２０Ｖ）
を印加する。これにより、全ての（あるいは、選択され
たブロック内において全ての）メモリセルにおいて、浮
遊ゲートの電子がＰウェル領域に放出されて、しきい値
が負方向に移動する。
【００１７】データの読み出しは、選択ゲートトランジ
スタおよび選択メモリセル以外の非選択メモリセルのワ
ード線ＣＧに読み出し電圧（たとえば、４．５Ｖ）が印
加されることによってオン状態となり、選択メモリセル
のワード線ＣＧに０Ｖが与えられる。このとき、ビット
線ＢＬ側に流れる電流を検出することにより、”
０”、”１”の判定がなされる。
【００１８】このような、従来から用いられているＮＡ
ＮＤセル型ＥＥＰＲＯＭの書き込み方式（フローティン
グチャネル書き込み方式）においては、次のような問題
が生じていた。
【００１９】図３２は、フローティングチャネル書き込
み時のメモリセルの各電極、および、セルＡ（チャネル
がフローティングかつワード線ＣＧに電圧Ｖｐｐが与え
られ、”１”データの書き込みが行われる書き込み非選
択のメモリセル）、セルＢ（ビット線ＢＬに０Ｖかつワ
ード線ＣＧに電圧Ｖｐａｓｓが与えられる非選択メモリ
セル）を示す、ＮＡＮＤセル型ＥＥＰＲＯＭの等価回路
図である。
【００２０】なお、ＶBLはビット線電圧、ＶSGは選択ゲ
ート電圧、ＶCGはワード線に与えられる電圧、ＶSLはソ
ース線に与えられる電圧である。また、ここでは、ビッ
ト線ＢＬ側から数えて２番目のワード線ＣＧを選択ワー
ド線としたが、通常の書き込み動作時は任意のメモリセ
ルが選択される。
【００２１】図３３は、図３２に対応する、各電極の電
圧とそのタイミングを示すものである。
【００２２】図３３を用いて説明すると、まず、ビット
線ＢＬには書き込むべきデータに対応して０Ｖあるいは
電源電圧Ｖｃｃ（たとえば、３．３Ｖ）、ソース線Ｓ
Ｌ、ビット線ＢＬ側の選択ゲートＳＧにはそれぞれ電源
電圧Ｖｃｃ（たとえば、３．３Ｖ）、ソース拡散層側の
選択ゲートＳＧには０Ｖが与えられる。この状態で、”
０”データを書き込まないビット線（ＶBL1 ）のＮＡＮ
Ｄ型セルのチャネルはフローティングとなる。この後、
選択ワード線に電圧Ｖｐｐ、非選択ワード線に電圧Ｖｐ
ａｓｓが与えられ、フローティング状態となっているチ
ャネルがある電位Ｖｃｈにブートされる。このときのチ
ャネル電位と各電極の電位との関係は次式で示される。
【００２３】Ｖｃｈ＝ＶSG−ＶSGｔｈ（Ｖｃｈｉｎｉ
ｔ）＋Ｃｒ１（Ｖｐａｓｓ−Ｖｐａｓｓｔｈ（Ｖｃ
ｈ））＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ（Ｖｃｈ）） ただし、ＶSGｔｈ（Ｖｃｈｉｎｉｔ）はチャネル電位が
Ｖｃｈｉｎｉｔであるときのドレイン拡散層側の選択ゲ
ートＳＧのしきい値、Ｃｒ１はチャネルのブート比（電
圧Ｖｐａｓｓが与えられるメモリセルの容量と電圧Ｖｐ
ａｓｓによりチャネル下に広がる空乏層の容量との
比）、Ｃｒ２はチャネルのブート比（電圧Ｖｐｐが与え
られるメモリセルの容量と電圧Ｖｐｐによりチャネル下
に広がる空乏層の容量との比）、Ｖｐａｓｓｔｈ（Ｖｃ
ｈ）はチャネル電位がＶｃｈであるときの電圧Ｖｐａｓ
ｓが与えられるメモリセルがオン状態になるために必要
な電位を示している。
【００２４】しかしながら、ここでは、選択ゲートＳＧ
やメモリセル、および、これらを形成する半導体基板中
の不純物濃度（Ｐウェル領域に形成するときは、ボロン
の不純物濃度など）のプロファイル、選択ゲートＣＧや
メモリセルのチャネル部に導入されるイオン・インプラ
などの不純物濃度、選択ゲートＣＧやメモリセルのソー
ス・ドレイン拡散層の濃度プロファイルなどの、選択ゲ
ートＣＧやメモリセルを形成する際の様々な条件によ
り、ビット線ＢＬからチャネルに転送される初期電圧Ｖ
ｃｈｉｎｉｔの低下、チャネル下の空乏層やその他の０
Ｖ端子−チャネル間の容量の増大によるチャネルブート
効率（Ｃｒ１，Ｃｒ２）の低下などが生じやすい。この
結果、十分なチャネル電位が得られず、”１”データを
書き込むメモリセルのしきい値が変動し、誤書き込みを
招く恐れがある。
【００２５】図３４は、このような誤書き込みが起こる
場合の、電圧ＶｐａｓｓとセルＡ，セルＢのしきい値と
の関係を示すものである。
【００２６】電圧Ｖｐａｓｓを十分に大きくしないと、
セルＡ（”１”データを書き込むメモリセル）のしきい
値は正側に変動する。また、電圧Ｖｐａｓｓを余り大き
くしすぎると、今度はセルＢのしきい値が変動してしま
う。
【００２７】さらに、このようなしきい値の変動は、メ
モリセルのゲート幅、ゲート長、ウイング幅、トンネル
酸化膜厚、インターポリ絶縁膜厚などのばらつきにより
生じる、書き込み特性のばらつきが大きくなると顕著に
なる傾向にあり、特に、書き込み時の選択ブロックのビ
ット数が大きくなるほど起こり易くなってくる。また、
フローティング状態のチャネルやソース・ドレイン拡散
層とウェル領域間、あるいは、隣接するビット線ＢＬ間
のリーク電流が大きいと、しきい値変動はさらに大きく
なる。また、ビット線ＢＬの電位をチャネルに転送す
る、選択ゲートトランジスタの特性のばらつきも大きく
影響する。
【００２８】このように、メモリセルや選択ゲートトラ
ンジスタの特性が図３４に示すような誤書き込み特性を
悪化させることが分かっており、その改善のために、た
とえば、１９９６年に、ＩＥＥＥ発行の、「Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ ＶＳＬＩＴｅｃｈｎｏｌｏｇｙ Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」
の、第２３８頁〜に、Ｊ．Ｄ．Ｃｈｏｉらによる、「Ａ
Ｎｏｖｅｌ ＢＯＯＳＴＥＲ Ｐｌａｔｅ Ｔｅｃｈ
ｎｏｌｏｇｙ ｉｎ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＮＡ
ＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ ｆｏｒ Ｖｏｌ
ｔａｇｅ Ｓｃａｌｉｎｇ−Ｄｏｗｎ ａｎｄ Ｚｅｒ
ｏ Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ（文献
１）」の論文が、または、同誌の第２３６頁〜に、Ｄ．
Ｊ．Ｋｉｍらによる、「Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＳＬＩ ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」の「Ｐｒｏｃｅｓｓ
Ｉｎｔｅｇｒａｔｉｏｎ ｆｏｒ ｔｈｅ Ｈｉｇｈ
Ｓｐｅｅｄ ＮＡＮＤＦｌａｓｈ Ｍｅｍｏｒｙ Ｃｅ
ｌｌ（文献２）」の論文が、それぞれ発表されている。
【００２９】しかし、このような誤書き込み特性の悪化
を改善する方法の場合、工程の複雑化、工程数の増加、
チップサイズの増大などの問題が生じてくる。また、こ
のしきい値の変動が存在すると、読み出しや放置時のメ
モリセルのデータ保持特性に大きく影響し、信頼性の低
下を招くという問題もある。
【００３０】すなわち、誤書き込みに対する従来の対策
法は文献１にも示されている通り、ブースターポリなる
層を制御ゲート上に形成し、正の高電圧（９〜１７Ｖ程
度）を印加することにより、書き込み非選択のメモリセ
ルのチャネル部の電位をブートさせ、かつ、セル部のカ
ップリング特性を向上させ、書き込みスピードの向上を
狙うとともに、多値メモリにも対応していた。
【００３１】しかしながら、高電圧であるがゆえ、チャ
ージポンプ回路およびロウ／カラムデコーダ部の面積の
増加は免れず、チップサイズの増大を招く結果、いわゆ
るビットコストが増加する。
【００３２】
【発明が解決しようとする課題】上記したように、従来
においては、ブースターポリなる層を制御ゲート上に形
成することで誤書き込み特性の悪化を改善できるもの
の、チップサイズの増大を招くため、ビットコストが増
加するという問題があった。
【００３３】そこで、この発明は、ビットコストを増加
させることなく、誤書き込み特性の悪化を防止できると
ともに、書き込みスピードを向上させることが可能な不
揮発性半導体記憶装置を提供することを目的としてい
る。
【００３４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の不揮発性半導体記憶装置にあっては、
半導体基板と、この半導体基板の主表面部に設けられた
溝内に、絶縁膜を介して、導電性材料を埋め込んでなる
埋め込み電極と、この埋め込み電極の形成部を除く、前
記半導体基板上にトンネル絶縁膜を介して設けられ、前
記半導体基板との間で電荷の授受が行われる複数の浮遊
ゲート電極と、この浮遊ゲート電極上に層間絶縁膜を介
して設けられた制御ゲート電極とから構成されている。
【００３５】また、この発明の不揮発性半導体記憶装置
にあっては、半導体基板と、この半導体基板の主表面部
に選択的に設けられた溝内に、絶縁性材料をそれぞれ埋
め込んでなる複数の埋め込み絶縁膜と、この埋め込み絶
縁膜の相互間に対応する、前記半導体基板上にトンネル
絶縁膜を介してそれぞれ設けられ、前記半導体基板との
間で電荷の授受が行われる複数の浮遊ゲート電極と、こ
の浮遊ゲート電極上に層間絶縁膜を介して設けられ、前
記溝と略直交して延在する複数の制御ゲート電極と、こ
の制御ゲート電極の相互間における前記溝内に、前記絶
縁性材料上に積層して導電性材料を埋め込んでなる埋め
込み電極とから構成されている。
【００３６】この発明の不揮発性半導体記憶装置によれ
ば、トレンチ内に埋め込まれた電極に低電圧を印加する
ことによって、書き込み非選択のメモリセルのチャネル
部の電位を十分にブートさせることができるようにな
る。これにより、チップサイズの増大を招くことなし
に、選択ワード線に接続されている”１”データを書き
込むべきメモリセルのしきい値変動を抑えることが可能
となるものである。
【００３７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【００３８】図１は、本発明の実施の第一の形態にかか
る、ＳＴＩ（Shallow Trench Isolation）構造を有す
る、フローティングチャネル書き込み方式のＥＥＰＲＯ
Ｍ（Electrically Erasable Programmable Read-Only M
emory ）のセル部の概略構成を示すものである。
【００３９】たとえば、Ｓｉ基板（第１導電型の半導体
基板あるいは第２導電型の半導体基板に形成された第１
導電型のウェル領域のいずれかに形成された、第２導電
型のウェル領域）１１の表面には、トンネル酸化膜１２
を介して、電荷蓄積層としての複数の浮遊ゲート電極
（フローティングゲート）１３が選択的に設けられてい
る。
【００４０】浮遊ゲート電極１３の相互間に対応する、
上記Ｓｉ基板１１の主表面部には、トレンチ（溝）１４
がそれぞれ設けられている。各トレンチ１４内には、側
壁酸化膜１５を介して、その底部に埋め込み用のＣＶＤ
−ＳｉＯ2 膜１６が設けられている。また、各トレンチ
１４内の、上記ＣＶＤ−ＳｉＯ2 膜１６の上部には、側
壁ＣＶＤ−ＳｉＯ2 膜１７を介して、導電性材料（３ポ
リ）を埋め込んでなる埋め込み（側壁ポリ）電極１８が
形成されている。
【００４１】この場合、埋め込み電極１８は、その上面
が、上記Ｓｉ基板１１の表面より突出するように設けら
れている。そして、埋め込み電極１８の上面には、ＣＶ
Ｄ−ＳｉＯ2 膜１９が埋め込まれている。
【００４２】この埋め込み電極１８上の、上記ＣＶＤ−
ＳｉＯ2 膜１９の上部、および、上記浮遊ゲート電極１
３の上部には、シリコン酸化膜、シリコン窒化膜、およ
び、シリコン酸化膜の積層構造でなるＯＮＯ膜（層間絶
縁膜）２０を介して、制御ゲート電極（２ポリ）２１が
設けられている。
【００４３】そして、この制御ゲート電極２１上には、
マスク用窒化シリコン（ＳｉＮ）膜２２、層間膜２３、
および、Ａｌ配線２４がそれぞれ形成され、さらに、パ
ッシベーション膜２５によって全面が被覆されてなる構
成とされている。
【００４４】なお、上記浮遊ゲート電極１３に対応す
る、上記Ｓｉ基板１１の表面には、ソース・ドレイン拡
散層（図示していない）が選択的に設けられている。そ
して、そのソース・ドレイン拡散層を隣接するセルどう
しが共有するように直列に接続されたＮＡＮＤ型のセル
がマトリクス状に配列されて、メモリセルアレイが構成
されている。
【００４５】このような、ＳＴＩ構造を有する、フロー
ティングチャネル書き込み方式のＮＡＮＤ型セルによれ
ば、制御ゲート電極２１に書き込み電圧を印加する一
方、埋め込み電極１８に低電圧を印加してセルのチャネ
ルの電位を制御することによって、上記浮遊ゲート電極
１３と上記Ｓｉ基板１１との間で、それぞれ、電荷の授
受により２値または４値によるデータの書き換えが可能
となっている。
【００４６】次に、図２〜図４を参照して、上記した構
成のＥＥＰＲＯＭの製造方法について説明する。
【００４７】まず、上記Ｓｉ基板１１上に、セルＴｒ
（トランジスタ）、周辺Ｔｒ、および、セレクト（選
択）ゲートＴｒ用のトンネル酸化膜１２を成膜する（図
２（ａ）参照）。
【００４８】次いで、上記トンネル酸化膜１２上に、浮
遊ゲート電極１３を形成するための１ポリ１３´を、た
とえば、２０００オングストローム程度の膜厚となるよ
うにデポする（図２（ｂ）参照）。
【００４９】次いで、上記１ポリ１３´上に、トレンチ
形成用マスクとなるＣＶＤ−ＳｉＯ2 膜３１を、たとえ
ば、３０００オングストローム程度の膜厚となるように
デポする（図２（ｃ）参照）。
【００５０】次いで、上記ＣＶＤ−ＳｉＯ2 膜３１をパ
ターニングした後、それをマスクに反応性イオンエッチ
ング法によりエッチングを行って、浮遊ゲート電極１３
を形成するとともに、所望の深さ（たとえば、Ｓｉ基板
１１の表面から０．４μｍ程度の深さ）のトレンチ１４
を形成する（図２（ｄ）参照）。
【００５１】次いで、上記ＣＶＤ−ＳｉＯ2 膜３１を除
去した後、側壁酸化膜１５を、たとえば、１００オング
ストローム程度の膜厚となるように熱酸化により形成す
る。また、その後、埋め込み用のＣＶＤ−ＳｉＯ2 膜を
全面にデポし、エッチバックを行って、トレンチ１４の
底部のみにＣＶＤ−ＳｉＯ2 膜１６が残るようにする
（図３（ａ）参照）。
【００５２】次いで、浮遊ゲート電極１３を保護するた
めの側壁ＣＶＤ−ＳｉＯ2 膜１７を、たとえば、５０オ
ングストローム程度の膜厚となるようにデポした後に、
埋め込み電極１８となるポリシリコン（導電性材料）１
８´を、たとえば、２０００オングストローム程度の膜
厚となるようにデポし、トレンチ１４内を埋め込む（図
３（ｂ）参照）。
【００５３】次いで、ポリシリコン１８´を高選択比Ｒ
ＩＥ（Reactive Ion Etching）法によりエッチバック
し、埋め込み電極１８を形成するとともに、浮遊ゲート
電極１３の上端部を露出させる。そして、浮遊ゲート電
極１３を覆う側壁酸化膜１５および側壁ＣＶＤ−ＳｉＯ
2 膜１７を、たとえば、フッ化アンモニウム液を用いて
除去する（図３（ｃ）参照）。
【００５４】このとき、Ｓｉ基板１１の電位および浮遊
ゲート電極１３の電位を共にブートさせるため、ポリシ
リコン１８´のエッチバックを浮遊ゲート電極１３の側
面の途中まででとどめ、埋め込み電極１８の上面がＳｉ
基板１１の表面より突出するようにする。
【００５５】次いで、たとえば、２０００オングストロ
ーム程度の膜厚となるように全面にＣＶＤ−ＳｉＯ2 膜
１９´をデポした後（図４（ａ）参照）、浮遊ゲート電
極１３の上端部が露出するまで高選択比ＲＩＥ法により
エッチバックし、ＣＶＤ−ＳｉＯ2 膜１９を形成する
（図４（ｂ）参照）。
【００５６】次いで、ＯＮＯ膜２０を成膜した後、制御
ゲート電極２１となる２ポリを、たとえば、２０００オ
ングストローム程度の膜厚となるようにデポする。さら
に、マスク用ＳｉＮ膜２２を、たとえば、３０００オン
グストローム程度の膜厚となるようにデポした後（図４
（ｃ）参照）、このＳｉＮ膜２２をマスクにセルフ・ア
ライン・エッチングを行ってゲート電極部３２（図８参
照）を形成する。
【００５７】また、たとえば図８に示すように、５００
オングストローム程度の膜厚となるように、ＳＡＣ用側
壁ＳｉＮ膜３３をデポした後、層間膜２３（２３ａ）を
デポし、セルフ・アライン・コンタクト（ＳＡＣ）を形
成する。
【００５８】そして、層間膜２３（２３ｂ）をデポし、
さらに、Ａｌ配線２４を形成した後、パッシベーション
膜２５を成膜することで、図１に示した構成のＥＥＰＲ
ＯＭのセル部が完成する。
【００５９】なお、図には示していないが、このセルの
一端部のドレイン拡散層は１つあるいは複数のセレクト
ゲート（ＳＧ）を介して列方向に延在するビット線に接
続され、また、もう一端部のソース拡散層は１つあるい
は複数のセレクトゲートを介して１つまたは複数のＮＡ
ＮＤ型セルによって共有されるソース線に接続され、制
御ゲート電極２１は行方向に並ぶ全てのセルに連続的に
配設されてワード線を構成するようになっている。
【００６０】図５は、上記したプロセスに対するＥＥＰ
ＲＯＭの、セル部におけるコンタクト配線の配置例を示
すものである。なお、図中のＩ−Ｉ線に沿う断面が図１
に対応している。
【００６１】この場合、セル領域（活性領域）４１の相
互間に、側壁ポリである埋め込み電極１８を交互にずら
して配設することにより、ビット線コンタクト４２を、
２つのＮＡＮＤ列に対して１個、かつ、列方向に隣接す
る２つのＮＡＮＤセルで共通に取るようになっている。
【００６２】また、ソース線コンタクト４３は、１つの
ＮＡＮＤ列ごとに、列方向に隣接する２つのＮＡＮＤセ
ルで共通に取るようにする。
【００６３】また、側壁ポリコンタクト４４は、たとえ
ば図５のVI−VI線に沿う図６に断面で示すように、ロウ
（Ｒｏｗ）方向に関して、ビット線コンタクト４２と同
じ場所で１つおきに取るようにする。
【００６４】このようなパターン配置とすることによ
り、コンタクトピッチの緩和が可能となる。なお、ここ
では、ロウ方向に隣接し、ビット線コンタクト４２を共
有する２つのＮＡＮＤセルのいずれかに対する書き込み
あるいは読み出しが可能となるように、たとえば、各Ｎ
ＡＮＤセルは互いにしきい値の異なる複数のセレクトゲ
ートを介してビット線およびソース線に接続される。
【００６５】図７は、コンタクト配線のＡｌ配線２４へ
の引き出し方を示すものである。
【００６６】この場合、ビット線コンタクト４２および
側壁ポリコンタクト４４が交互に配列されることに起因
して、Ａｌ配線２４を直にビット線コンタクト４２に落
とすことはできない。
【００６７】このような場合、たとえば、ポリシリコン
からなる引き出し部４５を用いてビット線コンタクト４
２を脇に引き出し、この引き出し部４５を介して、Ａｌ
配線２４とのコンタクト４６を取るようにする。
【００６８】図８は、上記した図５のVIII−VIII線に沿
うセル部の断面構造を概略的に示すものである。
【００６９】たとえば、ソース線コンタクト４３は、層
間膜２３ａ上に設けられた埋め込み層４７、および、層
間膜２３ｂに形成されたコンタクト配線４８を介して、
上記Ａｌ配線２４とコンタクトされるようになってい
る。
【００７０】図９は、２本のビット線に対してビット線
コンタクト４２を１個ずつ取るための、セレクトゲート
Ｔｒの配置例を示すものである。
【００７１】２つのＮＡＮＤセル列に対して、ビット線
コンタクト４２を共有して１つ取るためには、たとえ
ば、セルのセレクトゲートを、Ｅ−タイプＴｒおよびＤ
−タイプＴｒの２種類のトランジスタで構成する必要が
ある。
【００７２】すなわち、図中の、選択ＴｒＡがＥ−タイ
プＴｒ、選択ＴｒＢがＤ−タイプＴｒとなるようにイオ
ン・インプラを打ち分けることにより、ドレイン拡散層
側のセレクトゲート４９の導電型をＥ−タイプおよびＤ
−タイプにすることができ、セレクトゲート４９のゲー
ト電極にたとえば０Ｖまたは電源電圧Ｖｃｃを交互に印
加することによって、ロウ方向に隣接する２つのＮＡＮ
Ｄセルのうち、どちらか一方を選択できる。
【００７３】以下に、セル動作時の電圧印加方法につい
て述べる。
【００７４】図１０は、４値のデータを書き込む場合と
２値のデータを書き込む場合の、ビット数に対するセル
のしきい値分布を示すものである。
【００７５】たとえば、しきい値Ｖthを４つに分けるよ
うにした場合には、同図（ａ）に示すように、”０，
０”、”０，１”、”１，０”、”１，１”の４値のデ
ータを書き込むことができる。
【００７６】たとえば、しきい値Ｖthを２つに分けるよ
うにした場合には、同図（ｂ）に示すように、”
０”、”１”の２値のデータを書き込むことができる。
【００７７】図１１は、プログラム（データの書き込
み）時の、主要な電極に対する電圧の印加のタイミング
を示すものである。
【００７８】なお、電圧は所望の電圧であり、また、電
圧の印加のタイミング、特に、電圧Ｖｐｐ（同図（ａ）
参照）を印加するタイミングも所望のタイミングであ
る。また、プログラム時以外のセル部の電圧は従来と同
様であるため、ここでは省略する。
【００７９】後掲する表１に示すように、データの書き
込み時において、まず、２値のデータを書き込む場合
（同（ａ）参照）、埋め込み電極１８には、書き込み選
択，非選択のメモリセルで共にハイレベルＨの電圧ＶH
（たとえば、３〜１０Ｖ）を印加する。
【００８０】すなわち、書き込み非選択のメモリセル
（非選択セル）は、埋め込み電極１８に電圧ＶH を印加
してチャネル電圧を昇圧させることで、誤書き込みを防
ぐ。
【００８１】一方、書き込み選択されたメモリセル（選
択セル）は、チャネルにビット線コンタクト４２からグ
ランド電位が転送されている。浮遊ゲート電極（１ポ
リ）１３の側面の途中にまで埋め込み電極１８が形成さ
れていない場合（１ポリ側壁なし）には、埋め込み電極
１８の電圧は無関係であるが、隣接するビット線が非選
択（電源電圧Ｖｃｃ）である場合もあるため、ハイレベ
ルＨの電圧ＶH を印加する。
【００８２】浮遊ゲート電極１３の側面の途中にまで埋
め込み電極１８が形成されている場合（１ポリ側壁あ
り）も、同様に、ハイレベルＨの電圧ＶH を印加する。
このとき、浮遊ゲート電極１３は埋め込み電極１８の電
圧により昇圧されるので、書き込み速度の改善が期待で
きる。
【００８３】４値のデータを書き込む場合（同（ｂ）参
照）は、２回に分けて書き込みを行う（データを書き込
む前（初期状態）は全ビットともセルは”１，１”状態
である）。
【００８４】１回目に、”０，０”に書き込むセルのビ
ット線コンタクト４２をグランド電位にする。それ以外
は、電源電圧Ｖｃｃを供給する。埋め込み電極１８に
は、全てハイレベルＨの電圧ＶH を印加する。浮遊ゲー
ト電極１３の側面の途中にまで埋め込み電極１８が形成
されているため、書き込み特性は改善される（２値の場
合と同様）。
【００８５】２回目に、”０，０”状態のセルと”１，
１”状態のセルのビット線コンタクト４２に電源電圧Ｖ
ｃｃ（非選択）を印加するとともに、”０，１”状態の
セルと”１，０”状態のセルのビット線コンタクト４２
をグランド電位（選択）にする。
【００８６】埋め込み電極１８は、どちらか一方にハイ
レベルＨの電圧ＶH 、他方にロウレベルＬ（もちろん、
ハイレベルＨでも良い）の電圧ＶL （グランド電位）を
印加する。”０，１”状態のセルと”１，０”状態のセ
ルの書き込みは、プログラム電圧（Ｖｐｐ）とその印加
時間などを変えることにより、所望の状態に書き分ける
ことができる。
【００８７】
【表１】
【００８８】一方、データの読み出し／消去において
は、隣接するセルのチャネル領域との寄生容量による電
位変動などを考慮し、埋め込み電極１８の電位はロウレ
ベルＬの電圧ＶL に設定する。
【００８９】その他は、従来と同様である。
【００９０】上記したように、本発明によれば、ＳＴＩ
構造を有し、かつ、フローティングチャネル書き込み方
式により２値またはそれ以上のデータを書き込む、書き
換え可能型のＥＥＰＲＯＭにおいて、トレンチ内に埋め
込んだ側壁ポリ電極に印加する電圧を制御することで、
選択ワード線に接続されている”１”データを書き込む
べきメモリセルのしきい値変動を大幅に減らし、しか
も、”０”データを他のセルに書き込むような誤書き込
みを防ぐことができるようになる。
【００９１】また、書き込み時に非選択ワード線に与え
る電圧も小さくできるため、非選択ワード線に接続され
ているメモリセルのしきい値変動も減らすことができ、
同様に、誤書き込みを防ぐことが可能となる。
【００９２】特に、側壁酸化膜および側壁ＣＶＤ−Ｓｉ
Ｏ2 膜は非常に薄いため、セル動作が低電圧の印加によ
って容易に可能であり、ブースターポリ（埋め込み（側
壁ポリ）電極）のセルとのカップリング特性を向上でき
る結果、書き込みスピードの向上とともに、チップサイ
ズ（ビットコスト）を増大させることもなく、ＮＡＮＤ
方向のシュリンク（小パターン化）も容易である。
【００９３】なお、上記した本発明の実施の第一の形態
においては、浮遊ゲート電極の側面の途中にまで埋め込
み電極が形成されている場合（１ポリ側壁あり）を例に
説明したが、これに限らず、たとえば図１２に示すよう
に、埋め込み電極１８の上面がＳｉ基板１１の表面より
突出しない（１ポリ側壁なし）ように形成することも可
能である。
【００９４】すなわち、埋め込み電極１８がＳｉ基板１
１のブート電極だけになるように、浮遊ゲート電極１３
の側面の途中にまでＯＮＯ膜２０および制御ゲート電極
２１を形成することにより、特性の向上を図ったのが本
発明の実施の第二の形態である。
【００９５】この第二の形態にかかるセルは、たとえ
ば、上記した第一の形態で示した図３（ｃ）の工程にお
いて、ポリシリコン１８´のエッチバックをＳｉ基板１
１の表面まででとどめた後、ＣＶＤ−ＳｉＯ2 膜１９を
形成する（図１２（ａ）参照）。このとき、所望のカッ
プリング特性が得られるまで、ＣＶＤ−ＳｉＯ2 膜１９
をエッチバックすることが重要である。
【００９６】この後、上記した図４（ｃ）以降の工程と
同様のプロセスを行うことで（図１２（ｂ）参照）、容
易に形成できる。
【００９７】このような、浮遊ゲート電極１３の側面の
途中にまで埋め込み電極１８が形成されていない場合に
も、上記した通り、ハイレベルＨの電圧ＶH を印加する
ことで、書き込み速度の改善が期待できる。
【００９８】また、たとえば図１３に示すように、埋め
込み電極１８をＳｉ基板１１のブート電極および浮遊ゲ
ート電極１３のブート電極に用い、かつ、浮遊ゲート電
極１３の側面の途中にまでＯＮＯ膜２０および制御ゲー
ト電極２１を形成することも可能である。
【００９９】すなわち、本発明の実施の第三の形態にか
かるセルは、上記した第一の形態で示した図２（ｂ）の
工程において、浮遊ゲート電極１３を形成するための１
ポリ１３´を、たとえば、４０００オングストローム程
度の膜厚となるようにデポする。
【０１００】そして、上記した図３（ｃ）の工程におい
て、所望のセル特性が得られるように、ポリシリコン１
８´を浮遊ゲート電極１３の側面の途中までエッチバッ
クする。その後、ＣＶＤ−ＳｉＯ2 膜１９を、所望のカ
ップリング特性が得られるようにエッチバックする（以
上、図１３（ａ）参照）。
【０１０１】こうして、浮遊ゲート電極１３の側面を露
出させた後に、さらに、上記した図４（ｃ）以降の工程
と同様のプロセスを行うことで（図１３（ｂ）参照）、
容易に形成できる。
【０１０２】また、トレンチ１４内を全て導電性材料で
埋め込む場合に限らず、たとえば図１４および図１５に
示すように、トレンチ１４の側壁に沿ってのみ、埋め込
み電極１８を形成してなる構成としても良い。
【０１０３】すなわち、本発明の実施の第四の形態にか
かるセルは、上記した第一の形態で示した図３（ａ）ま
での各工程を経た後、浮遊ゲート電極１３の上端部に、
たとえば、５０オングストローム程度の膜厚となるよう
に熱酸化膜５１を形成する。そして、側壁ＳｉＮ膜５２
を、たとえば、１０００オングストローム程度の膜厚と
なるようにデポする。さらに、ＣＶＤ−ＳｉＯ2 膜５３
を、たとえば、２０００オングストローム程度の膜厚と
なるようにデポする（以上、図１４（ａ）参照）。
【０１０４】次いで、ＣＶＤ−ＳｉＯ2 膜５３をエッチ
バックし（図１４（ｂ）参照）、側壁ＳｉＮ膜５２の上
端部を露出させる。
【０１０５】次いで、その側壁ＳｉＮ膜５２を、高選択
比反応性イオンエッチングを用いてエッチバックする
（図１４（ｃ）参照）。このとき、中央部のＣＶＤ−Ｓ
ｉＯ2膜５３を残し、かつ、トレンチ１４の底部に、上
記側壁ＳｉＮ膜５２を残すようにする。
【０１０６】次いで、埋め込み電極１８となるポリシリ
コン１８´を、たとえば、２０００オングストローム程
度の膜厚となるようにデポした後（図１４（ｄ）参
照）、さらに、浮遊ゲート電極１３の側面の途中の深さ
までエッチバックし、トレンチ１４の側壁に沿うように
側壁残しで埋め込み電極１８を形成する（図１４（ｅ）
参照）。
【０１０７】次いで、全面にＣＶＤ−ＳｉＯ2 膜１９´
をデポした後（図１５（ａ）参照）、高選択比ＲＩＥ法
によりエッチバックし、ＣＶＤ−ＳｉＯ2 膜１９を形成
するとともに、熱酸化膜５１を除去して浮遊ゲート電極
１３の上端部を露出させる（図１５（ｂ）参照）。
【０１０８】その後、上記した図４（ｃ）以降の工程と
同様のプロセスを行うことで（図１５（ｃ），（ｄ）参
照）、容易に形成できる。
【０１０９】なお、この第四の形態にかかるセルの場
合、埋め込み電極１８へのコンタクト（側壁ポリコンタ
クト４４）は、たとえば図１６に示すように、チャネル
領域５５に隣接するセルのパターン端部５６で所定数の
ブロック毎に取るようになっている。
【０１１０】このような構成のセルによれば、各ビット
線と対応して形成された埋め込み電極１８に対して、別
個に電圧を印加することが可能となる。
【０１１１】また、側壁残しにより、トレンチ１４の側
壁に沿ってのみ、埋め込み電極１８を形成するようにし
てなるセルにおいては、たとえば図１７に示すように、
上記した第二の形態にかかるセルの場合と同様に、埋め
込み電極１８の上面がＳｉ基板１１の表面より突出しな
いように形成することも可能である。
【０１１２】すなわち、本発明の実施の第五の形態にか
かるセルは、上記した第四の形態で示した図１４（ｅ）
の工程において、ポリシリコン１８´のエッチバックを
Ｓｉ基板１１の表面まででとどめた後（図１７（ａ）参
照）、さらに、図１５（ａ），（ｂ）の工程において、
ＣＶＤ−ＳｉＯ2 膜１９を形成する（図１７（ｂ）参
照）。このとき、所望のカップリング特性が得られるま
で、ＣＶＤ−ＳｉＯ2 膜１９を、ＣＶＤ−ＳｉＯ2 膜５
３ごとエッチバックすることが重要である。
【０１１３】この後、図１５（ｃ）以降の工程と同様の
プロセスを行うことで、容易に形成できる（図１７
（ｃ）参照）。
【０１１４】また、たとえば図１８に示すように、埋め
込み電極１８をＳｉ基板１１のブート電極および浮遊ゲ
ート電極１３のブート電極に用い、かつ、浮遊ゲート電
極１３の側面の途中にまでＯＮＯ膜２０および制御ゲー
ト電極２１を形成することも可能である。
【０１１５】すなわち、本発明の実施の第六の形態にか
かるセルは、上記した第一の形態で示した図２（ｂ）の
工程において、浮遊ゲート電極１３を形成するための１
ポリ１３´を、たとえば、４０００オングストローム程
度の膜厚となるようにデポする。そして、上記した図１
４（ｅ）の工程において、所望のセル特性が得られるよ
うに、ポリシリコン１８´を浮遊ゲート電極１３の側面
の途中までエッチバックする（以上、図１８（ａ）参
照）。
【０１１６】その後、ＣＶＤ−ＳｉＯ2 膜１９を埋め込
んで、所望のカップリング特性が得られるように、側壁
酸化膜１５およびＣＶＤ−ＳｉＯ2 膜５３ごとエッチバ
ックする（図１８（ｂ）参照）。
【０１１７】こうして、浮遊ゲート電極１３の側面の一
部を露出させた後に、さらに、上記した図１５（ｃ）以
降の工程と同様のプロセスを行うことで（図１８（ｃ）
参照）、容易に形成できる。
【０１１８】図１９は、側壁残しにより埋め込み電極１
８が形成されてなる各セルの、プログラム時の、主要な
電極に対する電圧の印加のタイミングを示すものであ
る。なお、電圧は所望の電圧であり、また、プログラム
時以外のセル部の電圧は従来と同様であるため、ここで
は省略する。
【０１１９】後掲する表２に示すように、たとえば、上
記した第四，第六の形態にかかるセルに対して、４値の
データを書き込む場合（同（ａ）参照）は、埋め込み電
極１８が浮遊ゲート電極１３の側面の途中にまで形成さ
れているため、浮遊ゲート電極１３は、埋め込み電極１
８の電圧によっても昇圧される。
【０１２０】それゆえ、埋め込み電極１８に印加する電
圧をＶH 、ＶM 、ＶL と分けることで、”０，０”、”
０，１”、”１，０”と書き分けることが可能になる。
【０１２１】たとえば、上記した第五の形態にかかるセ
ルに対して、４値のデータを書き込む場合（同（ｂ）参
照）は、浮遊ゲート電極１３は昇圧されない。したがっ
て、”０，０”状態のセルへのデータの書き込みは、ト
ンネル酸化膜１２にかかる電圧が最大になるように、ビ
ット線コンタクト４２および埋め込み電極１８をグラン
ド電位にする。
【０１２２】また、”０，１”、”１，０”状態のセル
へのデータの書き込みは、ビット線コンタクト４２に電
源電圧Ｖｃｃを印加し、セル領域４１を浮遊状態にした
上で、埋め込み電極１８の電圧でセルのチャネル領域５
５の電位を制御する。
【０１２３】すなわち、埋め込み電極１８に所望の電圧
を印加して、チャネル領域５５の電位を制御し、これに
より、トンネル酸化膜１２にかかる電圧を制御して、書
き込み特性を変化させることで、”０，１”、”１，
０”状態を書き分けることができる。
【０１２４】たとえば、上記した第四，第五，第六の形
態にかかるセルに対して、２値のデータを書き込む場合
（同（ｃ）参照）は、非選択セルは、埋め込み電極１８
にハイレベルＨの電圧ＶH を印加して所望のセルのチャ
ネル領域５５を昇圧させることで、誤書き込みを防ぐ。
【０１２５】選択セルは、チャネル領域５５の電位がグ
ランドなので、埋め込み電極１８の電圧はハイレベルＨ
でもロウレベルＬでもかまわない。埋め込み電極１８
が、浮遊ゲート電極１３の側面の途中にまで形成されて
いる場合は、書き込み特性の向上が見込まれるため、埋
め込み電極１８の電位はハイレベルＨの方が良い。
【０１２６】
【表２】
【０１２７】一方、データの読み出し／消去において
は、上記した第一の形態にかかるセルの場合と同様に、
隣接するセルのチャネル領域との寄生容量による電位変
動などを考慮し、埋め込み電極１８の電位はロウレベル
Ｌに設定する。
【０１２８】その他は、従来と同様である。
【０１２９】さらに、上記したコンタクト配線の形成に
際しては、たとえば図２０に示すように、コンタクト配
線のロウ方向の合わせずれに対するマージンを持たせる
ために、埋め込み電極１８にフリンジ１８ａを設けるよ
うにしても良い。一方、列方向については、ＳＡＣプロ
セスにより合わせずれの問題ない。
【０１３０】さらに、図２１〜図２２は、本発明の実施
の第七の形態にかかる、ＳＴＩ構造を有する、フローテ
ィングチャネル書き込み方式のＥＥＰＲＯＭのセル部の
概略構成を示すものである。なお、図２１はセル部の平
面図であり、図２２（ａ）は図２１のＡ−Ａ線に沿う断
面図、図２２（ｂ）は図２１のＢ−Ｂ線に沿う断面図、
図２２（ｃ）は図２１のＣ−Ｃ線に沿う断面図である。
【０１３１】たとえば、図２１および図２２（ａ）に示
すように、各セル領域４１においては、Ｓｉ基板（第１
導電型の半導体基板あるいは第２導電型の半導体基板に
形成された第１導電型のウェル領域のいずれかに形成さ
れた、第２導電型のウェル領域）１１の表面に、トンネ
ル酸化膜１２をそれぞれ介して、電荷蓄積層としての複
数の浮遊ゲート電極（フローティングゲート）１３が選
択的に設けられている。
【０１３２】上記浮遊ゲート電極１３の上部には、ＯＮ
Ｏ膜（層間絶縁膜）２０を介して、制御ゲート電極（２
ポリ）２１が設けられて、それぞれ、ゲート電極部３２
が構成されている。
【０１３３】上記ゲート電極部３２の側壁部分には、そ
れぞれ、ＳＡＣ用側壁ＳｉＮ膜３３が形成されている。
【０１３４】また、上記ゲート電極部３２の相互間に対
応する、上記Ｓｉ基板１１の表面には、それぞれ、ソー
ス・ドレイン拡散層６１が選択的に設けられている。そ
して、そのソース・ドレイン拡散層６１を隣接するセル
どうしが共有するように直列に接続されたＮＡＮＤ型の
セルがマトリクス状に配列されて、メモリセルアレイが
構成されている。
【０１３５】なお、図２１，２２には示していないが、
このセル領域４１の一端部のドレイン拡散層６１は１つ
あるいは複数のセレクトゲート（ＳＧ）４９を介して列
方向に延在するビット線に接続され、また、もう一端部
のソース拡散層６１は１つあるいは複数のセレクトゲー
ト４９を介して１つまたは複数のＮＡＮＤ型セルによっ
て共有されるソース線に接続され、制御ゲート電極２１
は行方向に並ぶ全てのセルに連続的に配設されてワード
線を構成するようになっている。
【０１３６】さらに、上記ソース・ドレイン拡散層６１
に対応する、上記ゲート電極部３２の相互間には、それ
ぞれ、後酸化膜６２を介して、導電性材料（３ポリ）を
埋め込んでなる埋め込み（側壁ポリ）電極１８が形成さ
れている。
【０１３７】一方、各ワード線部においては、たとえば
図２１および図２２（ｂ）に示すように、上記Ｓｉ基板
１１の表面に、トンネル酸化膜１２をそれぞれ介して、
上記浮遊ゲート電極１３が選択的に設けられている。
【０１３８】上記浮遊ゲート電極１３の相互間に対応す
る、上記Ｓｉ基板１１の主表面部には、トレンチ（溝）
１４がそれぞれ設けられている。各トレンチ１４内に
は、側壁酸化膜１５を介して、埋め込み用のＣＶＤ−Ｓ
ｉＯ2 膜１６が設けられている。
【０１３９】各トレンチ１４内の、上記ＣＶＤ−ＳｉＯ
2 膜１６の上部、および、上記浮遊ゲート電極１３上に
は、上記ＯＮＯ膜２０を介して、上記制御ゲート電極
（２ポリ）２１が設けられている。
【０１４０】各ワード線部の相互間においては、たとえ
ば図２１および図２２（ｃ）に示すように、上記Ｓｉ基
板１１の表面に、上記ソース・ドレイン拡散層６１が選
択的に設けられている。
【０１４１】上記ソース・ドレイン拡散層６１の相互間
に対応する、上記Ｓｉ基板１１の主表面部には上記トレ
ンチ１４が選択的に設けられ、それぞれのトレンチ１４
内には、上記側壁酸化膜１５を介して、上記埋め込み用
のＣＶＤ−ＳｉＯ2 膜（埋め込み絶縁膜）１６が埋め込
まれている。
【０１４２】各トレンチ１４内の、上記ＣＶＤ−ＳｉＯ
2 膜１６の上部、および、上記ソース・ドレイン拡散層
６１上には、上記埋め込み電極１８が形成されている。
上記ソース・ドレイン拡散層６１と上記埋め込み電極１
８との間には、上記後酸化膜６２が形成されている。
【０１４３】上記埋め込み酸化膜１８は、上記Ｓｉ基板
１１を昇圧するための電極であり、そのために、一部が
上記トレンチ１４内に達する所定の深さを有して埋め込
まれている。
【０１４４】そして、ビット線コンタクト４２は、上記
セレクトゲート（ＳＧ）４９の相互間に対応する、チャ
ネル領域５５内において、列方向に隣接する２つのＮＡ
ＮＤセルで共通に取るようになっている。
【０１４５】なお、図２１，２２には示していないが、
上述したように、上記制御ゲート電極２１上および上記
埋め込み酸化膜１８上には、マスク用窒化シリコン（Ｓ
ｉＮ）膜２２、層間膜２３、および、Ａｌ配線２４がそ
れぞれ形成され、さらに、パッシベーション膜２５によ
って全面が被覆されてなる構成とされている。
【０１４６】次に、図２３〜図３０を参照して、上記し
た構成のＥＥＰＲＯＭの製造方法について説明する。な
お、各図において、図（ａ）は図２１のＡ−Ａ線に沿う
断面に、図（ｂ）は図２１のＢ−Ｂ線に沿う断面に、ま
た、図（ｃ）は図２１のＣ−Ｃ線に沿う断面に、それぞ
れ対応するものである。
【０１４７】まず、上記Ｓｉ基板１１上に、セルＴｒ
（トランジスタ）、周辺Ｔｒ、および、セレクト（選
択）ゲートＴｒ用のトンネル酸化膜１２を成膜した後、
そのトンネル酸化膜１２上に、浮遊ゲート電極１３を形
成するための１ポリ１３´を、たとえば、２０００オン
グストローム程度の膜厚となるようにデポする。続い
て、上記１ポリ１３´上に、トレンチ形成用マスクとな
るＣＶＤ−ＳｉＯ2 膜３１を、たとえば、３０００オン
グストローム程度の膜厚となるようにデポする（図２３
（ａ），（ｂ），（ｃ）参照）。
【０１４８】次いで、上記ＣＶＤ−ＳｉＯ2 膜３１をパ
ターニングした後、それをマスクに反応性イオンエッチ
ング（ＲＩＥ）法によりエッチングを行って、ワード線
部およびワード線部の相互間に、それぞれ、所望の深さ
（たとえば、Ｓｉ基板１１の表面から０．４μｍ程度の
深さ）のトレンチ１４を形成する。
【０１４９】また、上記ＣＶＤ−ＳｉＯ2 膜３１を除去
した後、側壁酸化膜１５を、たとえば、１００オングス
トローム程度の膜厚となるように熱酸化により形成し、
全面を被覆する（以上、図２４（ｂ），（ｃ）参照）。
【０１５０】次いで、埋め込み用のＣＶＤ−ＳｉＯ2 膜
１６を全面にデポし、このＣＶＤ−ＳｉＯ2 膜１６によ
って、上記側壁酸化膜１５が形成されている、上記トレ
ンチ１４内を完全に埋め込む（図２５（ａ），（ｂ），
（ｃ）参照）。
【０１５１】次いで、上記埋め込み用のＣＶＤ−ＳｉＯ
2 膜１６をエッチバックして、上記１ポリ１３´の側壁
部分を所望の量だけ露出させるとともに、上記１ポリ１
３´の上面に残る、上記側壁酸化膜１５を除去する。こ
の後、上記１ポリ１３´の側壁部分に残る上記側壁酸化
膜１５を、たとえば、フッ化アンモニウム液を用いて除
去する（図２６（ｂ），（ｃ）参照）。
【０１５２】次いで、ＯＮＯ膜２０を全面に成膜した
後、さらに、制御ゲート電極２１となる２ポリを、たと
えば、２０００オングストローム程度の膜厚となるよう
にデポする（図２７（ａ），（ｂ），（ｃ）参照）。
【０１５３】次いで、上記２ポリをパターニングし、ワ
ード線部に、制御ゲート電極２１を形成する（図２８
（ａ），（ｂ）参照）。
【０１５４】次いで、ワード線部を除く、上記制御ゲー
ト電極２１の相互間に露出する、上記ＯＮＯ膜２０をＲ
ＩＥにより除去する。その際、ＲＩＥ時のオーバエッチ
ングによって、上記トレンチ１４内に埋め込まれた、上
記ＣＶＤ−ＳｉＯ2 膜１６の一部を所望の深さに応じて
除去する（図２９（ａ），（ｃ）参照）。
【０１５５】次いで、上記１ポリ１３´をパターニング
して浮遊ゲート電極１３を形成した後、不純物をイオン
注入し、上記Ｓｉ基板１１の表面に、上記ソース・ドレ
イン拡散層６１を形成する（図３０（ａ），（ｃ）参
照）。
【０１５６】さらに、ワード線部の相互間に露出する上
記トンネル酸化膜１２を除去し、上記ソース・ドレイン
拡散層６１に対応する部位に、それぞれ、上記後酸化膜
６２を形成し直した後、側壁残しによりＳＡＣ用側壁Ｓ
ｉＮ膜３３を形成する。
【０１５７】そして、導電性材料（３ポリ）を埋め込ん
で、平坦化し、上記ソース・ドレイン拡散層６１に対応
する、上記浮遊ゲート電極１３および上記制御ゲート電
極２１の相互間に、それぞれ、埋め込み（側壁ポリ）電
極１８を形成することで、上述の図２１，２２に示した
構成のＥＥＰＲＯＭのセル部が得られる。
【０１５８】しかる後、Ａｌ配線２４の形成などが、上
記した第一〜第六の形態と同様にして行われることによ
り、ＥＥＰＲＯＭのセル部が完成する。
【０１５９】なお、埋め込み電極１８は、浮遊ゲート電
極１３および制御ゲート電極２１の各相互間毎に必ずし
も分離させなくともよく、たとえば図２１のように、埋
め込み電極１８を平坦化して分離することなく、メモリ
セルアレイにおける各ブロックなどと対応させて埋め込
み電極１８をパターニングすることも可能である。
【０１６０】このような構成によっても、制御ゲート電
極２１に書き込み電圧を印加する一方、埋め込み電極１
８に低電圧を印加してセルのチャネルの電位を制御する
ことによって、上記浮遊ゲート電極１３と上記Ｓｉ基板
１１との間で、それぞれ、電荷の授受により２値または
４値によるデータの書き換えが可能である。
【０１６１】しかも、この構成によれば、トレンチ１４
内に埋め込まれたＣＶＤ−ＳｉＯ2膜１６を、ソース・
ドレイン拡散層６１が形成されている部位まで掘り下げ
ることで、埋め込み電極１８とＳｉ基板１１との接合面
積を増加できるようになる。
【０１６２】この結果、ブート比を向上できるようにな
るため、埋め込み電極１８に印加する電圧を下げること
が可能となる。したがって、周辺回路（チャージポンプ
回路およびロウ／カラムデコーダ部など）の面積を減少
でき、信頼性の向上とともに、チップサイズの増大を抑
えることが可能となるものである。
【０１６３】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【０１６４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ビットコストを増加させることなく、誤書き込み特
性の悪化を防止できるとともに、書き込みスピードを向
上させることが可能な不揮発性半導体記憶装置を提供で
きる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＥＥＰ
ＲＯＭのセル部の構成を示す要部の概略断面図。
【図２】同じく、かかるＥＥＰＲＯＭの製造方法につい
て説明するために示す要部の概略断面図。
【図３】同じく、かかるＥＥＰＲＯＭの製造方法につい
て説明するために示す要部の概略断面図。
【図４】同じく、かかるＥＥＰＲＯＭの製造方法につい
て説明するために示す要部の概略断面図。
【図５】同じく、ＥＥＰＲＯＭのセル部におけるコンタ
クト配線の配置例を示す概略平面図。
【図６】同じく、ＥＥＰＲＯＭのセル部の構造を概略的
に示す要部の断面図。
【図７】同じく、ＥＥＰＲＯＭのセル部におけるコンタ
クト配線の引き出し方を示す概略平面図。
【図８】同じく、ＥＥＰＲＯＭのセル部の構造を概略的
に示す要部の断面図。
【図９】同じく、ＥＥＰＲＯＭのセル部におけるコンタ
クトのための、セレクトゲートＴｒの配置例を示す概略
平面図。
【図１０】同じく、セルのしきい値分布を説明するため
に示す概略図。
【図１１】同じく、プログラム時の電圧の印加のタイミ
ングを説明するために示すタイミングチャート。
【図１２】本発明の実施の第二の形態にかかる、ＥＥＰ
ＲＯＭのセル部の構成を示す要部の概略断面図。
【図１３】本発明の実施の第三の形態にかかる、ＥＥＰ
ＲＯＭのセル部の構成を示す要部の概略断面図。
【図１４】本発明の実施の第四の形態にかかる、ＥＥＰ
ＲＯＭの製造方法を説明するために示す要部の概略断面
図。
【図１５】同じく、第四の形態にかかる、ＥＥＰＲＯＭ
の製造方法を説明するために示す要部の概略断面図。
【図１６】同じく、第四の形態にかかる、ＥＥＰＲＯＭ
のセル部におけるコンタクトの方法を示す概略平面図。
【図１７】本発明の実施の第五の形態にかかる、ＥＥＰ
ＲＯＭの製造方法を説明するために示す要部の概略断面
図。
【図１８】本発明の実施の第六の形態にかかる、ＥＥＰ
ＲＯＭの製造方法を説明するために示す要部の概略断面
図。
【図１９】第四，第五，第六の形態にかかる、プログラ
ム時の電圧の印加のタイミングを説明するために示すタ
イミングチャート。
【図２０】ＥＥＰＲＯＭのセル部におけるコンタクト配
線を形成するための、他のパターン例を示す概略平面
図。
【図２１】本発明の実施の第七の形態にかかる、ＥＥＰ
ＲＯＭのセル部の構成を示す概略平面図。
【図２２】同じく、第七の形態にかかる、ＥＥＰＲＯＭ
のセル部の構成を示す概略断面図。
【図２３】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図２４】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図２５】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図２６】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図２７】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図２８】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図２９】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図３０】同じく、かかるＥＥＰＲＯＭの製造方法につ
いて説明するために示す概略断面図。
【図３１】従来技術とその問題点を説明するために、Ｎ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を
示す概略図。
【図３２】同じく、かかるセル動作を説明するために示
す等価回路の概略図。
【図３３】同じく、かかるセル動作を説明するために示
すタイミングチャート。
【図３４】同じく、誤書き込みが起こる場合の、電圧Ｖ
ｐａｓｓとセルＡ，Ｂのしきい値との関係を示す概略
図。
【符号の説明】
１１…Ｓｉ基板 １２…トンネル酸化膜 １３…浮遊ゲート電極 １３´…１ポリ １４…トレンチ １５…側壁酸化膜 １６…ＣＶＤ−ＳｉＯ2 膜（埋め込み用） １７…側壁ＣＶＤ−ＳｉＯ2 膜 １８…埋め込み（側壁ポリ）電極 １８´…ポリシリコン（３ポリ） １８ａ…フリンジ １９，１９´…ＣＶＤ−ＳｉＯ2 膜 ２０…ＯＮＯ膜 ２１…制御ゲート電極（２ポリ） ２２…マスク用窒化シリコン膜 ２３，２３ａ，２３ｂ…層間膜 ２４…Ａｌ配線 ２５…パッシベーション膜 ３１…ＣＶＤ−ＳｉＯ2 膜（トレンチ形成用マスク） ３２…ゲート電極部 ３３…ＳＡＣ用側壁ＳｉＮ膜 ４１…セル領域 ４２…ビット線コンタクト ４３…ソース線コンタクト ４４…側壁ポリコンタクト ４５…引き出し部 ４６…コンタクト ４７…埋め込み層 ４８…コンタクト配線 ４９…セレクトゲート ５１…熱酸化膜 ５２…側壁ＳｉＮ膜 ５３…ＣＶＤ−ＳｉＯ2 膜 ５５…チャネル領域 ５６…パターン端部 ６１…ソース・ドレイン拡散層 ６２…後酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 この半導体基板の主表面部に設けられた溝内に、絶縁膜
    を介して、導電性材料を埋め込んでなる埋め込み電極
    と、 この埋め込み電極の形成部を除く、前記半導体基板上に
    トンネル絶縁膜を介して設けられ、前記半導体基板との
    間で電荷の授受が行われる複数の浮遊ゲート電極と、 この浮遊ゲート電極上に層間絶縁膜を介して設けられた
    制御ゲート電極とを具備したことを特徴とする不揮発性
    半導体記憶装置。
  2. 【請求項２】 前記埋め込み電極は、少なくとも前記溝
    の側面に沿って設けられることを特徴とする請求項１に
    記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記埋め込み電極は、前記溝に対して、
    前記半導体基板の表面より突出するようにして設けられ
    ることを特徴とする請求項１に記載の不揮発性半導体記
    憶装置。
  4. 【請求項４】 前記浮遊ゲート電極および前記制御ゲー
    ト電極からなる積層電極構造を有する、複数のメモリセ
    ルトランジスタがマトリクス状に形成されてなるメモリ
    セルアレイと、 このメモリセルアレイにおける、同一列内の複数のメモ
    リセルトランジスタに共通に接続されるビット線と、 前記メモリセルアレイにおける、同一行内の複数のメモ
    リセルトランジスタに共通に接続されるワード線とを備
    え、 前記埋め込み電極が前記ビット線方向に沿って形成され
    ることを特徴とする請求項１に記載の不揮発性半導体記
    憶装置。
  5. 【請求項５】 前記メモリセルトランジスタは、少なく
    とも消去状態と複数の書き込み状態とを有する多値記憶
    可能なメモリセルトランジスタであって、書き込み時に
    は、前記メモリセルトランジスタに書き込まれる書き込
    み状態に応じた所定電位が、前記埋め込み電極に対して
    与えられることを特徴とする請求項４に記載の不揮発性
    半導体記憶装置。
  6. 【請求項６】 前記メモリセルトランジスタに第１の書
    き込み状態が書き込まれる場合、前記埋め込み電極には
    第１の電位が与えられ、前記メモリセルトランジスタに
    前記第１の書き込み状態よりもしきい値の大きい第２の
    書き込み状態が書き込まれる場合、前記埋め込み電極に
    は前記第１の電位よりも低い第２の電位が与えられるこ
    とを特徴とする請求項５に記載の不揮発性半導体記憶装
    置。
  7. 【請求項７】 前記メモリセルトランジスタに第１の書
    き込み状態が書き込まれる場合、前記埋め込み電極には
    第１の電位が与えられ、前記メモリセルトランジスタに
    前記第１の書き込み状態よりもしきい値の大きい第２の
    書き込み状態が書き込まれる場合、前記埋め込み電極に
    は前記第１の電位よりも高い第２の電位が与えられるこ
    とを特徴とする請求項５に記載の不揮発性半導体記憶装
    置。
  8. 【請求項８】 半導体基板と、 この半導体基板の主表面部に選択的に設けられた溝内
    に、絶縁性材料をそれぞれ埋め込んでなる複数の埋め込
    み絶縁膜と、 この埋め込み絶縁膜の相互間に対応する、前記半導体基
    板上にトンネル絶縁膜を介してそれぞれ設けられ、前記
    半導体基板との間で電荷の授受が行われる複数の浮遊ゲ
    ート電極と、 この浮遊ゲート電極上に層間絶縁膜を介して設けられ、
    前記溝と略直交して延在する複数の制御ゲート電極と、 この制御ゲート電極の相互間における前記溝内に、前記
    絶縁性材料上に積層して導電性材料を埋め込んでなる埋
    め込み電極とを具備したことを特徴とする不揮発性半導
    体記憶装置。
  9. 【請求項９】 前記浮遊ゲート電極および前記制御ゲー
    ト電極からなる積層電極構造を有する、複数のメモリセ
    ルトランジスタがマトリクス状に形成されてなるメモリ
    セルアレイと、 このメモリセルアレイにおける、同一列内の複数のメモ
    リセルトランジスタに共通に接続されるビット線と、 前記メモリセルアレイにおける、同一行内の複数のメモ
    リセルトランジスタに共通に接続されるワード線とを備
    え、 前記埋め込み電極が前記ワード線方向に沿って形成され
    ることを特徴とする請求項８に記載の不揮発性半導体記
    憶装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010036336A (ko) * 1999-10-07 2001-05-07 한신혁 반도체 디바이스의 메모리 셀 제조 방법
KR100501063B1 (ko) * 2001-12-10 2005-07-18 샤프 가부시키가이샤 비휘발성 반도체 메모리 및 그의 동작방법
JP2005530362A (ja) * 2002-06-19 2005-10-06 サンディスク　コーポレイション スケールされたｎａｎｄ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ
JP2007013170A (ja) * 2005-06-29 2007-01-18 Hynix Semiconductor Inc フラッシュメモリ素子、その駆動方法および製造方法
JP2008103735A (ja) * 2007-10-22 2008-05-01 Toshiba Corp 不揮発性半導体記憶装置
US7391071B2 (en) 2004-09-23 2008-06-24 Samsung Electronics Co., Ltd. Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same
US7498630B2 (en) 2003-02-05 2009-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2009059931A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置
KR101001257B1 (ko) 2008-10-06 2010-12-14 주식회사 동부하이텍 이이피롬 및 그의 제조방법
JP4753536B2 (ja) * 2001-08-08 2011-08-24 サンディスク コーポレイション 不揮発性メモリ集積回路を形成する方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147377A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device
FI981301A0 (fi) * 1998-06-08 1998-06-08 Valtion Teknillinen Prosessivaihtelujen eliminointimenetelmä u-MOSFET-rakenteissa
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
US6281050B1 (en) * 1999-03-15 2001-08-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
US6222227B1 (en) * 1999-08-09 2001-04-24 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6461915B1 (en) * 1999-09-01 2002-10-08 Micron Technology, Inc. Method and structure for an improved floating gate memory cell
JP3971873B2 (ja) * 1999-09-10 2007-09-05 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US6426896B1 (en) 2000-05-22 2002-07-30 Actrans System Inc. Flash memory cell with contactless bit line, and process of fabrication
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
US6664191B1 (en) 2001-10-09 2003-12-16 Advanced Micro Devices, Inc. Non self-aligned shallow trench isolation process with disposable space to define sub-lithographic poly space
US6885586B2 (en) * 2002-09-19 2005-04-26 Actrans System Inc. Self-aligned split-gate NAND flash memory and fabrication process
DE10321742A1 (de) * 2003-05-14 2004-12-09 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren
JP3854247B2 (ja) * 2003-05-30 2006-12-06 株式会社東芝 不揮発性半導体記憶装置
DE10324612B4 (de) * 2003-05-30 2005-08-11 Infineon Technologies Ag Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur
TWI246749B (en) * 2005-03-08 2006-01-01 Powerchip Semiconductor Corp Method of fabricating a non-volatile memory
KR100680455B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
US7788550B2 (en) * 2007-12-17 2010-08-31 Atmel Rousset S.A.S. Redundant bit patterns for column defects coding

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4979004A (en) * 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
JP3238576B2 (ja) * 1994-08-19 2001-12-17 株式会社東芝 不揮発性半導体記憶装置
JPH08316348A (ja) * 1995-03-14 1996-11-29 Toshiba Corp 半導体装置およびその製造方法
KR100253868B1 (ko) * 1995-11-13 2000-05-01 니시무로 타이죠 불휘발성 반도체기억장치

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010036336A (ko) * 1999-10-07 2001-05-07 한신혁 반도체 디바이스의 메모리 셀 제조 방법
JP4753536B2 (ja) * 2001-08-08 2011-08-24 サンディスク コーポレイション 不揮発性メモリ集積回路を形成する方法
KR100501063B1 (ko) * 2001-12-10 2005-07-18 샤프 가부시키가이샤 비휘발성 반도체 메모리 및 그의 동작방법
US6952031B2 (en) 2001-12-10 2005-10-04 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory and method of operating the same
US7326991B2 (en) 2001-12-10 2008-02-05 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory and method of operating the same
JP2005530362A (ja) * 2002-06-19 2005-10-06 サンディスク　コーポレイション スケールされたｎａｎｄ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ
USRE43417E1 (en) 2002-06-19 2012-05-29 SanDisk Technologies, Inc Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND
JP4833547B2 (ja) * 2002-06-19 2011-12-07 サンディスク コーポレイション スケールされたｎａｎｄ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ
US7498630B2 (en) 2003-02-05 2009-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7391071B2 (en) 2004-09-23 2008-06-24 Samsung Electronics Co., Ltd. Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same
JP2007013170A (ja) * 2005-06-29 2007-01-18 Hynix Semiconductor Inc フラッシュメモリ素子、その駆動方法および製造方法
JP2009059931A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置
JP2008103735A (ja) * 2007-10-22 2008-05-01 Toshiba Corp 不揮発性半導体記憶装置
KR101001257B1 (ko) 2008-10-06 2010-12-14 주식회사 동부하이텍 이이피롬 및 그의 제조방법

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