JP4753536B2 - 不揮発性メモリ集積回路を形成する方法 - Google Patents
不揮発性メモリ集積回路を形成する方法 Download PDFInfo
- Publication number
- JP4753536B2 JP4753536B2 JP2003519998A JP2003519998A JP4753536B2 JP 4753536 B2 JP4753536 B2 JP 4753536B2 JP 2003519998 A JP2003519998 A JP 2003519998A JP 2003519998 A JP2003519998 A JP 2003519998A JP 4753536 B2 JP4753536 B2 JP 4753536B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- polysilicon layer
- dielectric
- slots
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 90
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 185
- 229920005591 polysilicon Polymers 0.000 claims description 182
- 238000007667 floating Methods 0.000 claims description 139
- 239000000758 substrate Substances 0.000 claims description 74
- 238000005530 etching Methods 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 36
- 125000006850 spacer group Chemical group 0.000 claims description 29
- 150000002500 ions Chemical class 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000002829 reductive effect Effects 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 194
- 239000010408 film Substances 0.000 description 58
- 150000004767 nitrides Chemical class 0.000 description 39
- 238000009792 diffusion process Methods 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 230000008878 coupling Effects 0.000 description 15
- 238000010168 coupling process Methods 0.000 description 15
- 238000005859 coupling reaction Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 15
- 238000012986 modification Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 13
- 239000007943 implant Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000003860 storage Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- -1 Boron ions Chemical class 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000002279 physical standard Substances 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
図3〜図9には、断面I−I(各図の部分A)と断面II−II(各図の部分B)にわたって図2の断面図を示すことにより、本発明の1つの態様に準拠して利用される、図2のアレイを形成する一連の工程が示されている。最初に図3Aと3Bを参照すると、半導体製造工程時のいくつかの初期工程の結果が示されている。酸化膜誘電体の薄い(80〜100オングストロームの膜厚のような)層103がシリコン基板45の表面全体101にわたって成長する。次に、ポリシリコンの厚い(500〜3000オングストロームのような)層105が誘電体層103にわたって成膜される。層105の膜厚を、後で形成されるステアリングゲートとの所望の結合量を層105の側壁に沿って設けるのに十分な厚さとなるようにする。このポリシリコンはドープされた形で成膜してもよいし、あるいは、ドープせずに成膜してから、後の工程でイオン打ち込みによりドープしてもよい。次いで、誘電体層がポリシリコン上にわたって形成され、2つの層となった状態が示されている。窒化シリコン層107がポリシリコン層105にわたってまず成膜され、これに続いて窒化膜層107上にわたってシリコン酸化膜層109の成膜が行われる。
図3〜図9と関連して前述した処理工程に対する多くの変形例および追加例が存在し、これら例は或る状況で有用なものとなり得る。例えば、図10を参照すると、図7Aに対する改変例が示されている。ソースとドレインの打ち込みを行う前に、隣接する第1のポリシリコンストリップセグメント115b,115cの側壁に沿って誘電体スペーサ171が形成される。スペーサ171の存在により制限を受ける開口部を貫通して、結果として生じる打ち込み147’が行われる。この結果、打ち込み147’は図7Aの打ち込み147よりも狭くなる。構造の温度を上げるその後の処理工程中に打ち込み済みイオンが移動することになるため、この狭い打ち込みによってこのような移動はある程度まで補償されて、最終的なソース領域とドレイン領域の所望の幅を維持する。打ち込み後、スペーサ171が除去され、ポリ間誘電体層151,153が形成され、前述したような処理工程が継続される。
図16〜図22は、集積回路構成を例示する断面図を順次示す。これら断面図は図3〜図9と関連して前述した処理工程に対応する処理工程であるが、或るいくつかの点で、図3〜図9と関連して前述した処理工程とは異なる処理工程により回路構成を形成する多くの工程がこれら断面図に示されている。図16〜図22に例示する処理工程には、(図10のものとは別様に形成される)狭いソースとドレイン打ち込みの利用と、基板間の厚い誘電体層と、(図11と関連して説明した)選択ゲートと、(図13Bにより全体として示されるような)“T字形”フローティングゲートと、選択ゲートとワードラインとの間で簡略な結合を行うための選択ゲートとワードラインとの間の2つの誘電体層とが含まれる。図3〜図9の対応する素子を表す図16〜図22で使用する参照番号は、図3〜図9の参照番号に200を加えたものである。例えば、図3〜図9の基板には“45”とラベルがつけられているのに対して、図16〜図22の半導体基板には“245”とラベルがつけられている。
前述したアレイと同じタイプのアレイを形成するさらに別の方法が図23〜図26に例示され、各図の“A”の部分は、図2のI−Iの断面で(X軸に沿って)切り取って形成されたメモリセルアレイの小部分を示す断面であり、各図の“B”の部分は、図2のII−II断面で(Y軸に沿って)切り取った断面である。この実施形態と前述した例の実施形態との間の主要な相違点として、窒化物基準素子(図7と8の131,133,135等、並びに図20と21の331,333,335)を用いて、第1と第2のエッチング工程中に整合されるマスクを形成する代わりに、個々のフローティングゲート内へのx方向の第1のポリシリコンストリップの分離が単一のマスキング工程中に行われるという点が挙げられる。この単一エッチングが行われた後、x方向のフローティングゲート間で各スペース中に中間ポリシリコンが形成され、この中間ポリシリコンは、或る追加の処理工程が行われた後、1つおきのスペース中のステアリングゲートの一部となり、次いで、その後完成されるワードラインの一部として選択トランジスタ用のゲートとなる。図3〜図9の対応する素子を表わす図23〜図26で使用する参照番号は、図3〜図9の参照番号に400を加えたものである。例えば、図3〜図9の基板には、“45”とラベルをつけられているのに対して、図23〜図26の半導体基板には、“445”とラベルがつけられている。図23〜図26は、メモリアレイの一部だけを示すものではあるが、周辺回路素子を含むものであってもよく、また、第1の2つの具体例の各々に関連して記載したように、基板内の酸化物で充填されたトレンチによりアレイから分離されたものであってもよい。
電荷記憶素子として導電性フローティングゲートを利用するタイプのセルと関連して、前述した発明の要約の欄で説明し、かつフラッシュEEPROMメモリセルの具体例についても説明した。しかし、前述したセル構造と処理工程の多くは、フローティングゲートの代わりに記憶素子として電荷トラッピング誘電体を使用するメモリセルにも適用される。このような誘電体によってフローティングゲートを交換するとき、誘電体はコントロールゲートまたはステアリングゲートと基板との間に挟まれる。誘電体を分離して、フローティングゲートと同じ大きさと位置とを有する個々の素子にすることは可能ではあるが、このような誘電体により電荷が局所的にトラップされるので、そのような分離を行う必要は通常ない。この電荷トラッピング誘電体は、選択トランジスタにより占められる領域を除くアレイ全体にわたって延在することができる。1つの具体的な構成として、多数のセル行にy方向で連続して延在するストリップの形で誘電体を形成するが、x方向に隣接する選択トランジスタ間に含まれる幅を個々に有している。誘電体の上方にあるポリシリコン層を分離して誘電体の細長く形成されたストリップに変える過程で、逆効果を生じることなく誘電体の別の領域を除去することもできるが、そのようなことをする必要はない。個々のセル内の誘電体の一部は、1つの導電性ゲートとセルのチャネル内の基板との間に挟まれているが、この誘電体は当該セル用の電荷記憶素子となる。
Claims (20)
- 不揮発性メモリ集積回路を形成する方法であって、
基板表面に誘電体層を成長させる工程と、
前記誘電体層上に導電性材料層を成膜する工程と、
第1の方向に細長く形成され、第2の方向に隔置された導電性材料層ストリップを残す複数のスロットを形成するために前記導電性材料層の一部を除去する工程であって、前記第1の方向と第2の方向とが互いに直交するものである、除去する工程と、
その後、前記導電性材料層ストリップ間の前記複数のスロットにわたって誘電体領域を成膜し、前記誘電体領域が前記導電性材料層ストリップ間の前記複数のスロット内へ延在する工程と、
前記第1の導電性材料層ストリップを個々のフローティングゲートに分離し、それによって、フローティングゲートの行と列と基板間に挟まれた前記成長した誘電体層により前記基板表面から個々に分離される前記フローティングゲートの行と列とからなるアレイを形成する工程と、
複数行のフローティングゲートに連続して前記第2の方向に細長く形成され、フローティングゲートの列間で前記第1の方向に規則的に隔置される導電性イオンストリップを前記基板表面内に形成する工程と、
複数のイオン打ち込み領域に前記第1の方向に細長く形成され、前記フローティングゲートの行間で離間して前記第2の方向に隔置されるトレンチを形成する工程と、
前記基板イオンストリップの長さに沿って前記基板イオンストリップの導電性を中断することのないように十分に浅いものである前記トレンチを誘電体材料で充填する工程と、
前記第2の方向に細長く形成され、前記第1の方向に隔置されたステアリングゲートを前記フローティングゲートに近接して形成するステップであって、前記ステアリングゲートが少なくとも1つの誘電体層によって前記フローティングゲートから分離されて、形成する工程と、
前記第1の方向に細長く形成され、前記第2の方向に隔置されたワードラインを前記フローティングゲートと前記ステアリングゲートに近接して形成するステップであって、前記ワードラインが少なくとも1つの誘電体層によって前記フローティングゲートと前記ステアリングゲートのそれぞれから分離されて、形成する工程と、
を有する方法。 - 請求項1記載の方法において、
前記フローティングゲートアレイに隣接して周辺回路を設け、前記アレイ回路と前記周辺回路との間に少なくとも1つのトレンチを形成し、前記少なくとも1つのトレンチを誘電体材料で充填し、それによって、前記アレイ回路と周辺回路との電気的絶縁を図る工程をさらに有し、前記少なくとも1つのトレンチを前記フローティングゲートの行間のトレンチよりも著しく深いものとする方法。 - 請求項1記載の方法において、
前記フローティングゲートアレイに隣接して周辺回路を設け、前記アレイ回路と前記周辺回路との間に少なくとも1つのトレンチを形成し、前記少なくとも1つのトレンチを誘電体材料で充填し、それによって、前記アレイ回路と周辺回路との電気的絶縁を図る工程をさらに有する方法。 - 請求項1記載の方法において、
前記導電性材料層を成膜する工程が、ポリシリコン材料を成膜する工程を含む方法。 - 基板上に不揮発性メモリアレイを形成する方法であって、
基板表面に誘電体層を成長させる工程と、
前記誘電体層上に第1のポリシリコン層を成膜する工程と、
第1の方向に細長く形成され、第2の方向に隔置された第1のポリシリコン層ストリップを残す第1の複数のスロットを形成するために前記第1のポリシリコン層の一部を除去する工程であって、前記第1の方向と第2の方向とが互いに直交するものである、除去する工程と、
その後、前記第1のポリシリコン層ストリップ間の前記第1の複数のスロットにわたって誘電体領域を成膜し、前記誘電体領域が前記第1のポリシリコン層ストリップ間の前記第1の複数のスロット内へ延在する工程と、
前記第1のポリシリコン層ストリップに均一な表面を形成するために前記誘電体領域の頂部部分を除去し、それによって、前記第1のポリシリコン層ストリップ間で前記第1の方向に誘電体領域を残す工程と、
その後、複数の前記第1のポリシリコン層ストリップに前記第2の方向に連続して細長く形成され、前記第1の方向に規則的に隔置された第2の複数のスロットを形成するパターンで前記第1のポリシリコン層ストリップの一部と誘電体領域とを除去し、それによって、前記第1のポリシリコン層ストリップを前記第1の方向に等しい長さを有する前記第2の複数のスロット間のセグメントに分離する工程と、
残りの第1のポリシリコン層ストリップセグメントと酸化膜領域とが、前記第2の複数のスロットの外側の基板へのイオンの到達をブロックするマスクとしての働きをしながら、前記第2の複数のスロットを貫通して前記基板の中へイオンを打ち込み、それによって、前記基板の中へ打ち込まれ、複数の前記第1のポリシリコン層ストリップに前記第2の方向に細長く形成された連続するイオンストリップを形成する工程と、
その後、前記均一な表面にわたって成膜された第2のポリシリコン層から、次いで、前記第2の複数のスロットの中へ、前記第2の方向に細長く形成され、前記第1の方向に隔置されるステアリングゲートを形成する工程と、
隣接するステアリングゲート間の露光された前記第1のポリシリコン層ストリップセグメントの一部を除去することにより、個々の前記第1のポリシリコン層ストリップセグメントを2つのフローティングゲートに分離し、それによって、隣接するフローティングゲート間にスペースを形成する工程と、
その後、前記ステアリングゲートにわたって成膜された第3のポリシリコン層から、次いで、隣接するフローティングゲート間のスペースの中へ、前記第2の方向に隔置され、前記第1の方向にフローティングゲートの個々の行に細長く形成されるワードラインを形成する工程と、
を有する方法。 - 請求項5記載の方法において、
前記ステアリングゲートを形成する工程が、前記第1のポリシリコン層の前記第2の複数のスロットと自己整合を行うことなく、前記成膜された第2のポリシリコン層にわたってエッチマスクを使用する工程を含む方法。 - 請求項5記載の方法において、
前記ステアリングゲートを形成する工程が、前記第1のポリシリコン層内の前記第2の複数のスロットのうちの隣接するスロットの中間に位置する前記第1の方向に自己整合されたステアリングゲート間にスペースを備えた前記ステアリングゲートを配向する工程を含む方法。 - 請求項5記載の方法において、
前記分離する工程が、
前記第1のポリシリコン層ストリップと酸化膜領域の前記第2の方向に配向された長さを有するとともに前記第1の方向に規則的に隔置された長さを有する誘電マスクの第1の要素を形成する工程と、
前記誘電マスクの第1の要素の両側に沿って前記誘電マスクの第2の要素として誘電体スペーサを形成し、前記イオンを打ち込むために貫通する前記第2の複数のスロットの幅を狭くする工程と、
を含む方法。 - 請求項8記載の方法において、
前記ステアリングゲートを形成する工程が、
前記連続するイオンストリップを形成する工程の後で、前記誘電マスクの第1の要素を適切な位置に残しながら前記誘電体スペーサを除去する工程と、
前記誘電マスクの第1の要素にわたるとともに前記誘電マスクの第1の要素間に前記第2のポリシリコン層を成膜する工程と、
前記誘電マスクの第1の要素の上方に在る前記第2のポリシリコン層のいかなる部分をも除去する工程と、
その後、前記誘電マスクの第1の要素を除去することにより、前記第1の方向に前記ステアリングゲート間のスペースを形成する工程と、
を含む方法。 - 請求項9記載の方法において、
前記スペースを形成する工程が、前記ステアリングゲート間のスペースを貫通して前記第1のポリシリコン層ストリップセグメントのエッチングを行う工程を含む方法。 - 請求項10記載の方法において、
前記ワードラインを形成する工程が、前記ステアリングゲート間のスペースを貫通して隣接するフローティングゲート間のスペースの中へ前記第3のポリシリコン層を成膜する工程を含む方法。 - 請求項5記載の方法において、
前記誘電体領域を残す工程が、化学的機械的平坦化(CMP)を利用する工程を含む方法。 - 請求項5記載の方法において、
前記スペースを形成する工程の後で、スペースの一部を充填するように、隣接するフローティングゲート間に形成される前記スペースの中へ誘電体材料を成膜する工程をさらに有し、その後の前記ワードラインを形成する工程が、前記成膜された誘電体材料にわたる前記スペースの中へ前記第3のポリシリコン層を成膜する工程を含む方法。 - 請求項5記載の方法において、
前記スペースを形成する工程の後で、隣接するフローティングゲート間のスペースと整合される凹部を前記基板内に形成する工程をさらに有し、その後の前記ワードラインを形成する工程が、隣接するフローティングゲート間で、かつ前記基板の凹部の中へ前記スペースを貫通して前記第3のポリシリコン層を成膜する工程を含む方法。 - 請求項14記載の方法において、
前記スペースを形成する工程が、隣接するステアリングゲート間の露光された前記第1のポリシリコン層ストリップセグメントの範囲を狭くするために、前記隣接するステアリングゲートの側壁にスペーサを形成する工程をさらに含む方法。 - 請求項5記載の方法において、
前記ステアリングゲートを形成する工程の前に、前記第1のポリシリコン層ストリップの側部の頂部表面と頂部部分より下のレベルまで、前記第1のポリシリコン層ストリップ間の前記誘電体領域の厚さを減らす工程をさらに有し、前記ステアリングゲートを形成する工程のその後の工程が、前記第1のポリシリコン層ストリップの側部の頂部表面と側部部分との周りの前記ステアリングゲートを包み込む工程を含む方法。 - 請求項5記載の方法において、
前記連続するイオンストリップを形成する工程の前に、前記第2の複数のスロットの側部に沿ってスペーサを形成することにより、前記第1の方向に前記第2の複数のスロットの幅を狭め、それによって、その後前記狭められた第2の複数のスロットを貫通して前記基板の中へイオンを打ち込む工程をさらに有する方法。 - 請求項17記載の方法において、
前記狭められた第2の複数のスロットを貫通して前記基板の中へイオンを打ち込む工程の後で、前記スペーサを除去する工程をさらに有する方法。 - 請求項5記載の方法において、
前記第2の複数のスロットを形成する前に、前記均一な表面上に別のポリシリコン層を成膜し、前記別の層を前記第1のポリシリコン層ストリップの頂部に配置される別のストリップに分離する工程をさらに有し、前記別のストリップが、前記第1の方向に細長く形成され、前記第2の方向の前記第1のポリシリコン層ストリップ間の距離よりも短い距離だけ前記第2の方向に隔置され、かつ、前記第2の複数スロットを形成し、前記第1のポリシリコン層ストリップセグメントを分離するその後の処理工程中に、前記第1のポリシリコン層ストリップの一部となる方法。 - 基板上に不揮発性メモリアレイを形成する方法であって、
基板表面に誘電体層を成長させる工程と、
前記誘電体層上に第1のポリシリコン層を成膜する工程と、
第1の方向に細長く形成され、第2の方向に隔置された第1のポリシリコン層ストリップを残す第1の複数のスロットを形成するために前記第1のポリシリコン層の一部を除去する工程であって、前記第1の方向と第2の方向とが互いに直交するものである、除去する工程と、
その後、前記第1のポリシリコン層ストリップ間の前記第1の複数のスロットにわたって誘電体領域を成膜し、前記誘電体領域が前記第1のポリシリコン層ストリップ間の前記第1の複数のスロットの中へ延在する工程と、
前記第1のポリシリコン層ストリップに均一な表面を形成するために前記誘電体領域の頂部部分を除去し、それによって、前記第1のポリシリコン層ストリップ間で前記第1の方向に誘電体領域を残す工程と、
その後、複数の前記第1のポリシリコン層ストリップに前記第2の方向に連続して細長く形成され、前記第1の方向に規則的に隔置された第2の複数のスロットを形成するパターンで前記第1のポリシリコン層ストリップの一部と誘電体領域とを除去し、それによって、前記第1のポリシリコン層ストリップを個々のフローティングゲートに分離する工程と、
前記第2の複数のスロットのうちの1つおきのスロットを貫通して前記基板の中へイオンを打ち込み、それによって、前記基板の中へ打ち込まれ、複数行のフローティングゲートに前記第2の方向に細長く形成された連続するイオンストリップを形成する工程と、
その後、少なくとも隣接するフローティングゲート間の個々の前記第2の複数スロット内でポリシリコン要素を形成する工程と、
前記均一な表面にわたって成膜され、前記第2の複数のスロットのうちの1つおきのスロット内で前記ポリシリコン要素と接触する別のポリシリコン層から、前記第2の方向に細長く形成され、前記第1の方向に隔置されたステアリングゲートを形成する工程と、
前記ステアリングゲートにわたって成膜され、前記第2の複数のスロットのうちの1つおきのスロット以外の別のスロット内で前記ポリシリコン要素と接触する別のポリシリコン層から、前記第2の方向に隔置され、前記第1の方向にフローティングゲートの個々の行に細長く形成されるワードラインを形成する工程と、
を有する方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/925,102 | 2001-08-08 | ||
US09/925,102 US6762092B2 (en) | 2001-08-08 | 2001-08-08 | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
PCT/US2002/025025 WO2003015173A2 (en) | 2001-08-08 | 2002-08-07 | Floating gate memory array and methods of forming |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004538644A JP2004538644A (ja) | 2004-12-24 |
JP4753536B2 true JP4753536B2 (ja) | 2011-08-24 |
Family
ID=25451228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003519998A Expired - Fee Related JP4753536B2 (ja) | 2001-08-08 | 2002-08-07 | 不揮発性メモリ集積回路を形成する方法 |
Country Status (8)
Country | Link |
---|---|
US (4) | US6762092B2 (ja) |
EP (2) | EP1415346A2 (ja) |
JP (1) | JP4753536B2 (ja) |
KR (2) | KR101032266B1 (ja) |
CN (1) | CN100578793C (ja) |
AU (1) | AU2002324633A1 (ja) |
TW (1) | TW560049B (ja) |
WO (1) | WO2003015173A2 (ja) |
Families Citing this family (70)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
DE10153384B4 (de) * | 2001-10-30 | 2007-08-02 | Infineon Technologies Ag | Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung |
US6925007B2 (en) | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
US6542407B1 (en) * | 2002-01-18 | 2003-04-01 | Sandisk Corporation | Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells |
JP2003218244A (ja) * | 2002-01-24 | 2003-07-31 | Seiko Epson Corp | 半導体装置の製造方法 |
WO2004001852A1 (en) * | 2002-06-19 | 2003-12-31 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled nand |
US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
US7843899B2 (en) * | 2002-09-20 | 2010-11-30 | Avaya Inc. | Apparatus and method for providing call status information |
US6908817B2 (en) | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US6944063B2 (en) | 2003-01-28 | 2005-09-13 | Sandisk Corporation | Non-volatile semiconductor memory with large erase blocks storing cycle counts |
US7759719B2 (en) | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
US7613041B2 (en) | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
US6979857B2 (en) * | 2003-07-01 | 2005-12-27 | Micron Technology, Inc. | Apparatus and method for split gate NROM memory |
US7221008B2 (en) | 2003-10-06 | 2007-05-22 | Sandisk Corporation | Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory |
US7183153B2 (en) * | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
US6989320B2 (en) | 2004-05-11 | 2006-01-24 | Advanced Micro Devices, Inc. | Bitline implant utilizing dual poly |
JP2006054283A (ja) * | 2004-08-11 | 2006-02-23 | Nec Electronics Corp | 不揮発性半導体記憶装置,及びその製造方法 |
US7064030B2 (en) * | 2004-10-08 | 2006-06-20 | Freescale Semiconductor, Inc. | Method for forming a multi-bit non-volatile memory device |
US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
US20060076604A1 (en) * | 2004-10-08 | 2006-04-13 | Prinz Erwin J | Virtual ground memory array and method therefor |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US7381615B2 (en) * | 2004-11-23 | 2008-06-03 | Sandisk Corporation | Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices |
US7416956B2 (en) * | 2004-11-23 | 2008-08-26 | Sandisk Corporation | Self-aligned trench filling for narrow gap isolation regions |
US7482223B2 (en) * | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
US20060190893A1 (en) * | 2005-02-24 | 2006-08-24 | Icera Inc. | Logic cell layout architecture with shared boundary |
US7266787B2 (en) * | 2005-02-24 | 2007-09-04 | Icera, Inc. | Method for optimising transistor performance in integrated circuits |
US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
US7804126B2 (en) * | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
US7670902B2 (en) * | 2005-07-26 | 2010-03-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and structure for landing polysilicon contact |
US7541240B2 (en) * | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
US7745285B2 (en) * | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
JP2008283095A (ja) * | 2007-05-14 | 2008-11-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US7681164B2 (en) * | 2007-08-31 | 2010-03-16 | Synopsys, Inc. | Method and apparatus for placing an integrated circuit device within an integrated circuit layout |
US7829936B2 (en) * | 2007-10-17 | 2010-11-09 | Spansion Llc | Split charge storage node inner spacer process |
US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
US7759201B2 (en) * | 2007-12-17 | 2010-07-20 | Sandisk 3D Llc | Method for fabricating pitch-doubling pillar structures |
JP5328145B2 (ja) * | 2007-12-24 | 2013-10-30 | ラピスセミコンダクタ株式会社 | 不揮発性メモリデバイス及びその製造方法 |
US7981592B2 (en) * | 2008-04-11 | 2011-07-19 | Sandisk 3D Llc | Double patterning method |
US7786015B2 (en) * | 2008-04-28 | 2010-08-31 | Sandisk 3D Llc | Method for fabricating self-aligned complementary pillar structures and wiring |
US20090273015A1 (en) * | 2008-04-30 | 2009-11-05 | Atmel Corporation | Non-volatile memory cell |
US7732235B2 (en) | 2008-06-30 | 2010-06-08 | Sandisk 3D Llc | Method for fabricating high density pillar structures by double patterning using positive photoresist |
US7781269B2 (en) * | 2008-06-30 | 2010-08-24 | Sandisk 3D Llc | Triangle two dimensional complementary patterning of pillars |
US8076056B2 (en) * | 2008-10-06 | 2011-12-13 | Sandisk 3D Llc | Method of making sub-resolution pillar structures using undercutting technique |
US8080443B2 (en) * | 2008-10-27 | 2011-12-20 | Sandisk 3D Llc | Method of making pillars using photoresist spacer mask |
US8114765B2 (en) | 2008-12-31 | 2012-02-14 | Sandisk 3D Llc | Methods for increased array feature density |
US8084347B2 (en) | 2008-12-31 | 2011-12-27 | Sandisk 3D Llc | Resist feature and removable spacer pitch doubling patterning method for pillar structures |
US7846756B2 (en) * | 2008-12-31 | 2010-12-07 | Sandisk 3D Llc | Nanoimprint enhanced resist spacer patterning method |
US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
US8026178B2 (en) | 2010-01-12 | 2011-09-27 | Sandisk 3D Llc | Patterning method for high density pillar structures |
US7923305B1 (en) | 2010-01-12 | 2011-04-12 | Sandisk 3D Llc | Patterning method for high density pillar structures |
WO2011097592A1 (en) | 2010-02-07 | 2011-08-11 | Zeno Semiconductor , Inc. | Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method |
US8759908B2 (en) * | 2011-11-01 | 2014-06-24 | Alpha And Omega Semiconductor Incorporated | Two-dimensional shielded gate transistor device and method of manufacture |
US20160181435A1 (en) * | 2014-12-22 | 2016-06-23 | Wafertech, Llc | Floating gate transistors and method for forming the same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1126731A (ja) * | 1997-06-27 | 1999-01-29 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH1154732A (ja) * | 1997-06-06 | 1999-02-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH11186419A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2000024076A (ja) * | 1998-07-08 | 2000-01-25 | Kazuko Tsutsumi | 血液循環促進袋 |
US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
JP2001024076A (ja) * | 1999-06-30 | 2001-01-26 | Hyundai Electronics Ind Co Ltd | フラッシュeepromセル及びその製造方法 |
WO2001041199A1 (en) * | 1999-12-03 | 2001-06-07 | Intel Corporation | Integrated memory cell and method of fabrication |
Family Cites Families (90)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US610357A (en) * | 1898-09-06 | The norbis petcrs co | ||
US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
US5198380A (en) * | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
DE69034227T2 (de) * | 1989-04-13 | 2007-05-03 | Sandisk Corp., Sunnyvale | EEprom-System mit Blocklöschung |
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5053839A (en) | 1990-01-23 | 1991-10-01 | Texas Instruments Incorporated | Floating gate memory cell and device |
IT1243303B (it) * | 1990-07-24 | 1994-05-26 | Sgs Thomson Microelectronics | Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione |
US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
US20080079059A1 (en) | 1991-04-24 | 2008-04-03 | Eon Silicon Solution Inc. | Method of manufacturing a nonvolatile semiconductor memory device and select gate device having a stacked gate structure |
US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
US5315541A (en) * | 1992-07-24 | 1994-05-24 | Sundisk Corporation | Segmented column memory array |
JP2750986B2 (ja) * | 1992-10-27 | 1998-05-18 | 尚茂 玉蟲 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
US5604032A (en) | 1993-10-19 | 1997-02-18 | Matsushita Electric Industrial Co., Ltd. | Fluorine-containing carboxylic acid amine salt and a magnetic recording medium with the same thereon |
EP0694211B1 (en) * | 1994-02-17 | 2001-06-20 | National Semiconductor Corporation | A method for reducing the spacing between the horizontally-adjacent floating gates of a flash eprom array |
US5756385A (en) * | 1994-03-30 | 1998-05-26 | Sandisk Corporation | Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
US5661053A (en) * | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
US5640032A (en) * | 1994-09-09 | 1997-06-17 | Nippon Steel Corporation | Non-volatile semiconductor memory device with improved rewrite speed |
US5498560A (en) | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
JP2655124B2 (ja) * | 1995-03-06 | 1997-09-17 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
EP0827608B1 (de) | 1995-05-23 | 1998-11-11 | Daimler-Benz Aktiengesellschaft | Verfahren zur rechnergestützten messung und prüfung von elektrischen schaltungen, insbesondere von elektronischen baugruppen, und prüfplatz zur durchführung des verfahrens |
US5579259A (en) * | 1995-05-31 | 1996-11-26 | Sandisk Corporation | Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors |
US5680345A (en) | 1995-06-06 | 1997-10-21 | Advanced Micro Devices, Inc. | Nonvolatile memory cell with vertical gate overlap and zero birds beaks |
DE19525070C2 (de) | 1995-07-10 | 2001-12-06 | Infineon Technologies Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
JP3366173B2 (ja) | 1995-07-31 | 2003-01-14 | シャープ株式会社 | 不揮発性半導体メモリの製造方法 |
US5712179A (en) * | 1995-10-31 | 1998-01-27 | Sandisk Corporation | Method of making triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates |
KR0179163B1 (ko) * | 1995-12-26 | 1999-03-20 | 문정환 | 비휘발성 메모리 셀 및 그 제조방법 |
US5903495A (en) * | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
KR100192551B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 반도체 메모리 소자 및 그의 제조방법 |
US5786988A (en) * | 1996-07-02 | 1998-07-28 | Sandisk Corporation | Integrated circuit chips made bendable by forming indentations in their back surfaces flexible packages thereof and methods of manufacture |
US5751038A (en) | 1996-11-26 | 1998-05-12 | Philips Electronics North America Corporation | Electrically erasable and programmable read only memory (EEPROM) having multiple overlapping metallization layers |
JP3512976B2 (ja) * | 1997-03-21 | 2004-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
JPH10320988A (ja) | 1997-05-23 | 1998-12-04 | Sony Corp | 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法 |
JP3583583B2 (ja) | 1997-07-08 | 2004-11-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5851881A (en) | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
JP3540579B2 (ja) | 1997-11-07 | 2004-07-07 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US5867429A (en) * | 1997-11-19 | 1999-02-02 | Sandisk Corporation | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates |
US5981335A (en) * | 1997-11-20 | 1999-11-09 | Vanguard International Semiconductor Corporation | Method of making stacked gate memory cell structure |
JP3447939B2 (ja) | 1997-12-10 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体メモリ及びデータ読み出し方法 |
US6069382A (en) * | 1998-02-11 | 2000-05-30 | Cypress Semiconductor Corp. | Non-volatile memory cell having a high coupling ratio |
JP4056611B2 (ja) * | 1998-03-17 | 2008-03-05 | 富士通株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法 |
US6403421B1 (en) | 1998-04-22 | 2002-06-11 | Sony Corporation | Semiconductor nonvolatile memory device and method of producing the same |
JP3298509B2 (ja) * | 1998-06-12 | 2002-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100297712B1 (ko) * | 1998-07-23 | 2001-08-07 | 윤종용 | 고집적화를위한불휘발성메모리및그제조방법 |
KR100284739B1 (ko) * | 1998-09-25 | 2001-05-02 | 윤종용 | 불휘발성메모리장치제조방법 |
JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
TW399288B (en) | 1998-12-24 | 2000-07-21 | United Microelectronics Corp | Structure of flash memory and the manufacturing method thereof |
US6281075B1 (en) | 1999-01-27 | 2001-08-28 | Sandisk Corporation | Method of controlling of floating gate oxide growth by use of an oxygen barrier |
CN1691331A (zh) * | 1999-02-01 | 2005-11-02 | 株式会社日立制作所 | 半导体集成电路器件 |
US6256225B1 (en) * | 1999-02-26 | 2001-07-03 | Micron Technology, Inc. | Construction and application for non-volatile reprogrammable switches |
US6159801A (en) | 1999-04-26 | 2000-12-12 | Taiwan Semiconductor Manufacturing Company | Method to increase coupling ratio of source to floating gate in split-gate flash |
US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
US6235586B1 (en) * | 1999-07-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications |
EP1104023A1 (en) | 1999-11-26 | 2001-05-30 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising non-volatile memory cells |
JP2001168306A (ja) | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR100317488B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
JP2002026151A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 半導体メモリ装置 |
US6529410B1 (en) * | 2000-09-20 | 2003-03-04 | Advanced Micro Devices, Inc. | NAND array structure and method with buried layer |
US6512263B1 (en) * | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
TW457713B (en) * | 2000-10-06 | 2001-10-01 | Winbond Electronics Corp | Manufacturing method of EEPROM cell |
JP3984020B2 (ja) | 2000-10-30 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
US6654217B2 (en) * | 2000-12-29 | 2003-11-25 | Square D Company | Quick responding instantaneous trip system |
US6738289B2 (en) | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
US6559009B2 (en) * | 2001-03-29 | 2003-05-06 | Macronix International Co. Ltd. | Method of fabricating a high-coupling ratio flash memory |
KR100598092B1 (ko) | 2001-05-18 | 2006-07-07 | 삼성전자주식회사 | 플래시 메모리 및 그 형성 방법 |
JP2002359308A (ja) | 2001-06-01 | 2002-12-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US6522580B2 (en) | 2001-06-27 | 2003-02-18 | Sandisk Corporation | Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states |
US6762092B2 (en) | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
WO2004001852A1 (en) | 2002-06-19 | 2003-12-31 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled nand |
US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
US6770932B2 (en) | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
US6888755B2 (en) | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
JP3927156B2 (ja) | 2003-02-26 | 2007-06-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4005962B2 (ja) | 2003-09-22 | 2007-11-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7154779B2 (en) | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
US7355237B2 (en) | 2004-02-13 | 2008-04-08 | Sandisk Corporation | Shield plate for limiting cross coupling between floating gates |
US7183153B2 (en) | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
US7385015B2 (en) | 2004-10-12 | 2008-06-10 | Exxonmobil Chemical Patents Inc. | Trialkylaluminum treated supports |
JP4521366B2 (ja) | 2006-02-22 | 2010-08-11 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
US7615445B2 (en) | 2006-09-21 | 2009-11-10 | Sandisk Corporation | Methods of reducing coupling between floating gates in nonvolatile memory |
-
2001
- 2001-08-08 US US09/925,102 patent/US6762092B2/en not_active Expired - Lifetime
-
2002
- 2002-08-06 TW TW091117683A patent/TW560049B/zh not_active IP Right Cessation
- 2002-08-07 WO PCT/US2002/025025 patent/WO2003015173A2/en active Application Filing
- 2002-08-07 KR KR1020107006235A patent/KR101032266B1/ko not_active IP Right Cessation
- 2002-08-07 AU AU2002324633A patent/AU2002324633A1/en not_active Abandoned
- 2002-08-07 JP JP2003519998A patent/JP4753536B2/ja not_active Expired - Fee Related
- 2002-08-07 EP EP02759287A patent/EP1415346A2/en not_active Withdrawn
- 2002-08-07 KR KR1020047002026A patent/KR100965112B1/ko active IP Right Grant
- 2002-08-07 CN CN02815618A patent/CN100578793C/zh not_active Expired - Lifetime
- 2002-08-07 EP EP10010263A patent/EP2267774A3/en not_active Withdrawn
-
2004
- 2004-03-12 US US10/799,180 patent/US6953970B2/en not_active Expired - Fee Related
-
2005
- 2005-04-20 US US11/111,129 patent/US7211866B2/en not_active Expired - Fee Related
-
2007
- 2007-03-22 US US11/689,775 patent/US7858472B2/en not_active Expired - Lifetime
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1154732A (ja) * | 1997-06-06 | 1999-02-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH1126731A (ja) * | 1997-06-27 | 1999-01-29 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH11186419A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2000024076A (ja) * | 1998-07-08 | 2000-01-25 | Kazuko Tsutsumi | 血液循環促進袋 |
US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
JP2001024076A (ja) * | 1999-06-30 | 2001-01-26 | Hyundai Electronics Ind Co Ltd | フラッシュeepromセル及びその製造方法 |
WO2001041199A1 (en) * | 1999-12-03 | 2001-06-07 | Intel Corporation | Integrated memory cell and method of fabrication |
Also Published As
Publication number | Publication date |
---|---|
AU2002324633A1 (en) | 2003-02-24 |
EP2267774A3 (en) | 2011-10-12 |
CN100578793C (zh) | 2010-01-06 |
WO2003015173A3 (en) | 2004-02-19 |
US20050201154A1 (en) | 2005-09-15 |
JP2004538644A (ja) | 2004-12-24 |
US7858472B2 (en) | 2010-12-28 |
KR101032266B1 (ko) | 2011-05-06 |
US7211866B2 (en) | 2007-05-01 |
KR20100051728A (ko) | 2010-05-17 |
US20040175888A1 (en) | 2004-09-09 |
US6953970B2 (en) | 2005-10-11 |
WO2003015173A2 (en) | 2003-02-20 |
US6762092B2 (en) | 2004-07-13 |
EP1415346A2 (en) | 2004-05-06 |
US20040095797A1 (en) | 2004-05-20 |
KR20040035732A (ko) | 2004-04-29 |
EP2267774A2 (en) | 2010-12-29 |
TW560049B (en) | 2003-11-01 |
CN1543676A (zh) | 2004-11-03 |
US20070161191A1 (en) | 2007-07-12 |
KR100965112B1 (ko) | 2010-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4753536B2 (ja) | 不揮発性メモリ集積回路を形成する方法 | |
US6953964B2 (en) | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming | |
US7183153B2 (en) | Method of manufacturing self aligned non-volatile memory cells | |
US8288225B2 (en) | Method of reducing coupling between floating gates in nonvolatile memory | |
US7087951B2 (en) | Non-volatile memory cells utilizing substrate trenches | |
US6420231B1 (en) | Processing techniques for making a dual floating gate EEPROM cell array | |
JP5072357B2 (ja) | 不揮発性メモリセルアレイを作る方法 | |
US20140193966A1 (en) | Methods of manufacturing vertical semiconductor devices | |
US20070020854A1 (en) | Be-directional read/program non-volatile floating gate memory cell with independent controllable control gates, and array thereof, and method of formation | |
US20050237807A1 (en) | Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation | |
US20080074920A1 (en) | Nonvolatile Memory with Reduced Coupling Between Floating Gates | |
JP2980171B2 (ja) | スプリットゲート型フラッシュメモリセルの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100521 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110510 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110524 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4753536 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |