JP3298509B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、フローティング
ゲートを有するメモリセルを備えた半導体装置の製造方
法に関する。
ゲートを有するメモリセルを備えた半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来の一般的なフラッシュメモリを、図
２を用いて説明する。図２において、（ａ）はフラッシ
ュメモリの一部であるメモリセル部分を示す平面図であ
る。また、（ｂ）は断面図である。このフラッシュメモ
リのメモリセル２４１は、半導体基板２０１上にゲート
絶縁膜２０２を介してフローティングゲート２０３が形
成されている。このフローティングゲート２０３は、図
２（ｂ）に示すように、その断面が「Ｔ」文字形に形成
され、上部が横にせり出すように形成されている。この
ような形状とすることで、フローティングゲート２０３
の容量を大きくしている。
２を用いて説明する。図２において、（ａ）はフラッシ
ュメモリの一部であるメモリセル部分を示す平面図であ
る。また、（ｂ）は断面図である。このフラッシュメモ
リのメモリセル２４１は、半導体基板２０１上にゲート
絶縁膜２０２を介してフローティングゲート２０３が形
成されている。このフローティングゲート２０３は、図
２（ｂ）に示すように、その断面が「Ｔ」文字形に形成
され、上部が横にせり出すように形成されている。この
ような形状とすることで、フローティングゲート２０３
の容量を大きくしている。
【０００３】また、半導体基板２０１のゲート絶縁膜２
０２両脇には、ソース２０４およびドレイン２０５が形
成され、また、素子分離用の分離酸化膜２０６により領
域が区画され分離されている。また、フローティングゲ
ート２０３上にはＯＮＯ膜２０７を介して制御ゲート２
０８が形成されている。この制御ゲート２０８がワード
線の一部となる。また、複数のフローティングゲート２
０３共通にソース２０４およびドレイン２０５が形成さ
れ、その共通に形成されたドレイン２０５がビット線の
一部として用いられている。このフラッシュメモリは、
図２に示すように、紙面横方向に分離酸化膜２０６で区
画されたメモリセル２４１が複数配列している。また、
紙面縦方向には、フローティングゲート２０３が複数配
置され、それらで１つのメモリセル列を構成している。
０２両脇には、ソース２０４およびドレイン２０５が形
成され、また、素子分離用の分離酸化膜２０６により領
域が区画され分離されている。また、フローティングゲ
ート２０３上にはＯＮＯ膜２０７を介して制御ゲート２
０８が形成されている。この制御ゲート２０８がワード
線の一部となる。また、複数のフローティングゲート２
０３共通にソース２０４およびドレイン２０５が形成さ
れ、その共通に形成されたドレイン２０５がビット線の
一部として用いられている。このフラッシュメモリは、
図２に示すように、紙面横方向に分離酸化膜２０６で区
画されたメモリセル２４１が複数配列している。また、
紙面縦方向には、フローティングゲート２０３が複数配
置され、それらで１つのメモリセル列を構成している。
【０００４】以上示したように、上述のフラッシュメモ
リでは、複数のメモリセル２４１に共通してソース２０
４とドレイン２０５を配置し、そのドレイン２０５をビ
ット線の一部として用い、ビット線に引き出すためのコ
ンタクトを複数のメモリセルに１つ配置するようにし
た。このため、図２の紙面縦方向にメモリセルの間隔を
狭めることが可能となり、セルサイズの縮小化を図るこ
とが可能となる。そして、このフラッシュメモリでは、
ソース２０４およびドレイン２０５上には、不純物を導
入したポリシリコンからなる配線２０４ａ，２０５ａが
形成されている。このように、配線２０４ａ，２０５ａ
を備えることで、ビット線の一部として用いたソース２
０４およびドレイン２０５の電気抵抗を低減するように
している。なお、この配線２０４ａ，２０５ａは、側壁
絶縁膜２１３および絶縁膜２１６により、フローティン
グゲート２０３と絶縁分離されている。
リでは、複数のメモリセル２４１に共通してソース２０
４とドレイン２０５を配置し、そのドレイン２０５をビ
ット線の一部として用い、ビット線に引き出すためのコ
ンタクトを複数のメモリセルに１つ配置するようにし
た。このため、図２の紙面縦方向にメモリセルの間隔を
狭めることが可能となり、セルサイズの縮小化を図るこ
とが可能となる。そして、このフラッシュメモリでは、
ソース２０４およびドレイン２０５上には、不純物を導
入したポリシリコンからなる配線２０４ａ，２０５ａが
形成されている。このように、配線２０４ａ，２０５ａ
を備えることで、ビット線の一部として用いたソース２
０４およびドレイン２０５の電気抵抗を低減するように
している。なお、この配線２０４ａ，２０５ａは、側壁
絶縁膜２１３および絶縁膜２１６により、フローティン
グゲート２０３と絶縁分離されている。
【０００５】次に、このフラッシュメモリの製造に関し
て説明する。まず、図３（ａ）に示すように、半導体基
板２０１上の所定の領域に、薄い絶縁膜２０２ａを介し
て下部電極２０３ａを形成し、この下部電極２０３ａを
マスクとしてイオン注入することなどにより、自己整合
的にソース２０４およびドレイン２０５を形成する。そ
の、下部電極２０３ａは、例えばその電極材料からなる
膜を形成した後、公知のフォトリソグラフィ技術などに
よりパターニングすることで形成すればよい。なお、下
部電極２０３ａは、たとえば、不純物が導入されたポリ
シリコンから構成すればよい。
て説明する。まず、図３（ａ）に示すように、半導体基
板２０１上の所定の領域に、薄い絶縁膜２０２ａを介し
て下部電極２０３ａを形成し、この下部電極２０３ａを
マスクとしてイオン注入することなどにより、自己整合
的にソース２０４およびドレイン２０５を形成する。そ
の、下部電極２０３ａは、例えばその電極材料からなる
膜を形成した後、公知のフォトリソグラフィ技術などに
よりパターニングすることで形成すればよい。なお、下
部電極２０３ａは、たとえば、不純物が導入されたポリ
シリコンから構成すればよい。
【０００６】次いで、図３（ｂ）に示すように、薄い絶
縁膜２０２ａの露出している領域を除去し、下部電極２
０３ａしたにゲート絶縁膜２０２が残された状態とす
る。加えて、下部電極２０３ａ側面に、側壁絶縁膜２１
３を形成する。また、側壁絶縁膜２１３は、絶縁物から
構成されている。この側壁絶縁膜２１３は、よく知られ
ているように、下部電極２０３ａを形成した後、この上
に絶縁膜を所定の厚さに形成し、ついで、垂直異方性を
有するドライエッチングによりエッチバックすることな
どにより形成すればよい。なお、半導体基板２０１はた
とえばｐ形であり、ソース２０４およびドレイン２０５
は、たとえばｎ形の不純物が導入された領域である。
縁膜２０２ａの露出している領域を除去し、下部電極２
０３ａしたにゲート絶縁膜２０２が残された状態とす
る。加えて、下部電極２０３ａ側面に、側壁絶縁膜２１
３を形成する。また、側壁絶縁膜２１３は、絶縁物から
構成されている。この側壁絶縁膜２１３は、よく知られ
ているように、下部電極２０３ａを形成した後、この上
に絶縁膜を所定の厚さに形成し、ついで、垂直異方性を
有するドライエッチングによりエッチバックすることな
どにより形成すればよい。なお、半導体基板２０１はた
とえばｐ形であり、ソース２０４およびドレイン２０５
は、たとえばｎ形の不純物が導入された領域である。
【０００７】次に、下部電極２０３ａを含む半導体基板
２０１上に不純物が導入されたポリシリコン膜を形成
し、これを下部電極２０３ａ上部が露出するまでエッチ
バックし、図３（ｃ）に示すように、下部電極２０３ａ
および側壁絶縁膜２１３の両脇に、導電体膜２１４が形
成された状態とする。次に、素子分離領域の導電体膜２
１４を除去し、加えて、その領域の半導体基板２０１に
溝を形成し、その溝にたとえばシリコン酸化物などから
なる絶縁物を埋め込むことで、図３（ｄ）に示すよう
に、分離酸化膜２０６を形成する。この結果、ソース２
０４およびドレイン２０５上には、配線２０４ａ，２０
５ａが形成されることになる。
２０１上に不純物が導入されたポリシリコン膜を形成
し、これを下部電極２０３ａ上部が露出するまでエッチ
バックし、図３（ｃ）に示すように、下部電極２０３ａ
および側壁絶縁膜２１３の両脇に、導電体膜２１４が形
成された状態とする。次に、素子分離領域の導電体膜２
１４を除去し、加えて、その領域の半導体基板２０１に
溝を形成し、その溝にたとえばシリコン酸化物などから
なる絶縁物を埋め込むことで、図３（ｄ）に示すよう
に、分離酸化膜２０６を形成する。この結果、ソース２
０４およびドレイン２０５上には、配線２０４ａ，２０
５ａが形成されることになる。
【０００８】つぎに、図３（ｅ）に示すように、絶縁膜
２１６を形成し、次いで、図３（ｆ）に示すように、公
知のフォトリソグラフィ技術およびエッチング技術を用
い、下部電極２０３ａ上部を除去して露出させる。そし
て、それらの上に不純物が導入されたポリシリコン膜を
形成し、これを公知のフォトリソグラフィ技術およびエ
ッチング技術を用いてパターニングすることで、図３
（ｇ）に示すように、下部電極２０３ａに接触して上部
電極２０３ａを形成する。この結果、下部電極２０３ａ
と上部電極２０３ｂとからなる断面がＴ字型となったフ
ローティングゲート２０３が形成されることになる。こ
の後、フローティングゲート２０３上にＯＮＯ膜２０７
を形成し、この上に制御ゲート２０８を形成すればよ
い。
２１６を形成し、次いで、図３（ｆ）に示すように、公
知のフォトリソグラフィ技術およびエッチング技術を用
い、下部電極２０３ａ上部を除去して露出させる。そし
て、それらの上に不純物が導入されたポリシリコン膜を
形成し、これを公知のフォトリソグラフィ技術およびエ
ッチング技術を用いてパターニングすることで、図３
（ｇ）に示すように、下部電極２０３ａに接触して上部
電極２０３ａを形成する。この結果、下部電極２０３ａ
と上部電極２０３ｂとからなる断面がＴ字型となったフ
ローティングゲート２０３が形成されることになる。こ
の後、フローティングゲート２０３上にＯＮＯ膜２０７
を形成し、この上に制御ゲート２０８を形成すればよ
い。
【０００９】
【発明が解決しようとする課題】しかしながら従来で
は、前述したように、フローティングゲートを２つの電
極で構成しているため、このフラッシュメモリの製造工
程が増大してしまうという問題があった。この発明は、
以上のような問題点を解消するためになされたものであ
り、フローティングゲートがソースおよびドレイン上の
領域にまで延在しているフラッシュメモリを、従来に比
較してより短い工程数で製造できるようにすることを目
的とする。
は、前述したように、フローティングゲートを２つの電
極で構成しているため、このフラッシュメモリの製造工
程が増大してしまうという問題があった。この発明は、
以上のような問題点を解消するためになされたものであ
り、フローティングゲートがソースおよびドレイン上の
領域にまで延在しているフラッシュメモリを、従来に比
較してより短い工程数で製造できるようにすることを目
的とする。
【００１０】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、まず、第１導電形の半導体基板上にダミー
パタンを形成し、次に、ダミーパタン両脇の半導体基板
の所定の領域に第２導電形の不純物をイオン注入法によ
り導入してソースおよびドレインを形成し、次に、ソー
スおよびドレイン上にそれぞれに接触した導電性を有す
る材料からなる配線層を形成する。次に、ダミーパタン
を選択的に除去して半導体基板表面を露出させ、次い
で、ダミーパタンを除去することで露出させた半導体基
板表面および配線層の露出している面にゲート絶縁膜お
よび層間絶縁膜を形成する。次に、ゲート絶縁膜および
層間絶縁膜上に導電性を有する材料からなり、ソースお
よびドレインの上の領域に延在したフローティングゲー
トを形成する。そして、フローティングゲートを覆うよ
うに分離絶縁膜を形成し、そのフローティングゲート上
に分離絶縁膜を介して制御ゲートを形成するようにし
た。この結果、ソースおよびドレイン上の領域にまで延
在した形状のフローティングゲートを備えたメモリセル
が形成される。そして、そのフローティングゲートは、
１回の膜の形成とその加工とで製造された一体構造とな
っている。
製造方法は、まず、第１導電形の半導体基板上にダミー
パタンを形成し、次に、ダミーパタン両脇の半導体基板
の所定の領域に第２導電形の不純物をイオン注入法によ
り導入してソースおよびドレインを形成し、次に、ソー
スおよびドレイン上にそれぞれに接触した導電性を有す
る材料からなる配線層を形成する。次に、ダミーパタン
を選択的に除去して半導体基板表面を露出させ、次い
で、ダミーパタンを除去することで露出させた半導体基
板表面および配線層の露出している面にゲート絶縁膜お
よび層間絶縁膜を形成する。次に、ゲート絶縁膜および
層間絶縁膜上に導電性を有する材料からなり、ソースお
よびドレインの上の領域に延在したフローティングゲー
トを形成する。そして、フローティングゲートを覆うよ
うに分離絶縁膜を形成し、そのフローティングゲート上
に分離絶縁膜を介して制御ゲートを形成するようにし
た。この結果、ソースおよびドレイン上の領域にまで延
在した形状のフローティングゲートを備えたメモリセル
が形成される。そして、そのフローティングゲートは、
１回の膜の形成とその加工とで製造された一体構造とな
っている。
【００１１】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の実施の形態にお
ける半導体装置の製造方法を説明するための断面図であ
る。この実施の形態においては、まず、図１（ａ）に示
すように、たとえばｐ形の半導体基板１０１上の所定の
領域に、シリコン酸化物からなる薄い絶縁膜１２１を介
してシリコン窒化物からなるダミーパタン１０３ａを形
成する。そして、このダミーパタン１０３ａをマスクと
し、たとえばｎ形の不純物をイオン注入することなどに
より、自己整合的にソース１０４およびドレイン１０５
を形成する。
参照して説明する。図１は、この発明の実施の形態にお
ける半導体装置の製造方法を説明するための断面図であ
る。この実施の形態においては、まず、図１（ａ）に示
すように、たとえばｐ形の半導体基板１０１上の所定の
領域に、シリコン酸化物からなる薄い絶縁膜１２１を介
してシリコン窒化物からなるダミーパタン１０３ａを形
成する。そして、このダミーパタン１０３ａをマスクと
し、たとえばｎ形の不純物をイオン注入することなどに
より、自己整合的にソース１０４およびドレイン１０５
を形成する。
【００１２】その、ダミーパタン１０３ａは、例えばそ
のシリコン窒化物からなる膜を形成した後、公知のフォ
トリソグラフィ技術などによりパターニングすることで
形成すればよい。なお、このように、ダミーパタン１０
３ａにシリコン窒化物を用いる場合は、前述したよう
に、シリコン酸化物からなる薄い絶縁膜１２１を形成し
ておくことで、ダミーパタン１０３ａ形成時に発生する
ストレスをその薄い絶縁膜１２１で吸収できる。
のシリコン窒化物からなる膜を形成した後、公知のフォ
トリソグラフィ技術などによりパターニングすることで
形成すればよい。なお、このように、ダミーパタン１０
３ａにシリコン窒化物を用いる場合は、前述したよう
に、シリコン酸化物からなる薄い絶縁膜１２１を形成し
ておくことで、ダミーパタン１０３ａ形成時に発生する
ストレスをその薄い絶縁膜１２１で吸収できる。
【００１３】次いで、図１（ｂ）に示すように、薄い絶
縁膜１２１の露出している領域を除去し、ダミーパタン
１０３ａしたに薄い絶縁膜１２１が残された状態とす
る。次に、ダミーパタン１０３ａを含む半導体基板１０
１上に不純物が導入されたポリシリコン膜を形成し、こ
れをダミーパタン１０３ａ上部が露出するまでエッチバ
ックし、図１（ｃ）に示すように、ダミーパタン１０３
ａおよび側壁絶縁膜１１３の両脇に、導電体膜１１４が
形成された状態とする。次に、素子分離領域の導電体膜
１１４を除去し、加えて、その領域の半導体基板１０１
に溝を形成し、その溝にたとえばシリコン酸化物などか
らなる絶縁物を埋め込むことで、図１（ｄ）に示すよう
に、分離酸化膜１０６を形成する。この結果、ソース１
０４およびドレイン１０５上には、配線１０４ａ，１０
５ａが形成されることになる。
縁膜１２１の露出している領域を除去し、ダミーパタン
１０３ａしたに薄い絶縁膜１２１が残された状態とす
る。次に、ダミーパタン１０３ａを含む半導体基板１０
１上に不純物が導入されたポリシリコン膜を形成し、こ
れをダミーパタン１０３ａ上部が露出するまでエッチバ
ックし、図１（ｃ）に示すように、ダミーパタン１０３
ａおよび側壁絶縁膜１１３の両脇に、導電体膜１１４が
形成された状態とする。次に、素子分離領域の導電体膜
１１４を除去し、加えて、その領域の半導体基板１０１
に溝を形成し、その溝にたとえばシリコン酸化物などか
らなる絶縁物を埋め込むことで、図１（ｄ）に示すよう
に、分離酸化膜１０６を形成する。この結果、ソース１
０４およびドレイン１０５上には、配線１０４ａ，１０
５ａが形成されることになる。
【００１４】そして、この実施の形態では、図１（ｅ）
に示すように、シリコンに対してシリコン窒化物および
シリコン酸化物が選択的に除去されるエッチングによ
り、ダミーパタン１０３ａおよび薄い絶縁膜１２１を除
去する。たとえば、燐酸溶液をエッチング液としたウエ
ットエッチングにより、ダミーパタン１０３ａを選択的
に除去する。次いで、フッ酸などをエッチング液とした
ウエットエッチングにより、薄い絶縁膜１２１を除去す
ればよい。この結果、配線１０４ａ，１０５ａの間のチ
ャネル領域となる半導体基板１０１が露出する。
に示すように、シリコンに対してシリコン窒化物および
シリコン酸化物が選択的に除去されるエッチングによ
り、ダミーパタン１０３ａおよび薄い絶縁膜１２１を除
去する。たとえば、燐酸溶液をエッチング液としたウエ
ットエッチングにより、ダミーパタン１０３ａを選択的
に除去する。次いで、フッ酸などをエッチング液とした
ウエットエッチングにより、薄い絶縁膜１２１を除去す
ればよい。この結果、配線１０４ａ，１０５ａの間のチ
ャネル領域となる半導体基板１０１が露出する。
【００１５】次に、図１（ｆ）に示すように、その露出
した半導体基板１０１表面にゲート絶縁膜１０２を形成
する。また、配線１０４ａ，１０５ａの表面に層間絶縁
膜１２２を形成する。これらは、乾燥酸素雰囲気で８５
０℃程度に加熱するドライ酸化により行えばよい。この
ように、ドライ酸化を行うようにすれば、シリコンが露
出している領域にシリコン酸化膜が形成されるので、ゲ
ート絶縁膜１０２と層間絶縁膜１２２とが同時に形成で
きる。また、配線１０４ａ，１０５ａは不純物が導入さ
れたポリシリコンであるので、同一のドライ酸化でも半
導体基板１０１表面に比較して３〜４倍程度に厚く酸化
膜が形成される。
した半導体基板１０１表面にゲート絶縁膜１０２を形成
する。また、配線１０４ａ，１０５ａの表面に層間絶縁
膜１２２を形成する。これらは、乾燥酸素雰囲気で８５
０℃程度に加熱するドライ酸化により行えばよい。この
ように、ドライ酸化を行うようにすれば、シリコンが露
出している領域にシリコン酸化膜が形成されるので、ゲ
ート絶縁膜１０２と層間絶縁膜１２２とが同時に形成で
きる。また、配線１０４ａ，１０５ａは不純物が導入さ
れたポリシリコンであるので、同一のドライ酸化でも半
導体基板１０１表面に比較して３〜４倍程度に厚く酸化
膜が形成される。
【００１６】次に、ゲート絶縁膜１０２および層間絶縁
膜１２２が形成された上に、不純物が導入されたポリシ
リコン膜を形成し、これを公知のフォトリソグラフィ技
術およびエッチング技術を用いてパターニングすること
で、図１（ｇ）に示すように、フローティングゲート１
０３を形成する。このように、この実施の形態によれ
ば、膜形成−パターニングという工程１回でフローティ
ングゲート１０３が形成できるので、工程数を大幅に削
減できるようになる。次いで、図１（ｈ）に示すよう
に、酸化膜を窒化膜で挾んだ構成のＯＮＯ膜１０７を形
成する。そして、このＯＮＯ膜１０７上にたとえば不純
物が導入されたポリシリコンからなる制御ゲート１０８
を形成すれば、メモリセルが構成されることになる。
膜１２２が形成された上に、不純物が導入されたポリシ
リコン膜を形成し、これを公知のフォトリソグラフィ技
術およびエッチング技術を用いてパターニングすること
で、図１（ｇ）に示すように、フローティングゲート１
０３を形成する。このように、この実施の形態によれ
ば、膜形成−パターニングという工程１回でフローティ
ングゲート１０３が形成できるので、工程数を大幅に削
減できるようになる。次いで、図１（ｈ）に示すよう
に、酸化膜を窒化膜で挾んだ構成のＯＮＯ膜１０７を形
成する。そして、このＯＮＯ膜１０７上にたとえば不純
物が導入されたポリシリコンからなる制御ゲート１０８
を形成すれば、メモリセルが構成されることになる。
【００１７】なお、上述では、ダミーパタン１０３ａを
シリコン窒化物から構成するようにしたが、これに限る
ものではなく、シリコン酸化物から構成するようにして
もよい。この場合、薄い絶縁膜１２１は形成しなくても
よい。また、図１（ｃ）に示す状態とするためのエッチ
バックは、たとえば、化学的機械研磨（ＣＭＰ）で行う
ようにすればよい。この場合、ダミーパタン１０３ａを
シリコン窒化物から構成しておくことで、ＣＭＰのスト
ッパーとしての機能も発揮されることになる。ただし、
ダミーパタン１０３ａは、シリコン窒化物またはシリコ
ン酸化物に限るものではない。所定のエッチング条件に
おいて、ソース１０４，ドレイン１０５上に形成される
配線１０４ａ，１０５ａの材料よりはやくエッチングさ
れる材料を、ダミーパタン１０３ａに用いるようにすれ
ばよい。
シリコン窒化物から構成するようにしたが、これに限る
ものではなく、シリコン酸化物から構成するようにして
もよい。この場合、薄い絶縁膜１２１は形成しなくても
よい。また、図１（ｃ）に示す状態とするためのエッチ
バックは、たとえば、化学的機械研磨（ＣＭＰ）で行う
ようにすればよい。この場合、ダミーパタン１０３ａを
シリコン窒化物から構成しておくことで、ＣＭＰのスト
ッパーとしての機能も発揮されることになる。ただし、
ダミーパタン１０３ａは、シリコン窒化物またはシリコ
ン酸化物に限るものではない。所定のエッチング条件に
おいて、ソース１０４，ドレイン１０５上に形成される
配線１０４ａ，１０５ａの材料よりはやくエッチングさ
れる材料を、ダミーパタン１０３ａに用いるようにすれ
ばよい。
【００１８】
【発明の効果】以上説明したように、この発明では、ま
ず、第１導電形の半導体基板上にダミーパタンを形成
し、次に、ダミーパタン両脇の半導体基板の所定の領域
に第２導電形の不純物を導入してソースおよびドレイン
を形成し、次に、ソースおよびドレイン上にそれぞれに
接触した導電性を有する材料からなる配線層を形成す
る。次に、ダミーパタンを選択的に除去して半導体基板
表面を露出させ、次いで、第４の工程で露出させた半導
体基板表面および導電体膜の露出している面にゲート絶
縁膜および層間絶縁膜を形成する。次に、ゲート絶縁膜
および層間絶縁膜上に導電性を有する材料からなる導電
体膜を形成し、次いで、その導電体膜を加工してゲート
絶縁膜および層間絶縁膜上にソースおよびドレインの上
の領域に延在したフローティングゲートを形成する。そ
して、フローティングゲートを覆うように分離絶縁膜を
形成し、そのフローティングゲート上に分離絶縁膜を介
して制御ゲートを形成し、半導体装置を製造するように
した。この結果、ソースおよびドレイン上の領域にまで
延在した形状のフローティングゲートを備えたメモリセ
ルが形成される。そして、そのフローティングゲート
は、１回の膜の形成とその加工とで製造された一体構造
となっている。したがって、この発明によれば、フロー
ティングゲートがソースおよびドレイン上の領域にまで
延在しているフラッシュメモリを、従来に比較してより
短い工程数で製造できるようになる。
ず、第１導電形の半導体基板上にダミーパタンを形成
し、次に、ダミーパタン両脇の半導体基板の所定の領域
に第２導電形の不純物を導入してソースおよびドレイン
を形成し、次に、ソースおよびドレイン上にそれぞれに
接触した導電性を有する材料からなる配線層を形成す
る。次に、ダミーパタンを選択的に除去して半導体基板
表面を露出させ、次いで、第４の工程で露出させた半導
体基板表面および導電体膜の露出している面にゲート絶
縁膜および層間絶縁膜を形成する。次に、ゲート絶縁膜
および層間絶縁膜上に導電性を有する材料からなる導電
体膜を形成し、次いで、その導電体膜を加工してゲート
絶縁膜および層間絶縁膜上にソースおよびドレインの上
の領域に延在したフローティングゲートを形成する。そ
して、フローティングゲートを覆うように分離絶縁膜を
形成し、そのフローティングゲート上に分離絶縁膜を介
して制御ゲートを形成し、半導体装置を製造するように
した。この結果、ソースおよびドレイン上の領域にまで
延在した形状のフローティングゲートを備えたメモリセ
ルが形成される。そして、そのフローティングゲート
は、１回の膜の形成とその加工とで製造された一体構造
となっている。したがって、この発明によれば、フロー
ティングゲートがソースおよびドレイン上の領域にまで
延在しているフラッシュメモリを、従来に比較してより
短い工程数で製造できるようになる。
【図１】 この発明の実施の形態における半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２】 従来の一般的なフラッシュメモリのメモリセ
ルの構成を示す平面図および断面図である。
ルの構成を示す平面図および断面図である。
【図３】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
１０１…半導体基板、１０２…ゲート絶縁膜、１０３…
フローティングゲート、１０３ａ…ダミーパタン、１０
４…ソース、１０５…ドレイン、１０６…分離酸化膜、
１０７…ＯＮＯ膜、１０８…制御ゲート、１２１…薄い
絶縁膜、１２２…層間絶縁膜。
フローティングゲート、１０３ａ…ダミーパタン、１０
４…ソース、１０５…ドレイン、１０６…分離酸化膜、
１０７…ＯＮＯ膜、１０８…制御ゲート、１２１…薄い
絶縁膜、１２２…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788
Claims (2)
- 【請求項１】 第１導電形の半導体基板上にダミーパタ
ンを形成する第１の工程と、この第１の工程の後、 前記ダミーパタン両脇の前記半導
体基板の所定の領域に第２導電形の不純物をイオン注入
法により導入してソースおよびドレインを形成する第２
の工程と、この第２の工程の後、 前記ソースおよびドレイン上にそ
れぞれに接触した導電性を有する材料からなる配線層を
形成する第３の工程と、この第３の工程の後、 前記ダミーパタンを選択的に除去
して前記半導体基板表面を露出させる第４の工程と、この第４の工程の後、 前記第４の工程で露出させた半導
体基板表面および前記配線層の露出している面にゲート
絶縁膜および層間絶縁膜を形成する第５の工程と、 前記ゲート絶縁膜および層間絶縁膜上に導電性を有する
材料からなり、前記ソースおよびドレイン上の領域に延
在したフローティングゲートを形成する第６の工程と、この第６の工程の後、 前記フローティングゲートを覆う
ように分離絶縁膜を形成する第７の工程と、この第７の工程の後、 前記フローティングゲート上に前
記分離絶縁膜を介して制御ゲートを形成する第８の工程
とを少なくとも備えたことを特徴とする半導体装置の製
造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ダミーパタンをシリコン窒化物から構成し、前記半
導体基板上にシリコン酸化物からなる酸化膜を介して形
成することを特徴とする半導体装置の製造方法。
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|---|---|---|---|
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| KR1019990021802A KR100334477B1 (ko) | 1998-06-12 | 1999-06-11 | 반도체장치의 제조방법 |
| CN99109522A CN1111905C (zh) | 1998-06-12 | 1999-06-12 | 半导体器件的制造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16494498A JP3298509B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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Family
ID=15802826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16494498A Expired - Fee Related JP3298509B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置の製造方法 |
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| US6933554B1 (en) * | 2000-07-11 | 2005-08-23 | Advanced Micro Devices, Inc. | Recessed tunnel oxide profile for improved reliability in NAND devices |
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| KR100419744B1 (ko) * | 2001-06-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 제조 방법 |
| US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| US6475863B1 (en) * | 2002-05-17 | 2002-11-05 | Advanced Micro Devices, Inc. | Method for fabricating self-aligned gate of flash memory cell |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
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|---|---|---|---|---|
| DE3413829A1 (de) * | 1984-04-10 | 1985-10-17 | Hahn-Meitner-Institut für Kernforschung Berlin GmbH, 1000 Berlin | Mos-dosimeter |
| JPH06104451A (ja) * | 1992-09-22 | 1994-04-15 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP2889061B2 (ja) * | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
| JPH07106443A (ja) | 1993-09-30 | 1995-04-21 | Nkk Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH08264664A (ja) | 1995-03-17 | 1996-10-11 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100209724B1 (ko) * | 1996-08-21 | 1999-07-15 | 구본준 | 플래쉬 메모리 및 이의 제조방법 |
| TW466758B (en) * | 1998-10-26 | 2001-12-01 | United Microelectronics Corp | Manufacturing method of flash memory |
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- 1998-06-12 JP JP16494498A patent/JP3298509B2/ja not_active Expired - Fee Related
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1999
- 1999-06-11 KR KR1019990021802A patent/KR100334477B1/ko not_active IP Right Cessation
- 1999-06-12 CN CN99109522A patent/CN1111905C/zh not_active Expired - Fee Related
- 1999-06-14 US US09/332,109 patent/US6429072B1/en not_active Expired - Fee Related
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| CN1111905C (zh) | 2003-06-18 |
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| US20020063276A1 (en) | 2002-05-30 |
| US6429072B1 (en) | 2002-08-06 |
| CN1239325A (zh) | 1999-12-22 |
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