JPH06291328A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06291328A JPH06291328A JP5074397A JP7439793A JPH06291328A JP H06291328 A JPH06291328 A JP H06291328A JP 5074397 A JP5074397 A JP 5074397A JP 7439793 A JP7439793 A JP 7439793A JP H06291328 A JPH06291328 A JP H06291328A
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- Japan
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- polycrystalline silicon
- film
- silicon film
- wiring
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【目的】 平坦化された多結晶シリコン配線構造を持つ
半導体装置を提供する。 【構成】 第１多結晶シリコン膜１４を選択的に熱酸化
して酸化膜１４Ｂを形成し、フローティングゲート１４
Ａをパターニングする。これにより、フローティングゲ
ート１４Ａどうしの間に酸化膜１４Ｂが介在され、電気
的に分離することができる。このように、第１多結晶シ
リコン膜１４に段差を形成しないため、平坦性が向上す
る。
半導体装置を提供する。 【構成】 第１多結晶シリコン膜１４を選択的に熱酸化
して酸化膜１４Ｂを形成し、フローティングゲート１４
Ａをパターニングする。これにより、フローティングゲ
ート１４Ａどうしの間に酸化膜１４Ｂが介在され、電気
的に分離することができる。このように、第１多結晶シ
リコン膜１４に段差を形成しないため、平坦性が向上す
る。
Description
【０００１】
【産業上の利用分野】この発明は、多結晶シリコン配線
を備える半導体装置に関する。特に、多結晶シリコン配
線の段差を無くし平坦性を高めた半導体装置の製造方法
に係わる。
を備える半導体装置に関する。特に、多結晶シリコン配
線の段差を無くし平坦性を高めた半導体装置の製造方法
に係わる。
【０００２】
【従来の技術及びこの発明が解決しようとする課題】Ｌ
ＳＩデバイスにおける高密度・高集積化の目覚ましい進
展に伴い、配線の多層化が顕著に進んでいる。このよう
な多層配線構造における重要課題は、増大する表面段差
をいかに制御するかという点にある。
ＳＩデバイスにおける高密度・高集積化の目覚ましい進
展に伴い、配線の多層化が顕著に進んでいる。このよう
な多層配線構造における重要課題は、増大する表面段差
をいかに制御するかという点にある。
【０００３】配線段差に伴う弊害の顕著な例として、例
えば、スタックゲート構造をもつ不揮発性半導体装置
（ＥＰＲＯＭ，ＥＥＰＲＯＭ等）がある。図１１はこの
例のワード線方向要部断面である。その製造方法はシリ
コン基板１上に、周知の技術を用いてＬＯＣＯＳ酸化膜
２及びゲート酸化膜３を形成した後、全面に第１多結晶
シリコン膜４を堆積する。次に、ＬＯＣＯＳ酸化膜２上
の第１多結晶シリコン膜４をエッチングして、第１多結
晶シリコン膜４をフローティングゲートとして分離させ
る。そして、全面に絶縁膜５を堆積させる。次に、この
絶縁膜５の上に第２多結晶シリコン膜６，タングステン
シリサイド（ＷＳｉｘ）膜７を順次堆積させてポリサイ
ド構造のコントロールゲートとする。
えば、スタックゲート構造をもつ不揮発性半導体装置
（ＥＰＲＯＭ，ＥＥＰＲＯＭ等）がある。図１１はこの
例のワード線方向要部断面である。その製造方法はシリ
コン基板１上に、周知の技術を用いてＬＯＣＯＳ酸化膜
２及びゲート酸化膜３を形成した後、全面に第１多結晶
シリコン膜４を堆積する。次に、ＬＯＣＯＳ酸化膜２上
の第１多結晶シリコン膜４をエッチングして、第１多結
晶シリコン膜４をフローティングゲートとして分離させ
る。そして、全面に絶縁膜５を堆積させる。次に、この
絶縁膜５の上に第２多結晶シリコン膜６，タングステン
シリサイド（ＷＳｉｘ）膜７を順次堆積させてポリサイ
ド構造のコントロールゲートとする。
【０００４】しかしながら、上記製造方法では、第１多
結晶シリコン膜４のエッチングによりＬＯＣＯＳ酸化膜
２上に断面凹形状の段差が生じ、この段差部上に堆積さ
れる膜のうち特にタングステンシリサイド膜７に図１１
に示すような亀裂８が入り抵抗増加になりアクセスタイ
ムが遅れる問題があった。また、ともすると段差の度合
により、タングステンシリサイド膜７が段差部で切断さ
れることが危惧される。さらに、第１多結晶シリコン膜
４のエッチング断面における肩部ａは、尖った形状とな
り、この部分に電界が集中し、書き込み後の電荷が放出
される可能性がある。このため、フローティングゲート
となる第１多結晶シリコン膜４を十分に酸化して電界集
中を起こす尖った部分を絶縁膜とする必要がある。この
ような配線段差に伴う弊害や平坦性の悪化の問題は、不
揮発性半導体装置のみの問題ではなく、各種の半導体装
置に共通している。
結晶シリコン膜４のエッチングによりＬＯＣＯＳ酸化膜
２上に断面凹形状の段差が生じ、この段差部上に堆積さ
れる膜のうち特にタングステンシリサイド膜７に図１１
に示すような亀裂８が入り抵抗増加になりアクセスタイ
ムが遅れる問題があった。また、ともすると段差の度合
により、タングステンシリサイド膜７が段差部で切断さ
れることが危惧される。さらに、第１多結晶シリコン膜
４のエッチング断面における肩部ａは、尖った形状とな
り、この部分に電界が集中し、書き込み後の電荷が放出
される可能性がある。このため、フローティングゲート
となる第１多結晶シリコン膜４を十分に酸化して電界集
中を起こす尖った部分を絶縁膜とする必要がある。この
ような配線段差に伴う弊害や平坦性の悪化の問題は、不
揮発性半導体装置のみの問題ではなく、各種の半導体装
置に共通している。
【０００５】この発明は、このような従来の問題点に着
目して創案されたものである。そして、この発明が解決
しようとする課題は、配線段差がなく平坦化された半導
体装置を得るには、どのような手段を講じればよいかと
いう点にある。
目して創案されたものである。そして、この発明が解決
しようとする課題は、配線段差がなく平坦化された半導
体装置を得るには、どのような手段を講じればよいかと
いう点にある。
【０００６】
【課題を解決するための手段】この出願の請求項１記載
の発明は、半導体基板上に多結晶シリコン膜を全面に堆
積させた後、該多結晶シリコン膜の配線として用いる部
分以外の部分を酸化してシリコン酸化膜に変えること
を、その解決手段としている。
の発明は、半導体基板上に多結晶シリコン膜を全面に堆
積させた後、該多結晶シリコン膜の配線として用いる部
分以外の部分を酸化してシリコン酸化膜に変えること
を、その解決手段としている。
【０００７】また、この出願の請求項２記載の発明は、
半導体基板上に多結晶シリコン膜を全面に堆積させた
後、該多結晶シリコン膜の配線部分以外の部分に、該配
線部分に導入される不純物と導電型を異にする不純物を
導入することを、解決手段としている。
半導体基板上に多結晶シリコン膜を全面に堆積させた
後、該多結晶シリコン膜の配線部分以外の部分に、該配
線部分に導入される不純物と導電型を異にする不純物を
導入することを、解決手段としている。
【０００８】
【作用】この出願の請求項１記載の発明においては、多
結晶シリコン膜からシリコン酸化膜に変化した部分が絶
縁膜となり、除去する必要がなくなり、配線形成に伴う
段差は生じない。このため、半導体装置の平坦性が向上
する。
結晶シリコン膜からシリコン酸化膜に変化した部分が絶
縁膜となり、除去する必要がなくなり、配線形成に伴う
段差は生じない。このため、半導体装置の平坦性が向上
する。
【０００９】また、この出願の請求項２記載の発明にお
いては、多結晶シリコン膜の配線部分以外の部分に、配
線部分に導入される不純物と導電型を異にする不純物を
導入することにより、配線部分との間にＰ−Ｎ接合がで
き、電気的に分離する作用を有する。このため、配線部
分以外の多結晶シリコン膜を除去する必要がなく、配線
形成において段差は生じない。このため、半導体装置の
平坦性が向上する。
いては、多結晶シリコン膜の配線部分以外の部分に、配
線部分に導入される不純物と導電型を異にする不純物を
導入することにより、配線部分との間にＰ−Ｎ接合がで
き、電気的に分離する作用を有する。このため、配線部
分以外の多結晶シリコン膜を除去する必要がなく、配線
形成において段差は生じない。このため、半導体装置の
平坦性が向上する。
【００１０】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。以下に説
明する２つの実施例は、ＥＰＲＯＭのフローティングゲ
ートとコントロールゲートを積み重ねて構成するスタッ
クゲート構造の製造に本発明を適用した例である。
詳細を図面に示す実施例に基づいて説明する。以下に説
明する２つの実施例は、ＥＰＲＯＭのフローティングゲ
ートとコントロールゲートを積み重ねて構成するスタッ
クゲート構造の製造に本発明を適用した例である。
【００１１】（実施例１）この実施例は、第１多結晶シ
リコン膜でフローティングゲートを形成する際に、部分
的に酸化を行って、１つの第１多結晶シリコン膜中に導
電性を有するゲート部と絶縁部とを形成したもである。
リコン膜でフローティングゲートを形成する際に、部分
的に酸化を行って、１つの第１多結晶シリコン膜中に導
電性を有するゲート部と絶縁部とを形成したもである。
【００１２】以下、本実施例の製造工程を順次説明す
る。先ず、図１に示すように、シリコン基板１１上に、
周知のＬＯＣＯＳ技術を用いてＬＯＣＯＳ酸化膜１２を
メモリセル設計に従って形成する。さらに、ゲート酸化
膜１３を同図に示すように形成する。次に、図２に示す
ように、フローティングゲートとなる第１多結晶シリコ
ン膜１４をＣＶＤ法により全面に堆積させる。この第１
多結晶シリコン膜１４の膜厚は、１００〜１５０ｎｍと
した。また、第１多結晶シリコン膜１４に、周知の技術
でリン（Ｐ）を導入する。この後、図３に示すように、
第１多結晶シリコン膜１４上にＳｉＮ膜１５を堆積させ
る。このＳｉＮ膜１５の成膜は、ＣＶＤ法を用いて行
う。そして、その膜厚は、５０〜１００ｎｍとした。
る。先ず、図１に示すように、シリコン基板１１上に、
周知のＬＯＣＯＳ技術を用いてＬＯＣＯＳ酸化膜１２を
メモリセル設計に従って形成する。さらに、ゲート酸化
膜１３を同図に示すように形成する。次に、図２に示す
ように、フローティングゲートとなる第１多結晶シリコ
ン膜１４をＣＶＤ法により全面に堆積させる。この第１
多結晶シリコン膜１４の膜厚は、１００〜１５０ｎｍと
した。また、第１多結晶シリコン膜１４に、周知の技術
でリン（Ｐ）を導入する。この後、図３に示すように、
第１多結晶シリコン膜１４上にＳｉＮ膜１５を堆積させ
る。このＳｉＮ膜１５の成膜は、ＣＶＤ法を用いて行
う。そして、その膜厚は、５０〜１００ｎｍとした。
【００１３】次に、図４に示すように、第１多結晶シリ
コン膜１４のフローティングゲートとなる領域の上方に
レジスト１６をパターニングする。なお、このレジスト
１６のパターニングは、ＳｉＮ膜１５上の全面にレジス
トを塗布し、フォトリソグラフィー技術を用いて行う。
次に、熱リン酸を用いて、レジスト１６で覆われていな
い部分のＳｉＮ膜１５をウェットエッチングする。な
お、ウェットエッチングは、他の薬液を用いても勿論よ
い。この際、ＳｉＮ膜１５が除去された後もオーバーエ
ッチングを行い、第１多結晶シリコン膜１４を半分の膜
厚までエッチングする（図５）。
コン膜１４のフローティングゲートとなる領域の上方に
レジスト１６をパターニングする。なお、このレジスト
１６のパターニングは、ＳｉＮ膜１５上の全面にレジス
トを塗布し、フォトリソグラフィー技術を用いて行う。
次に、熱リン酸を用いて、レジスト１６で覆われていな
い部分のＳｉＮ膜１５をウェットエッチングする。な
お、ウェットエッチングは、他の薬液を用いても勿論よ
い。この際、ＳｉＮ膜１５が除去された後もオーバーエ
ッチングを行い、第１多結晶シリコン膜１４を半分の膜
厚までエッチングする（図５）。
【００１４】次に、図６に示すように、ＳｉＮ膜１５で
覆われていない部分の第１多結晶シリコン膜１４を熱酸
化して酸化膜１４Ｂに変化させる。この酸化膜１４Ｂが
形成されたことにより、第１多結晶シリコン膜１４のう
ち多結晶シリコンの状態のままである部分はフローティ
ングゲート１４Ａとして形成されたことになる。このフ
ローティングゲート１４Ａの形成においては、第１多結
晶シリコン膜１４Ａを除去せずに酸化して残すものであ
るため、段差のない平坦な構造となる。なお、第１多結
晶シリコン膜１４は、酸素に晒れる部分から酸化され、
ＳｉＮ膜１５との界面も酸化され易い。このため、フロ
ーティングゲート１４Ａの端縁部は丸みを帯びているた
め、電界が集中することもなく、電荷保持特性に優れた
フローティングゲートとなる。また、予め第１多結晶シ
リコン膜１４をオーバーエッチングしたため、熱酸化で
厚みが増しても平坦性が保てる。
覆われていない部分の第１多結晶シリコン膜１４を熱酸
化して酸化膜１４Ｂに変化させる。この酸化膜１４Ｂが
形成されたことにより、第１多結晶シリコン膜１４のう
ち多結晶シリコンの状態のままである部分はフローティ
ングゲート１４Ａとして形成されたことになる。このフ
ローティングゲート１４Ａの形成においては、第１多結
晶シリコン膜１４Ａを除去せずに酸化して残すものであ
るため、段差のない平坦な構造となる。なお、第１多結
晶シリコン膜１４は、酸素に晒れる部分から酸化され、
ＳｉＮ膜１５との界面も酸化され易い。このため、フロ
ーティングゲート１４Ａの端縁部は丸みを帯びているた
め、電界が集中することもなく、電荷保持特性に優れた
フローティングゲートとなる。また、予め第１多結晶シ
リコン膜１４をオーバーエッチングしたため、熱酸化で
厚みが増しても平坦性が保てる。
【００１５】次に、ＳｉＮ膜１５を周知のエッチング技
術を用いて除去する。その後、図７に示すように、Ｓｉ
Ｏ2膜／ＳｉＮ膜／ＳｉＯ2膜の３層構造のＯＮＯ膜１６
を形成する。続いて、図８に示すようにＯＮＯ膜１６上
に第２多結晶シリコン膜１７，タングステンシリサイド
（ＷＳｉｘ）膜１８を順次堆積させる。これら第２多結
晶シリコン膜１７とタングステンシリサイド膜１８と
は、ポリサイド構造を構成し、コントロールゲートとな
る。このＷＳｉｘ膜１８は、下地が平坦であるため、段
切等を起こすことがない。このようにして形成された構
造の平面図は、図９に示す通りである。図９のＡ−Ａ断
面図が図８となる。なお、図９中１９は、コンタクトホ
ール部を示している。その後、ビット線方向に適宜スタ
ックゲート型にエッチングを行い、トランジスタを形成
すればよい。
術を用いて除去する。その後、図７に示すように、Ｓｉ
Ｏ2膜／ＳｉＮ膜／ＳｉＯ2膜の３層構造のＯＮＯ膜１６
を形成する。続いて、図８に示すようにＯＮＯ膜１６上
に第２多結晶シリコン膜１７，タングステンシリサイド
（ＷＳｉｘ）膜１８を順次堆積させる。これら第２多結
晶シリコン膜１７とタングステンシリサイド膜１８と
は、ポリサイド構造を構成し、コントロールゲートとな
る。このＷＳｉｘ膜１８は、下地が平坦であるため、段
切等を起こすことがない。このようにして形成された構
造の平面図は、図９に示す通りである。図９のＡ−Ａ断
面図が図８となる。なお、図９中１９は、コンタクトホ
ール部を示している。その後、ビット線方向に適宜スタ
ックゲート型にエッチングを行い、トランジスタを形成
すればよい。
【００１６】（実施例２）図１０（Ａ）〜（Ｂ）は、本
発明の実施例２の主な工程断面図を示している。本実施
例の特徴は、第１多結晶シリコン膜にフローティングゲ
ート中の不純物と導電型を異にする不純物を導入して、
フローティングゲートと導電型の異なる分離領域を形成
して、隣合うフローティングゲートどうしを電気的に分
離している点である。
発明の実施例２の主な工程断面図を示している。本実施
例の特徴は、第１多結晶シリコン膜にフローティングゲ
ート中の不純物と導電型を異にする不純物を導入して、
フローティングゲートと導電型の異なる分離領域を形成
して、隣合うフローティングゲートどうしを電気的に分
離している点である。
【００１７】以下、本実施例の主な工程を説明する。先
ず、図１０（Ａ）に示すように、上記実施例１と同様
に、シリコン基板１１に、ＬＯＣＯＳ酸化膜１２，ゲー
ト酸化膜１３を形成する。次に、図１０（Ｂ）に示すよ
うに、全面に第１多結晶シリコン膜１４を、ＣＶＤ法に
より堆積し、例えばｎ型の不純物を導入して導電膜にす
る。そして、第１多結晶シリコン膜１４のフローティン
グゲートとなるべき領域上にレジスト１６をパターニン
グする。このレジストをマスクとして、ｐ型の不純物を
イオン注入する。このイオン注入により、レジスト１６
で覆われていない部分の第１多結晶シリコン膜１４は、
フローティングゲート１４Ａとなる部分と異なる導電型
のｐ型層１４Ｃとなる。隣合うフローティングゲート１
４Ａどうしは、ｐ型層１４Ｃを介するため、電気的に分
離される。次に、レジスト１６を除去し、図１０（Ｃ）
に示すように、上記実施例１と同様のＯＮＯ膜１６，第
２多結晶シリコン膜１７，タングステンシリサイド膜１
８を順次堆積させる。
ず、図１０（Ａ）に示すように、上記実施例１と同様
に、シリコン基板１１に、ＬＯＣＯＳ酸化膜１２，ゲー
ト酸化膜１３を形成する。次に、図１０（Ｂ）に示すよ
うに、全面に第１多結晶シリコン膜１４を、ＣＶＤ法に
より堆積し、例えばｎ型の不純物を導入して導電膜にす
る。そして、第１多結晶シリコン膜１４のフローティン
グゲートとなるべき領域上にレジスト１６をパターニン
グする。このレジストをマスクとして、ｐ型の不純物を
イオン注入する。このイオン注入により、レジスト１６
で覆われていない部分の第１多結晶シリコン膜１４は、
フローティングゲート１４Ａとなる部分と異なる導電型
のｐ型層１４Ｃとなる。隣合うフローティングゲート１
４Ａどうしは、ｐ型層１４Ｃを介するため、電気的に分
離される。次に、レジスト１６を除去し、図１０（Ｃ）
に示すように、上記実施例１と同様のＯＮＯ膜１６，第
２多結晶シリコン膜１７，タングステンシリサイド膜１
８を順次堆積させる。
【００１８】本実施例では、第１多結晶シリコン膜１４
に対してイオン注入を行ったのみで、他の加工を施して
いないため、全く段差が発生することがない。また、第
１多結晶シリコン膜１４中にｐｎ接合が形成されるが、
不純物の濃度を調整することにより、充分な電気的分離
が可能となる。なお、本実施例においては、フローティ
ングゲート１４Ａをｎ型に設定したが、ｐ型にしてもよ
い。なお、その際には、ｐ型層１４Ｃはｎ型層に変更す
る。
に対してイオン注入を行ったのみで、他の加工を施して
いないため、全く段差が発生することがない。また、第
１多結晶シリコン膜１４中にｐｎ接合が形成されるが、
不純物の濃度を調整することにより、充分な電気的分離
が可能となる。なお、本実施例においては、フローティ
ングゲート１４Ａをｎ型に設定したが、ｐ型にしてもよ
い。なお、その際には、ｐ型層１４Ｃはｎ型層に変更す
る。
【００１９】以上、実施例１，２について説明したが、
本発明は、これらに限定されるものではなく、各種の変
更が可能である。
本発明は、これらに限定されるものではなく、各種の変
更が可能である。
【００２０】例えば、上記実施例１においては、各種の
酸化処理が可能であり、また、第１多結晶シリコン膜１
４のオーバーエッチングは行われなくても勿論よい。
酸化処理が可能であり、また、第１多結晶シリコン膜１
４のオーバーエッチングは行われなくても勿論よい。
【００２１】また、上記実施例１においては、ＳｉＮ膜
１５を熱酸化処理後に除去したが、除去せずに残してお
いてもよい。この場合は、ＳｉＮ膜１５を堆積させる前
に第１多結晶シリコン膜１４表面を熱酸化しておくとよ
い。さらに、ＳｉＮ膜１５の表面には、熱酸化処理の際
に酸化膜が形成されるため、ＯＮＯ構造となるため、工
程数が少なくてすむ。
１５を熱酸化処理後に除去したが、除去せずに残してお
いてもよい。この場合は、ＳｉＮ膜１５を堆積させる前
に第１多結晶シリコン膜１４表面を熱酸化しておくとよ
い。さらに、ＳｉＮ膜１５の表面には、熱酸化処理の際
に酸化膜が形成されるため、ＯＮＯ構造となるため、工
程数が少なくてすむ。
【００２２】なお、上記実施例１及び２は、ＥＰＲＯＭ
の作成に本発明を適用した例であるが、多結晶配線を用
いる他の各種の半導体装置にも本発明は適用できる。
の作成に本発明を適用した例であるが、多結晶配線を用
いる他の各種の半導体装置にも本発明は適用できる。
【００２３】
【発明の効果】以上の説明から明らかなように、請求項
１及び２記載の発明によれば、多結晶シリコン膜で配線
をパターニングした場合に段差のない構造となり、平坦
性を向上する効果がある。また、配線を積み重ねる構造
に適用すれば下層の多結晶シリコン配線が段差をもたな
いため、上層配線の段切れや亀裂を起こすのを防止でき
ると共に、上層配線の距離を縮めてスピードアップ化を
図ることができる。
１及び２記載の発明によれば、多結晶シリコン膜で配線
をパターニングした場合に段差のない構造となり、平坦
性を向上する効果がある。また、配線を積み重ねる構造
に適用すれば下層の多結晶シリコン配線が段差をもたな
いため、上層配線の段切れや亀裂を起こすのを防止でき
ると共に、上層配線の距離を縮めてスピードアップ化を
図ることができる。
【図１】この発明の実施例１の工程断面図。
【図２】この発明の実施例１の工程断面図。
【図３】この発明の実施例１の工程断面図。
【図４】この発明の実施例１の工程断面図。
【図５】この発明の実施例１の工程断面図。
【図６】この発明の実施例１の工程断面図。
【図７】この発明の実施例１の工程断面図。
【図８】この発明の実施例１の工程断面図。
【図９】実施例１の平面図。
【図１０】（Ａ）〜（Ｃ）はこの発明の実施例２の工程
断面図。
断面図。
【図１１】従来例の断面図。
１１…シリコン基板 １２…ＬＯＣＯＳ酸化膜 １４…第１多結晶シリコン膜 １４Ａ…フローティングゲート １４Ｂ…酸化膜 １４Ｃ…ｐ型層 １７…第２多結晶シリコン膜 １８…ＷＳｉｘ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (2)
- 【請求項１】 半導体基板上に多結晶シリコン膜を全面
に堆積させた後、該多結晶シリコン膜の配線として用い
る部分以外の部分を酸化してシリコン酸化膜に変えるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に多結晶シリコン膜を全面
に堆積させた後、該多結晶シリコン膜の配線部分以外の
部分に、該配線部分に導入される不純物と導電型を異に
する不純物を導入することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074397A JPH06291328A (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074397A JPH06291328A (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291328A true JPH06291328A (ja) | 1994-10-18 |
Family
ID=13546018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5074397A Pending JPH06291328A (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291328A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175486A (ja) * | 2003-12-09 | 2005-06-30 | Samsung Electronics Co Ltd | フラッシュメモリ素子の製造方法および該方法で製造したフラッシュメモリ素子 |
| JP2007526643A (ja) * | 2004-03-02 | 2007-09-13 | アトメル グルノーブル | 極めて小さな寸法の読出し用ダイオードを備えた集積回路 |
| WO2008120384A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
-
1993
- 1993-03-31 JP JP5074397A patent/JPH06291328A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175486A (ja) * | 2003-12-09 | 2005-06-30 | Samsung Electronics Co Ltd | フラッシュメモリ素子の製造方法および該方法で製造したフラッシュメモリ素子 |
| JP2007526643A (ja) * | 2004-03-02 | 2007-09-13 | アトメル グルノーブル | 極めて小さな寸法の読出し用ダイオードを備えた集積回路 |
| WO2008120384A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
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