JPH1117036A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH1117036A JPH1117036A JP9169881A JP16988197A JPH1117036A JP H1117036 A JPH1117036 A JP H1117036A JP 9169881 A JP9169881 A JP 9169881A JP 16988197 A JP16988197 A JP 16988197A JP H1117036 A JPH1117036 A JP H1117036A
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- resist pattern
- etching
- poly
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 イオン注入マスク用熱酸化膜の側壁幅を精度
良く制御でき、電気的特性が安定で製造工程が簡単な不
揮発性記憶装置とその製造方法を提供する。 【解決手段】 Ｐ型Ｓｉ基板１表面にゲート酸化膜、浮
遊ゲート用ポリＳｉ層３、窒化膜４を形成する。Ｓｉ基
板の活性領域を覆うように窒化膜上に形成したレジスト
パターンをマスクにして窒化膜、ポリＳｉ膜、ゲート酸
化膜を順次エッチングする。前記３層膜の線の片側のみ
にレジストパターンを形成し、片側のポリＳｉ層のみを
エッチし、ポリＳｉに制御性良くＡｓをイオン注入して
低濃度Ｎ型不純物領域７を形成する。次にＳｉ基板全面
に垂直にＡｓイオン注入し高濃度Ｎ型不純物域８を形成
し、非対象構造のＳ／Ｄが生じる。次に８００℃選択酸
化で平坦化し、熱リン酸で窒化膜を除去後浮遊用ポリＳ
ｉ層を堆積しＰイオン注入する。パターニング後ＯＮＯ
膜とポリＳｉ膜、ＷＳｉ膜を堆積後順次エッチし、層間
絶縁膜、接続孔、金属配線を形成する。
良く制御でき、電気的特性が安定で製造工程が簡単な不
揮発性記憶装置とその製造方法を提供する。 【解決手段】 Ｐ型Ｓｉ基板１表面にゲート酸化膜、浮
遊ゲート用ポリＳｉ層３、窒化膜４を形成する。Ｓｉ基
板の活性領域を覆うように窒化膜上に形成したレジスト
パターンをマスクにして窒化膜、ポリＳｉ膜、ゲート酸
化膜を順次エッチングする。前記３層膜の線の片側のみ
にレジストパターンを形成し、片側のポリＳｉ層のみを
エッチし、ポリＳｉに制御性良くＡｓをイオン注入して
低濃度Ｎ型不純物領域７を形成する。次にＳｉ基板全面
に垂直にＡｓイオン注入し高濃度Ｎ型不純物域８を形成
し、非対象構造のＳ／Ｄが生じる。次に８００℃選択酸
化で平坦化し、熱リン酸で窒化膜を除去後浮遊用ポリＳ
ｉ層を堆積しＰイオン注入する。パターニング後ＯＮＯ
膜とポリＳｉ膜、ＷＳｉ膜を堆積後順次エッチし、層間
絶縁膜、接続孔、金属配線を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法、更に詳しくは、フローティングゲート及びコ
ントロールゲートを有し、ソース／ドレイン領域が非対
称である、半導体記憶装置の製造方法に関するものであ
る。
製造方法、更に詳しくは、フローティングゲート及びコ
ントロールゲートを有し、ソース／ドレイン領域が非対
称である、半導体記憶装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来の非対称型不揮発性半導体記憶装置
であるフラッシュメモリの製造方法について、図１、図
８乃至図１３を用いて説明する。図１は非対称型不揮発
性半導体記憶装置であるフラッシュメモリの平面図であ
り、図８乃至図１０は図１のＸ−Ｘ断面における従来の
製造工程図であり、図１１乃至図１３は図１のＹ−Ｙ断
面における従来の製造工程図である。
であるフラッシュメモリの製造方法について、図１、図
８乃至図１３を用いて説明する。図１は非対称型不揮発
性半導体記憶装置であるフラッシュメモリの平面図であ
り、図８乃至図１０は図１のＸ−Ｘ断面における従来の
製造工程図であり、図１１乃至図１３は図１のＹ−Ｙ断
面における従来の製造工程図である。
【０００３】まず、Ｐ型シリコン基板２１表面にゲート
酸化膜２２を１００Å形成した後、フローティングゲー
ト用のポリシリコン層２３を２０００Å形成し、その
後、リン（31Ｐ+）を注入エネルギーを４０ｋｅＶ、ド
ーズ量を２．０×１０15ｃｍ-2としてイオン注入を行
い、薄膜のナイトライド膜２４を６００Å堆積する（図
８（ａ）、図１１（ａ））。
酸化膜２２を１００Å形成した後、フローティングゲー
ト用のポリシリコン層２３を２０００Å形成し、その
後、リン（31Ｐ+）を注入エネルギーを４０ｋｅＶ、ド
ーズ量を２．０×１０15ｃｍ-2としてイオン注入を行
い、薄膜のナイトライド膜２４を６００Å堆積する（図
８（ａ）、図１１（ａ））。
【０００４】次に、シリコン基板２１の活性領域部を覆
うように、薄膜のナイトライド膜２４上にレジストパタ
ーン２５を形成し、レジストパターン５５をマスクとし
てナイトライド膜２４、ポリシリコン膜２３、ゲート酸
化膜２２を順次エッチングする（図８（ｂ）、図１１
（ｂ））。
うように、薄膜のナイトライド膜２４上にレジストパタ
ーン２５を形成し、レジストパターン５５をマスクとし
てナイトライド膜２４、ポリシリコン膜２３、ゲート酸
化膜２２を順次エッチングする（図８（ｂ）、図１１
（ｂ））。
【０００５】次に、レジストパターンを除去した後、次
に、全面に、ヒ素（75Ａｓ+）、注入エネルギーを４０
ｋｅＶ、ドーズ量を５．０×１０13ｃｍ-2としてイオン
注入を行い、低濃度Ｎ型不純物領域２６を形成する（図
８（ｃ）、図１１（ｃ））。
に、全面に、ヒ素（75Ａｓ+）、注入エネルギーを４０
ｋｅＶ、ドーズ量を５．０×１０13ｃｍ-2としてイオン
注入を行い、低濃度Ｎ型不純物領域２６を形成する（図
８（ｃ）、図１１（ｃ））。
【０００６】次に、低濃度Ｎ型不純物領域２６のソース
側領域２６ａのみをレジストパターン２７で覆った後、
レジストパターン２７とナイトライド膜２４をマスクに
シリコン基板２１上の全面にヒ素（75Ａｓ+）を注入エ
ネルギーを４０ｋｅＶ、ドーズ量を３．０×１０15ｃｍ
-2を行い、ソース側に高濃度Ｎ型不純物領域２８を形成
する（図８（ｄ）、図１１（ｄ））。
側領域２６ａのみをレジストパターン２７で覆った後、
レジストパターン２７とナイトライド膜２４をマスクに
シリコン基板２１上の全面にヒ素（75Ａｓ+）を注入エ
ネルギーを４０ｋｅＶ、ドーズ量を３．０×１０15ｃｍ
-2を行い、ソース側に高濃度Ｎ型不純物領域２８を形成
する（図８（ｄ）、図１１（ｄ））。
【０００７】次に、レジストパターン２７を除去した後
に、シリコン基板２１上の全面にＣＶＤ法により、Ｓｉ
Ｏ2のＨＴＯ膜２９（絶縁膜）を３０００Å積層し（図
９（ａ）、図１２（ａ））、続いて、このＨＴＯ２９を
エッチバックすることにより、ナイトライド膜２４及び
フローティングゲート２３の側壁にのみサイドウォール
３０を形成し、このサイドウォール３０とナイトライド
膜２４をマスクに更に、シリコン基板２１上の全面に、
ヒ素（75Ａｓ+）を注入エネルギーを４０ｋｅＶ、ドー
ズ量を２．０×１０15ｃｍ-2としてイオン注入を行い、
自己整合的に、低濃度Ｎ型不純物領域３１及び高濃度Ｎ
型不純物領域３２を形成する（図９（ｂ）、図１２
（ｂ））。
に、シリコン基板２１上の全面にＣＶＤ法により、Ｓｉ
Ｏ2のＨＴＯ膜２９（絶縁膜）を３０００Å積層し（図
９（ａ）、図１２（ａ））、続いて、このＨＴＯ２９を
エッチバックすることにより、ナイトライド膜２４及び
フローティングゲート２３の側壁にのみサイドウォール
３０を形成し、このサイドウォール３０とナイトライド
膜２４をマスクに更に、シリコン基板２１上の全面に、
ヒ素（75Ａｓ+）を注入エネルギーを４０ｋｅＶ、ドー
ズ量を２．０×１０15ｃｍ-2としてイオン注入を行い、
自己整合的に、低濃度Ｎ型不純物領域３１及び高濃度Ｎ
型不純物領域３２を形成する（図９（ｂ）、図１２
（ｂ））。
【０００８】次に、シリコン基板２１上の全面に層間絶
縁膜３３（熱酸化膜又はＨＴＯ膜）を堆積する（図９
（ｃ）、図１２（ｃ））。その後、ＣＭＰ法を用いて、
平坦化を行った後、ナイトライド膜２４を熱リン酸にて
除去する（図１０（ａ）、図１３（ａ））。
縁膜３３（熱酸化膜又はＨＴＯ膜）を堆積する（図９
（ｃ）、図１２（ｃ））。その後、ＣＭＰ法を用いて、
平坦化を行った後、ナイトライド膜２４を熱リン酸にて
除去する（図１０（ａ）、図１３（ａ））。
【０００９】次に、ゲートカップリング比を上げるため
に、ポリシリコン層３４を１０００Å堆積し、全面にリ
ン（31Ｐ+）を注入エネルギーを６０ｋｅＶ、ドーズ量
を６．０×１０14ｃｍ-2としてイオン注入を行う。次
に、図示しないレジストパターンにてポリシリコン層３
４をパターニングし（図１０（ｂ）、図１３（ｂ））、
レジストパターンを除去した後、ＯＮＯ膜３５（ＨＴＯ
膜１５０Å／ＳｉＮ膜２５０Å／ＨＴＯ膜１００Å）を
形成し、コントロールゲート用のポリシリコン層３６を
１０００Å堆積し、その後、リン（31Ｐ+）を注入エネ
ルギーを６０ｋｅＶ、ドーズ量を３．０×１０15ｃｍ-2
としてイオン注入を行う。
に、ポリシリコン層３４を１０００Å堆積し、全面にリ
ン（31Ｐ+）を注入エネルギーを６０ｋｅＶ、ドーズ量
を６．０×１０14ｃｍ-2としてイオン注入を行う。次
に、図示しないレジストパターンにてポリシリコン層３
４をパターニングし（図１０（ｂ）、図１３（ｂ））、
レジストパターンを除去した後、ＯＮＯ膜３５（ＨＴＯ
膜１５０Å／ＳｉＮ膜２５０Å／ＨＴＯ膜１００Å）を
形成し、コントロールゲート用のポリシリコン層３６を
１０００Å堆積し、その後、リン（31Ｐ+）を注入エネ
ルギーを６０ｋｅＶ、ドーズ量を３．０×１０15ｃｍ-2
としてイオン注入を行う。
【００１０】更に、タングステンシリサイド層３７を１
０００Å堆積し、次に、図示しないレジストパターンを
マスクとして、タングステンシリサイド層３７、ポリシ
リコン層３６、ＯＮＯ膜３５、ポリシリコン層３４及び
２３、ゲート酸化膜２２を順次エッチングする（図１０
（ｃ）、図１３（ｃ））。
０００Å堆積し、次に、図示しないレジストパターンを
マスクとして、タングステンシリサイド層３７、ポリシ
リコン層３６、ＯＮＯ膜３５、ポリシリコン層３４及び
２３、ゲート酸化膜２２を順次エッチングする（図１０
（ｃ）、図１３（ｃ））。
【００１１】その後、公知の技術により、層間絶縁膜と
して、ＣＶＤ法によりＮＳＧ膜を１０００Å、ＢＰＳＧ
膜を５０００Å堆積させる。次に、９００℃で１０分の
メルト処理を行い、コンタクトホールをフォトリソ工程
により形成する。次に、スパッタリング法により、Ａｌ
−Ｓｉ−Ｃｕ膜を５０００Å堆積される。次に、フォト
リソ工程により、メタル配線を形成し、フラッシュメモ
リを完成させる。
して、ＣＶＤ法によりＮＳＧ膜を１０００Å、ＢＰＳＧ
膜を５０００Å堆積させる。次に、９００℃で１０分の
メルト処理を行い、コンタクトホールをフォトリソ工程
により形成する。次に、スパッタリング法により、Ａｌ
−Ｓｉ−Ｃｕ膜を５０００Å堆積される。次に、フォト
リソ工程により、メタル配線を形成し、フラッシュメモ
リを完成させる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術の製造方法では、ＨＴＯ膜のサイドウォール
を形成して、イオン注入を行っているため、ＨＴＯ膜の
サイドウォール幅を±０．０５μｍ以内に制御良くコン
トロールすることが難しい。サイドウォール幅が狭くな
れば、パンチスルーによる耐圧低下が起こり、逆に、サ
イドウォール幅が広くなれば読み出し電流の減少が起こ
り、メモリセルの電気的特性が安定しない。また、非対
称型セルを形成する工程が複雑であると共に工程数が多
い。
た従来技術の製造方法では、ＨＴＯ膜のサイドウォール
を形成して、イオン注入を行っているため、ＨＴＯ膜の
サイドウォール幅を±０．０５μｍ以内に制御良くコン
トロールすることが難しい。サイドウォール幅が狭くな
れば、パンチスルーによる耐圧低下が起こり、逆に、サ
イドウォール幅が広くなれば読み出し電流の減少が起こ
り、メモリセルの電気的特性が安定しない。また、非対
称型セルを形成する工程が複雑であると共に工程数が多
い。
【００１３】
【課題を解決するための手段】請求項１記載の本発明の
半導体記憶装置の製造方法は、第１導電型半導体基板上
の全面にトンネル酸化膜、第１のフローティングゲート
材料膜及びイオン注入防止膜を順次堆積させ、所定の形
状を有する第１のレジストパターンを用いてエッチング
することにより、Ｙ方向に延びる上記イオン注入防止膜
及び第１のフローティングゲートをＸ方向に複数本形成
する工程と、上記各イオン注入防止膜及び第１のフロー
ティングゲートのＸ方向の一端の側面を覆うように形成
された第２のレジストパターンをマスクに等方性エッチ
ングにより、上記第１のフローティングゲートの他端側
面を所定の量だけエッチングする工程と、上記第２のレ
ジストパターンを除去した後、上記イオン注入防止膜を
マスクに、上記第１導電型半導体基板に対して、第２導
電型不純物の斜めイオン注入を行い、低濃度不純物領域
を形成し、上記イオン注入防止膜をマスクに上記第１導
電型半導体基板に対して、第２導電型不純物の垂直イオ
ン注入を行い、高濃度不純物領域を形成することによ
り、Ｘ方向断面において上記第１のフローティングゲー
トに対して非対称の不純物領域を形成する工程とを有す
ることを特徴とするものである。
半導体記憶装置の製造方法は、第１導電型半導体基板上
の全面にトンネル酸化膜、第１のフローティングゲート
材料膜及びイオン注入防止膜を順次堆積させ、所定の形
状を有する第１のレジストパターンを用いてエッチング
することにより、Ｙ方向に延びる上記イオン注入防止膜
及び第１のフローティングゲートをＸ方向に複数本形成
する工程と、上記各イオン注入防止膜及び第１のフロー
ティングゲートのＸ方向の一端の側面を覆うように形成
された第２のレジストパターンをマスクに等方性エッチ
ングにより、上記第１のフローティングゲートの他端側
面を所定の量だけエッチングする工程と、上記第２のレ
ジストパターンを除去した後、上記イオン注入防止膜を
マスクに、上記第１導電型半導体基板に対して、第２導
電型不純物の斜めイオン注入を行い、低濃度不純物領域
を形成し、上記イオン注入防止膜をマスクに上記第１導
電型半導体基板に対して、第２導電型不純物の垂直イオ
ン注入を行い、高濃度不純物領域を形成することによ
り、Ｘ方向断面において上記第１のフローティングゲー
トに対して非対称の不純物領域を形成する工程とを有す
ることを特徴とするものである。
【００１４】また、請求項２記載の本発明の半導体装置
の製造方法は、上記非対称の不純物領域を形成した後、
選択酸化を行い、上記第１フローティングゲート間を酸
化膜で埋めることを特徴とする、請求項１記載の半導体
記憶装置の製造方法である。
の製造方法は、上記非対称の不純物領域を形成した後、
選択酸化を行い、上記第１フローティングゲート間を酸
化膜で埋めることを特徴とする、請求項１記載の半導体
記憶装置の製造方法である。
【００１５】更に、請求項３記載の本発明の半導体記憶
装置の製造方法は、上記非対称の不純物領域形成後、全
面に第２のフローティングゲート材料、絶縁膜及びコン
トロールゲート材料を堆積させ、第３のレジストパター
ンをマスクにエッチングし、所定の形状のコントロール
ゲート、第２のフローティングゲート及び第１のフロー
ティングゲートを形成する工程とを有することを特徴と
する、請求項１又は請求項２記載の半導体記憶装置の製
造方法である。
装置の製造方法は、上記非対称の不純物領域形成後、全
面に第２のフローティングゲート材料、絶縁膜及びコン
トロールゲート材料を堆積させ、第３のレジストパター
ンをマスクにエッチングし、所定の形状のコントロール
ゲート、第２のフローティングゲート及び第１のフロー
ティングゲートを形成する工程とを有することを特徴と
する、請求項１又は請求項２記載の半導体記憶装置の製
造方法である。
【００１６】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１７】図２乃至図４は図１におけるＸ−Ｘ断面に
おける本発明の一実施の形態の半導体記憶装置の製造工
程図であり、図５乃至図７は図１におけるＹ−Ｙ断面に
おける本発明の一実施の形態の半導体記憶装置の製造工
程図である。
おける本発明の一実施の形態の半導体記憶装置の製造工
程図であり、図５乃至図７は図１におけるＹ−Ｙ断面に
おける本発明の一実施の形態の半導体記憶装置の製造工
程図である。
【００１８】以下、図１乃至図７を用いて本発明の一実
施の形態の半導体記憶装置の製造工程を説明する。
施の形態の半導体記憶装置の製造工程を説明する。
【００１９】まず、Ｐ型シリコン基板１表面に、ゲート
酸化膜２を１００Å形成した後、フローティングゲート
用のポリシリコン層３を１０００Å形成し、その後、リ
ン（31Ｐ+）を注入エネルギーを４０ｋｅＶ、ドーズ量
を５．０×１０14ｃｍ-2でイオン注入を行い、ナイトラ
イド膜４を２０００Åを形成する（図２（ａ）、図５
（ａ））。このナイトライド膜４は後のヒ素注入時の注
入防止膜となる。
酸化膜２を１００Å形成した後、フローティングゲート
用のポリシリコン層３を１０００Å形成し、その後、リ
ン（31Ｐ+）を注入エネルギーを４０ｋｅＶ、ドーズ量
を５．０×１０14ｃｍ-2でイオン注入を行い、ナイトラ
イド膜４を２０００Åを形成する（図２（ａ）、図５
（ａ））。このナイトライド膜４は後のヒ素注入時の注
入防止膜となる。
【００２０】次に、シリコン基板１の活性領域を覆うよ
うにナイトライド膜４上にレジストパターン５を形成
し、レジストパターン５をマスクとしてナイトライド膜
４、ポリシリコン膜３を順次エッチングする（図２
（ｂ）、図５（ｂ））。尚、このエッチングの際、オー
バーエッチングにより、ゲート酸化膜２も若干エッチン
グされる。
うにナイトライド膜４上にレジストパターン５を形成
し、レジストパターン５をマスクとしてナイトライド膜
４、ポリシリコン膜３を順次エッチングする（図２
（ｂ）、図５（ｂ））。尚、このエッチングの際、オー
バーエッチングにより、ゲート酸化膜２も若干エッチン
グされる。
【００２１】次に、非対称構造型のセルを形成するため
に、先にエッチングしてできたナイトライド膜／ポリシ
リコン膜／ゲート酸化膜のラインの片側のみにレジスト
パターン６を形成する（図２（ｃ）、図５（ｃ））。
に、先にエッチングしてできたナイトライド膜／ポリシ
リコン膜／ゲート酸化膜のラインの片側のみにレジスト
パターン６を形成する（図２（ｃ）、図５（ｃ））。
【００２２】次に、等方性エッチングを行い、片側のポ
リシリコン層のみをエッチングする（図２（ｄ）、図５
（ｄ））。この時、ポリシリコン層は、ナイトライド膜
及び酸化膜に対して選択率の高いエッチング条件にて、
０．２μｍエッチングする。このエッチング条件として
は、例えば、装置としては、プラズマエッチャーを用
い、ガス流量比はＣＦ4／Ｏ2＝１５０／６０（ｓｃｃ
ｍ）、圧力は４０Ｐａ、マイクロ波パワーは５００Ｗと
する。最終的なゲート電極のＬ／Ｗは０．６５／０．３
５μｍである。
リシリコン層のみをエッチングする（図２（ｄ）、図５
（ｄ））。この時、ポリシリコン層は、ナイトライド膜
及び酸化膜に対して選択率の高いエッチング条件にて、
０．２μｍエッチングする。このエッチング条件として
は、例えば、装置としては、プラズマエッチャーを用
い、ガス流量比はＣＦ4／Ｏ2＝１５０／６０（ｓｃｃ
ｍ）、圧力は４０Ｐａ、マイクロ波パワーは５００Ｗと
する。最終的なゲート電極のＬ／Ｗは０．６５／０．３
５μｍである。
【００２３】次に、レジストパターン６を除去した後、
斜め注入より、ヒ素（75Ａｓ+）を、注入エネルギーを
４０ｋｅＶ、ドーズ量を５．０×１０13ｃｍ-2としてイ
オン注入を行い、低濃度Ｎ型不純物領域７を形成する
（図３（ａ）、図６（ａ））。この際、フローティング
ゲート間のスペースが０．４５μｍに対して注入角度２
８°とする。
斜め注入より、ヒ素（75Ａｓ+）を、注入エネルギーを
４０ｋｅＶ、ドーズ量を５．０×１０13ｃｍ-2としてイ
オン注入を行い、低濃度Ｎ型不純物領域７を形成する
（図３（ａ）、図６（ａ））。この際、フローティング
ゲート間のスペースが０．４５μｍに対して注入角度２
８°とする。
【００２４】次に、シリコン基板１上の全面に注入角度
を０°として、注入エネルギーを４０ｋｅＶ、ドーズ量
を３．０×１０15ｃｍ-2で、ヒ素をイオン注入し、高濃
度Ｎ型不純物領域８を形成する（図３（ｂ）、図６
（ｂ））。このとき、先にエッチングされた片側のポリ
シリコン上にはナイトライド膜がある。よって、先に形
成されたナイトライド膜直下の低濃度Ｎ型不純物領域７
ａには、高濃度のＮ型不純物であるヒ素は注入されな
い。よって、非対称型の構造のセルが形成される。
を０°として、注入エネルギーを４０ｋｅＶ、ドーズ量
を３．０×１０15ｃｍ-2で、ヒ素をイオン注入し、高濃
度Ｎ型不純物領域８を形成する（図３（ｂ）、図６
（ｂ））。このとき、先にエッチングされた片側のポリ
シリコン上にはナイトライド膜がある。よって、先に形
成されたナイトライド膜直下の低濃度Ｎ型不純物領域７
ａには、高濃度のＮ型不純物であるヒ素は注入されな
い。よって、非対称型の構造のセルが形成される。
【００２５】次に、シリコン基板１に対して、温度８０
０℃、時間１３分で選択酸化することにより、ポリシリ
コンの高さまでのスペース部分に膜厚が１０００Åの酸
化膜９を埋め込み、平坦化を行う（図３（ｃ）、図６
（ｃ））。この選択酸化工程の前に、ヒ素をイオン注入
していることで酸化が促進され、膜厚１０００Åの酸化
膜を形成する為に、ヒ素を打ち込んでいない場合に８０
０℃で２５０分必要であったアニールを、８００℃で１
３分で行うことができ、又、耐酸化膜を用いることが不
要となる。
０℃、時間１３分で選択酸化することにより、ポリシリ
コンの高さまでのスペース部分に膜厚が１０００Åの酸
化膜９を埋め込み、平坦化を行う（図３（ｃ）、図６
（ｃ））。この選択酸化工程の前に、ヒ素をイオン注入
していることで酸化が促進され、膜厚１０００Åの酸化
膜を形成する為に、ヒ素を打ち込んでいない場合に８０
０℃で２５０分必要であったアニールを、８００℃で１
３分で行うことができ、又、耐酸化膜を用いることが不
要となる。
【００２６】次に、熱リン酸処理にてナイトライド膜４
を除去した後、次にフローティング用のポリシリコン層
１０を１０００Å堆積し、その後全面に注入エネルギー
を６０ｋｅＶ、ドーズ量を６．０×１０14ｃｍ-2とし
て、リンをイオン注入する。ここで、フローティングゲ
ート用のポリシリコンを２回に分けて堆積するのは、フ
ローテーングゲート表面積を大きくして、ゲートカップ
リング比を上げるためである。
を除去した後、次にフローティング用のポリシリコン層
１０を１０００Å堆積し、その後全面に注入エネルギー
を６０ｋｅＶ、ドーズ量を６．０×１０14ｃｍ-2とし
て、リンをイオン注入する。ここで、フローティングゲ
ート用のポリシリコンを２回に分けて堆積するのは、フ
ローテーングゲート表面積を大きくして、ゲートカップ
リング比を上げるためである。
【００２７】次に、図示しないレジストパターンにてパ
ターニングし（図４（ａ）、図７（ａ））、レジストを
除去した後、ＯＮＯ膜１１（ＨＴＯ膜１５０Å／ＳｉＮ
膜２５０Å／ＨＴＯ膜１５０Å）を形成し、コントロー
ルゲート用のポリシリコン膜１２を１０００Å堆積し、
その後、注入エネルギーを６０ｋｅＶ、ドーズ量を５．
０×１０12ｃｍ-2としてリンをイオン注入する。更に、
タングステンシリサイド（ＷＳｉ）層１３を１０００Å
堆積し、次に図示しないレジストパターンをマスクとし
てタングステンシリサイド層１３、ポリシリコン層１
２、ＯＮＯ膜１１、ポリシリコン層１０及び３、ゲート
酸化膜２を順次エッチングする（図４（ｂ）、図７
（ｂ））。
ターニングし（図４（ａ）、図７（ａ））、レジストを
除去した後、ＯＮＯ膜１１（ＨＴＯ膜１５０Å／ＳｉＮ
膜２５０Å／ＨＴＯ膜１５０Å）を形成し、コントロー
ルゲート用のポリシリコン膜１２を１０００Å堆積し、
その後、注入エネルギーを６０ｋｅＶ、ドーズ量を５．
０×１０12ｃｍ-2としてリンをイオン注入する。更に、
タングステンシリサイド（ＷＳｉ）層１３を１０００Å
堆積し、次に図示しないレジストパターンをマスクとし
てタングステンシリサイド層１３、ポリシリコン層１
２、ＯＮＯ膜１１、ポリシリコン層１０及び３、ゲート
酸化膜２を順次エッチングする（図４（ｂ）、図７
（ｂ））。
【００２８】この後、公知技術により、層間絶縁膜とし
て、ＣＶＤ方によりＮＳＧ膜を１０００Å、ＢＰＳＧ膜
を５０００Å堆積させる。次に、９００℃で１０分のメ
ルト処理を行い、コンタクトホールをフォトリソ・エッ
チング工程により形成する。次に、スパッタリング法に
より、Ａｌ−Ｓｉ−Ｃｕ膜を５０００Å堆積させる。次
に、フォトリソ・エッチング工程により、メタル配線を
形成し、フラッシュメモリを完成させる。
て、ＣＶＤ方によりＮＳＧ膜を１０００Å、ＢＰＳＧ膜
を５０００Å堆積させる。次に、９００℃で１０分のメ
ルト処理を行い、コンタクトホールをフォトリソ・エッ
チング工程により形成する。次に、スパッタリング法に
より、Ａｌ−Ｓｉ−Ｃｕ膜を５０００Å堆積させる。次
に、フォトリソ・エッチング工程により、メタル配線を
形成し、フラッシュメモリを完成させる。
【００２９】
【発明の効果】以上、詳細に説明したように、本発明を
用いフローテーングゲートとなるポリシリコン層のチャ
ネル方向の断面における片側のみを等方性エッチングに
よりエッチングすることにより、±０．０５μｍ内で制
御性よくポリシリコン層を後退させることができる。よ
って、低濃度不純物領域が狭くなることによるパンチス
ルーによる耐圧低下や、逆に、広くなりすぎることによ
る読み出し電流の減少が生じず、フラッシュメモリ等の
フローティングゲートとコントロールゲートとを有する
不揮発性半導体記憶素子の電気的特性を安定できる。
用いフローテーングゲートとなるポリシリコン層のチャ
ネル方向の断面における片側のみを等方性エッチングに
よりエッチングすることにより、±０．０５μｍ内で制
御性よくポリシリコン層を後退させることができる。よ
って、低濃度不純物領域が狭くなることによるパンチス
ルーによる耐圧低下や、逆に、広くなりすぎることによ
る読み出し電流の減少が生じず、フラッシュメモリ等の
フローティングゲートとコントロールゲートとを有する
不揮発性半導体記憶素子の電気的特性を安定できる。
【００３０】また、イオン注入防止膜をマスクとして、
ヒ素のイオン注入を行っているため、自己整合的に左右
非対称な不純物領域をもったメモリセルが形成でき、非
対称型セルを形成するための工程数を削減できる。
ヒ素のイオン注入を行っているため、自己整合的に左右
非対称な不純物領域をもったメモリセルが形成でき、非
対称型セルを形成するための工程数を削減できる。
【００３１】また、請求項２記載の本発明を用いること
により、半導体記憶装置の表面の平坦性が向上する。
により、半導体記憶装置の表面の平坦性が向上する。
【００３２】更に、請求項３記載の本発明を用いること
により、フローテーングゲートの表面積を大きくするこ
とができるので、ゲートカップリング比を大きくするこ
とができる。
により、フローテーングゲートの表面積を大きくするこ
とができるので、ゲートカップリング比を大きくするこ
とができる。
【図１】従来技術及び本発明の非対称型フラッシュメモ
リの平面図である。
リの平面図である。
【図２】図１のＸ−Ｘ断面における本発明の一実施の形
態の半導体記憶装置の製造工程図である。
態の半導体記憶装置の製造工程図である。
【図３】図１のＸ−Ｘ断面における本発明の一実施の形
態の半導体記憶装置の製造工程図である。
態の半導体記憶装置の製造工程図である。
【図４】図１のＸ−Ｘ断面における本発明の一実施の形
態の半導体記憶装置の製造工程図である。
態の半導体記憶装置の製造工程図である。
【図５】図１のＹ−Ｙ断面における本発明の一実施の形
態の半導体記憶装置の製造工程図である。
態の半導体記憶装置の製造工程図である。
【図６】図１のＹ−Ｙ断面における本発明の一実施の形
態の半導体記憶装置の製造工程図である。
態の半導体記憶装置の製造工程図である。
【図７】図１のＹ−Ｙ断面における本発明の一実施の形
態の半導体記憶装置の製造工程図である。
態の半導体記憶装置の製造工程図である。
【図８】図１のＸ−Ｘ断面における従来の非対称型の半
導体記憶装置の製造工程図である。
導体記憶装置の製造工程図である。
【図９】図１のＸ−Ｘ断面における従来の非対称型の半
導体記憶装置の製造工程図である。
導体記憶装置の製造工程図である。
【図１０】図１のＸ−Ｘ断面における従来の非対称型の
半導体記憶装置の製造工程図である。
半導体記憶装置の製造工程図である。
【図１１】図１のＹ−Ｙ断面における従来の非対称型の
半導体記憶装置の製造工程図である。
半導体記憶装置の製造工程図である。
【図１２】図１のＹ−Ｙ断面における従来の非対称型の
半導体記憶装置の製造工程図である。
半導体記憶装置の製造工程図である。
【図１３】図１のＹ−Ｙ断面における従来の非対称型の
半導体記憶装置の製造工程図である。
半導体記憶装置の製造工程図である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３、１０、１２ ポリシリコン層 ４ ナイトライド膜 ５、６ レジストパターン ７、７ａ 低濃度Ｎ型不純物領域 ８ 高濃度Ｎ型不純物領域 ９ 酸化膜 １１ ＯＮＯ膜 １３ ＷＳｉ層
Claims (3)
- 【請求項１】 第１導電型半導体基板上の全面にトンネ
ル酸化膜、第１のフローティングゲート材料膜及びイオ
ン注入防止膜を順次堆積させ、所定の形状を有する第１
のレジストパターンを用いてエッチングすることによ
り、Ｙ方向に延びる上記イオン注入防止膜及び第１のフ
ローティングゲートをＸ方向に複数本形成する工程と、 上記各イオン注入防止膜及び第１のフローティングゲー
トのＸ方向の一端の側面を覆うように形成された第２の
レジストパターンをマスクに等方性エッチングにより、
上記第１のフローティングゲートの他端側面を所定の量
だけエッチングする工程と、 上記第２のレジストパターンを除去した後、上記イオン
注入防止膜をマスクに、上記第１導電型半導体基板に対
して、第２導電型不純物の斜めイオン注入を行い、低濃
度不純物領域を形成し、上記イオン注入防止膜をマスク
に上記第１導電型半導体基板に対して、第２導電型不純
物の垂直イオン注入を行い、高濃度不純物領域を形成す
ることにより、Ｘ方向断面において上記第１のフローテ
ィングゲートに対して非対称の不純物領域を形成する工
程とを有することを特徴とする、半導体記憶装置の製造
方法。 - 【請求項２】 上記非対称の不純物領域を形成した後、
選択酸化を行い、上記第１フローティングゲート間を酸
化膜で埋めることを特徴とする、請求項１記載の半導体
記憶装置の製造方法。 - 【請求項３】 上記非対称の不純物領域形成後、全面に
第２のフローティングゲート材料、絶縁膜及びコントロ
ールゲート材料を堆積させ、第３のレジストパターンを
マスクにエッチングし、所定の形状のコントロールゲー
ト、第２のフローティングゲート及び第１のフローティ
ングゲートを形成する工程とを有することを特徴とす
る、請求項１又は請求項２記載の半導体記憶装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169881A JPH1117036A (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置の製造方法 |
| US09/099,520 US6066531A (en) | 1997-06-26 | 1998-06-18 | Method for manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169881A JPH1117036A (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117036A true JPH1117036A (ja) | 1999-01-22 |
Family
ID=15894692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9169881A Pending JPH1117036A (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6066531A (ja) |
| JP (1) | JPH1117036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098510A (ja) * | 2006-10-13 | 2008-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509221B1 (en) | 2001-11-15 | 2003-01-21 | International Business Machines Corporation | Method for forming high performance CMOS devices with elevated sidewall spacers |
| US7294882B2 (en) * | 2004-09-28 | 2007-11-13 | Sandisk Corporation | Non-volatile memory with asymmetrical doping profile |
| JP5389075B2 (ja) * | 2011-03-03 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088318B2 (ja) * | 1990-05-09 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
| JPH04137558A (ja) * | 1990-09-27 | 1992-05-12 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2564725B2 (ja) * | 1991-12-24 | 1996-12-18 | 株式会社半導体エネルギー研究所 | Ｍｏｓ型トランジスタの作製方法 |
| JP3181741B2 (ja) * | 1993-01-11 | 2001-07-03 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3651964B2 (ja) * | 1994-11-01 | 2005-05-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5482879A (en) * | 1995-05-12 | 1996-01-09 | United Microelectronics Corporation | Process of fabricating split gate flash memory cell |
| JP3366173B2 (ja) * | 1995-07-31 | 2003-01-14 | シャープ株式会社 | 不揮発性半導体メモリの製造方法 |
| US5759896A (en) * | 1996-06-25 | 1998-06-02 | United Microelectronics Corporation | Process for fabricating memory cells of flash memory |
-
1997
- 1997-06-26 JP JP9169881A patent/JPH1117036A/ja active Pending
-
1998
- 1998-06-18 US US09/099,520 patent/US6066531A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098510A (ja) * | 2006-10-13 | 2008-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6066531A (en) | 2000-05-23 |
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