KR100351051B1 - 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명의 불휘발성 메모리 셀의 제조 방법에 의하면, 제1 도전형의 반도체 기판 위에 터널 산화막을 형성한다. 상호 일정 간격으로 이격되면서 비트 라인 방향으로 길게 늘어선 제1 폴리실리콘막 라인들을 터널 산화막 위에 형성한다. 제1 폴리실리콘막 라인들에 의해 한정되는 반도체 기판 내에 제2 도전형의 불순물 이온들 주입하여 소스 및 드레인 영역들을 형성한다. 제1 폴리실리콘막 라인들을 패터닝하여 아일랜드 형태의 제1 폴리실리콘막 패턴들을 형성한다. 제1 폴리실리콘막 패턴들 사이를 매립시키는 매립 산화막을 형성한다. 비트 라인 방향으로 길게 늘어선 제2 폴리실리콘막 라인들을 매립 산화막 및 제1 폴리실리콘막 패턴 위에 상호 이격되도록 형성하되, 제2 폴리실리콘막 라인들이 제1 폴리실리콘막 패턴들을 완전히 덮도록 한다. 제2 폴리실리콘막 라인들 및 매립 산화막의 노출 표면 위에 층간 절연막을 형성한다. 워드 라인 방향으로 길게 늘어선 제3 폴리실리콘막 패턴을 층간 절연막 위에 형성하되, 제3 폴리실리콘막 패턴은 제1 폴리실리콘막 패턴들과는 완전히 중첩되도록 하고, 제2 폴리실리콘막 라인들과는 일부만 중첩되도록 한다. 그리고 제3 폴리실리콘막 패턴들에 의해 노출되는 층간 절연막 및 제2 폴리실리콘막 라인들을 순차적으로 제거한다.
Description
본 발명은 불휘발성 메모리 셀의 제조 방법에 관한 것으로서, 더 상세하게는 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 불휘발성 메모리의 단위 셀로서 플로팅 게이트와 컨트롤 게이트 가 차례로 적층된 구조를 갖는 메모리 셀이 널리 채택되고 있다. 플로팅 게이트는 데이타를 저장하며, 컨트롤 게이트는 플로팅 게이트를 제어한다. 플로팅 게이트와 컨트롤 게이트 사이에는 층간 절연막이 개재된다.
도 1은 종래의 불휘발성 메모리 셀의 일 예를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 Ⅱ-Ⅱ'를 따라 절개하여 나타내 보인 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(10)에 매몰된 N+소스/드레인 영역(13)이 수직 방향으로 스트라이프형으로 형성되어 있다. 컨트롤 게이트 전극으로 사용되는 제2 폴리실리콘막 패턴(16)은 매몰된 N+소스/드레인 영역(13)과 교차하면서 수평 방향으로 스트라이프형으로 형성되어 있다. 제2 폴리실리콘막 패턴(16)이 존재하는 영역에서는, 제2 폴리실리콘막 패턴(16)과 반도체 기판(10) 사이에 터널 산화막(11), 플로팅 게이트 전극으로 사용되는 제1 폴리실리콘막 패턴(12), 필드 산화막(14) 및 층간 절연막(15)이 순차적으로 형성되어 있다(도 2 참조).
이와 같은 구조를 갖는 종래의 불휘발성 메모리 셀은 보다 적은 개수의 컨택을 사용할 수 있다. 또한 필드 산화막(14)이 반도체 기판(10) 위에 형성됨으로써 소자의 밀집도를 향상시킬 수 있다. 그러나, 층간 절연막(15)이 제1 폴리실리콘막 패턴(12)의 상부 표면 위에만 형성되어 있으므로 플로팅 게이트의 커플링 비(coupling ratio)가 낮다는 단점이 있다. 플로팅 게이트의 커플링 비가 낮음에따라서 제2 폴리실리콘막 패턴(16)의 폭을 최소화하기가 어려워지며, 이에 따라 소자의 밀집도를 향상시키는데 한계가 있다. 더욱이 제조 공정중에 있어서도, 제2 폴리실리콘막 패턴(16), 층간 절연막(15) 및 제1 폴리실리콘막 패턴(12)을 형성하기 위한 식각 공정중에, 제1 폴리실리콘막 패턴(12)들 사이에 제1 폴리실리콘 스트링거(stringer)가 남아있을 수 있어서 소자의 신뢰성을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 밀집도를 유지하면서 플로팅 게이트의 커플링 비도 증가시킬 수 있는 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법을 제공하는 것이다.
도 1은 종래의 불휘발성 메모리 셀의 일 예를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 A-A'를 따라 절개하여 나타내 보인 단면도이다.
도 3은 본 발명에 따른 제조 방법에 의해 제조된 불휘발성 메모리 셀을 나타내 보인 레이아웃도이다.
도 4는 도 6의 선 B-B'를 따라 도시한 단면도이다.
도 5는 도 6의 선 C-C'를 따라 도시한 단면도이다.
도 6은 도 6의 선 D-D'를 따라 도시한 단면도이다.
도 7 내지 도 25는 본 발명에 따른 불휘발성 메모리 셀의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 셀의 제조 방법에 의하면, 제1 도전형의 반도체 기판 위에 터널 산화막을 형성한다. 상호 일정 간격으로 이격되면서 비트 라인 방향으로 길게 늘어선 제1 폴리실리콘막 라인들을 상기 터널 산화막 위에 형성한다. 상기 제1 폴리실리콘막 라인들에 의해 한정되는 상기 반도체 기판 내에 제2 도전형의 불순물 이온들 주입하여 소스 및 드레인 영역들을 형성한다. 상기 제1 폴리실리콘막 라인들을 패터닝하여 아일랜드 형태의 제1 폴리실리콘막 패턴들을 형성한다. 상기 제1 폴리실리콘막 패턴들 사이를 매립시키는 매립 산화막을 형성한다. 상기 비트 라인 방향으로 길게 늘어선 제2 폴리실리콘막 라인들을 상기 매립 산화막 및 상기 제1 폴리실리콘막 패턴 위에 상호 이격되도록 형성하되, 상기 제2 폴리실리콘막 라인들이 상기 제1 폴리실리콘막 패턴들을 완전히 덮도록 한다. 상기 제2 폴리실리콘막 라인들 및 상기 매립 산화막의 노출 표면 위에 층간 절연막을 형성한다. 워드 라인 방향으로 길게 늘어선 제3 폴리실리콘막 패턴을 상기 층간 절연막 위에 형성하되, 상기 제3 폴리실리콘막 패턴은 상기 제1 폴리실리콘막 패턴들과는 완전히 중첩되도록 하고, 상기 제2 폴리실리콘막 라인들과는 일부만 중첩되도록 한다. 그리고 상기 제3 폴리실리콘막 패턴들에 의해 노출되는 상기 층간 절연막 및 상기 제2 폴리실리콘막 라인들을 순차적으로 제거한다.
상기 제1 폴리실리콘막 라인들은 1000Å 이상의 두께를 갖도록 하는 것이 바람직하다.
상기 제2 도전형의 불순물 이온은 비소 이온인 것이 바람직하다.
상기 매립 산화막을 형성하는 단계는, 상기 제1 폴리실리콘막 패턴들 및 노출된 상기 터널 산화막 위에 산화막을 형성하는 단계, 및 에치 백 공정을 사용하여 상기 산화막을 평탄화하되, 상기 제1 폴리실리콘막 패턴들의 상부 측면이 노출되도록 하는 단계를 포함하는 것이 바람직하다.
상기 매립 산화막의 두께는 상기 제1 폴리실리콘막 패턴들의 두께보다 20Å이 더 적도록 하는 것이 바람직하다.
상기 층간 절연막은 산화막/질화막/산화막 구조로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명은 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 3은 본 발명에 따른 제조 방법에 의해 제조된 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀을 나타내 보인 레이아웃도이다. 그리고 도 4 내지 도 6은 각각 도 3의 선 B-B', C-C' 및 D-D'을 따라 도시한 단면도들이다.
도 3 내지 도 6을 참조하면, 반도체 기판(100)의 상부 표면에 매몰된 N+소스/드레인 영역(110)이 일정 방향으로 길게 배치된다. 반도체 기판(100) 위에는 얇은 두께의 터널 산화막(130)이 형성된다. 터널 산화막(130)의 두께는 대략 90-100Å이다. 플로팅 게이트 전극은 제1 폴리실리콘막 패턴(140)과 제2 폴리실리콘막 패턴(160)이 순차적으로 적층된 이층 구조로 이루어지며, 터널 산화막(130) 위에 형성된다. 제1 폴리실리콘막 패턴(140)은 반도체 기판(100)의 채널 형성 영역(120) 위에 형성된다. 제1 폴리실리콘막 패턴(140)의 두께는 대략 1000-1500Å이다. 인접한 제1 폴리실리콘막 패턴(140) 사이에는 매립 산화막(150)이 형성된다. 이 매립 산화막(150)은 유동성(flowable) 산화막이다. 상기 매립 산화막(150)의 두께는 제1 폴리실리콘막 패턴(140)의 두께보다 더 적다. 따라서 제1 폴리실리콘막 패턴(140)의 상부 일정 부분은 매립 산화막(150)의 상부 표면 위에 돌출된다. 제2 폴리실리콘막 패턴(160)은 제1 폴리실리콘막 패턴(140)의 돌출 부분을 완전히 덮으며, 가장자리 부분은 매립 산화막(150)과 접촉되도록 배치된다. 제2 폴리실리콘막 패턴(160)과 매립 산화막(150)의 노출 표면 위에는 ONO(Oxide/Nitride/Oxide) 구조로 이루어진 층간 절연막(170)이 형성된다. 그리고 컨트롤 게이트로 사용되는 제3 폴리실리콘막 패턴(180)은 상기 층간 절연막(170) 위에서 상기 매몰된 N+소스/드레인 영역(110)과 거의 수직인 방향으로 길게 형성된다. 한편, 반도체 기판(100)의 일정 영역에는 P+아이솔레이션 영역(190)이 형성된다.
이와 같은 구조를 갖는 불휘발성 메모리 셀은, 전자들을 반도체 기판(100)으로부터 플로팅 게이트 전극으로 핫 일렉트론 주입시킴으로써 프로그램되고, 전자들을 플로팅 게이트 전극으로부터 반도체 기판(100)으로 터널링시킴으로써 소거된다.
도 4 및 도 6에 도시된 바와 같이, 제3 폴리실리콘막(180)이 존재하는 영역에서, 반도체 기판(100) 위에는 터널 산화막(130), 제1 폴리실리콘막(140), 매립 산화막(150), 제2 폴리실리콘막(160) 및 층간 절연막(170)이 모두 존재한다. 도 5에 도시된 바와 같이, 제3 폴리실리콘막(180)이 존재하지 않는 영역에서는, 반도체기판(100) 위에 터널 산화막(130)과 매립 산화막(150) 만이 존재한다. 제2 폴리실리콘막(160)은 제1 폴리실리콘막(140)의 상부 표면과 측면 위 뿐만 아니라 매립 산화막(150)의 일부 표면 위를 덮도록 매립 산화막(150) 위의 표면 일정 부분까지 연장된다. 따라서 제3 폴리실리콘막(180) 및 층간 절연막(170)이 플로팅 게이트의 일부를 구성하는 제2 폴리실리콘막(160)과 넓은 면적에서 중첩되며, 이에 따라 플로팅 게이트의 커플링 비는 증가된다. 경우에 따라서는 제2 폴리실리콘막(160)의 표면적을 변화시킴으로써 소망하는 커플링 비를 얻을 수도 있다. 한편, 소자 분리를 위한 필드 산화막을 사용하지 않고 매립 산화막(150)에 의해 소자 분리를 수행하므로 소자의 집적도도 향상된다. 그리고 층간 절연막(170)과 반도체 기판(100) 사이에 두꺼운 매립 산화막(150)이 존재하므로, 소자의 프로그램시 또는 소거시에, 제3 폴리실리콘막(180)에 고전압이 인가되더라도 터널 산화막(130)은 인가된 고전압에 대한 충분한 내성을 갖는다.
도 7 내지 도 25는 본 발명에 따른 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법을 설명하기 위해 나타내 보인 도면들이다.
먼저 도 7에 도시된 바와 같이, P-반도체 기판(100) 위에 얇은 두께, 예컨대 90-100Å의 두께를 갖는 터널 산화막(130)을 형성한다. 상기 터널 산화막(130)은 P-반도체 기판(100)의 표면을 열산화시킴으로써 형성시킬 수 있다. 이어서 터널 산화막(130) 위에, 예컨대 1000-1500Å의 두께를 갖는 제1 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막은 비정질 폴리실리콘을 사용하여 형성한다. 다음에제1 폴리실리콘막 위에 포토레지스트막을 도포하고, 통상의 리소그라피 공정을 사용한 노광 및 현상을 수행하여 일정 간격으로 이격된 개구부들을 갖는 포토레지스트막 패턴(PR)을 형성한다. 이 포토레지스트막 패턴(PR)을 마스크로 하여 제1 폴리실리콘막을 패터닝한다. 그러면 터널 산화막(130) 위에 일정 간격을 상호 이격된 제1 폴리실리콘막 라인(140')이 형성된다. 이와 같은 공정이 종료된 후의 결과물에 대한 레이아웃이 도 8에 도시되어 있다. 도 8에 도시된 바와 같이, 반도체 기판 위에는 비트 라인과 평행한 제1 폴리실리콘막 라인(140')들이 상호 일정 간격으로 이격되면서 형성된다.
상기 제1 폴리실리콘막 라인(140')을 형성한 후에는 소스/드레인 영역을 형성하기 위하여 전면에 N형 불순물 이온들을 주입시킨다. 여기서 사용하는 N형 불순물 이온으로는 비소(As)를 사용한다. 전면에 N형 불순물 이온들을 주입시킴에도 불구하고, 제1 폴리실리콘막 라인(140') 위에는 포토레지스트막 패턴(PR)이 존재하므로 제1 폴리실리콘막 라인(140') 내에는 불순물 이온들이 주입되지 않는다. 상기 불순물 이온들은 단지 포토레지스트막 패턴(PR)에 의해 노출된 P-반도체 기판(100) 내에 주입된다. 불순물 이온들을 주입시킨 후에는 포토레지스트막 패턴(PR)을 제거한다. 경우에 따라서는 LDD(Lightly Doped Drain) 구조를 형성하기 위하여 제1 폴리실리콘막 라인(140')에 스페이서를 형성한 후에 불순물 이온들을 주입시킬 수도 있다는 것은 당연하다.
다음에 도 9에 도시된 바와 같이, 제1 폴리실리콘막 라인(도 7 및 도 8의 140')에 다시 패터닝을 수행하여 사각 아일랜드 형태의 제1 폴리실리콘막패턴(140)들을 형성한다. 이를 위하여 전면에 포토레지스트막을 도포한다. 그리고 도 9의 선 E-E', F-F' 및 G-G'를 따라 각각 도시한 도 10 내지 도 12에 나타낸 바와 같이, 통상의 리소그라피 공정을 사용한 노광 및 현상을 수행하여 일정한 간격으로 이격된 개구부들을 갖는 포토레지스트막 패턴(PR)들을 형성한다. 즉 제1 폴리실리콘막 라인(도 8의 140')이 남아 있어야 할 영역에서, 상기 포토레지스트막 패턴(PR)은, 상기 제1 폴리실리콘막 라인(도 8의 140')을 완전히 덮으면서 워드 라인 방향으로 길게 늘어선 라인 형태로 형성된다. 그리고 제1 폴리실리콘막 라인(도 8의 140')이 제거되어야 할 영역에서, 상기 포토레지스트막 패턴(PR)은 제1 폴리실리콘막 라인(도 8의 140')을 노출시키는 개구부를 갖는다. 이와 같은 포토레지스트막 패턴(PR)을 형성시킨 후에는, 상기 포토레지스트막 패턴(PR)을 마스크로 하여 제1 폴리실리콘막 라인(도 8의 140')을 패터닝한다. 그러면 비트 라인 방향 및 워드 라인 방향으로 상호 이격된 제1 폴리실리콘막 패턴(140)이 형성된다. 상기 제1 폴리실리콘막 패턴(140)을 형성한 후에는, 도 10 내지 도 12에 도시된 바와 같이, 전면에 P형 불순물 이온들을 주입시킨다. 여기서 사용하는 P형 불순물 이온으로는 붕소(B)를 사용하며, 주입 농도는 앞서 주입한 N형 불순물 이온 농도보다 더 낮다. 전면에 P형 불순물 이온들을 주입시킴에도 불구하고, 제1 폴리실리콘막 패턴(140)과 제1 폴리실리콘막 패턴(140)의 좌우 양쪽에 형성된 N형 불순물 이온 주입 영역(110') 위에는 포토레지스트막 패턴(PR)이 존재하므로 불순물 이온들이 주입되지 않는다. 상기 불순물 이온들은 단지 포토레지스트막 패턴(PR)에 의해 노출된 P-반도체 기판(100) 내에 주입된다. 한편, N형 불순물 이온과 P형 불순물 이온이 동시에 주입된 영역에서는 주입된 불순물 농도 차로 인하여 여전히 N형이 유지된다. 상기 P형 불순물 이온들을 주입하면, 제1 폴리실리콘막 패턴(140)의 위아래에 P형 아이솔레이션 영역을 위한 P형 불순물 이온 주입 영역(190')이 형성된다.
다음에 포토레지스트막 패턴(도 9 내지 도 11의 PR)을 완전히 제거한다. 그리고 제1 폴리실리콘막 패턴(140)을 완전히 덮도록 전면에 산화막을 형성한다. 상기 산화막은 유동성 산화막(flowable oxide)이며, 형성 방법으로는 이미 잘 알려진 화학적 기상 증착(Chemical Vapor Deposition)법을 사용한다. 이어서 상기 산화막에 대하여 평탄화 공정을 수행하여 상기 제1 폴리실리콘막 패턴(140) 사이를 매립시키는 동시에 제1 폴리실리콘막 패턴(140)의 상부가 노출되도록 하는 매립 산화막(150)을 형성한다. 상기 평탄화 공정은 에치 백 공정을 이용하여 수행할 수 있다. 상기 평탄화 공정이 수행된 후에 형성된 매립 산화막(150)이 도 13 내지 도 15에 도시되어 있다. 도 13 내지 도 15은 각각 도 10 내지 도 12와 동일한 방향 및 면으로 절개하여 도시한 단면도들이다. 도 13 및 도 15에 나타낸 바와 같이, 상기 매립 산화막(150)의 두께는 제1 폴리실리콘막 패턴(140)의 두께보다 더 작다. 상기 매립 산화막(150)과 제1 폴리실리콘막 패턴(140) 사이의 두께차(d)는 대략 20Å 이내이지만, 소망하는 커플링 비의 값에 따라서 적절히 조절할 수도 있다.
다음에 도 16에 도시된 바와 같이, 제1 폴리실리콘막 패턴(140)과 매립 산화막(150) 위에 비트 라인 방향으로 길게 늘어선 제2 폴리실리콘막 라인(160')을 형성한다. 제2 폴리실리콘막 라인(160')은 제1 폴리실리콘막 패턴(140)을 완전히 덮는다. 제1 폴리실리콘막 라인(140')과 마찬가지로 제2 폴리실리콘막 라인(160')도비정질 폴리실리콘을 사용하여 형성한다. 제2 폴리실리콘막 라인(160')을 형성하는 방법은 제1 폴리실리콘막 라인(140')을 형성하는 방법과 동일하다. 도 17 내지 도 19는 각각 도 16의 선 H-H' I-I' 및 J-J'를 따라 도시한 단면도로서, 제2 폴리실리콘막 라인(160')이 형성된 구조를 잘 나타내 주고 있다. 도시된 바와 같이, 제2 폴리실리콘막 라인(160')은 제1 폴리실리콘막 패턴(140)의 상부 표면 뿐만 아니라, 상부 측면도 덮도록 형성된다. 즉 상기 제2 폴리실리콘막 라인(160')은 제1 폴리실리콘막 패턴(140)과 매립 산화막(150)의 두께차만큼 해당하는 제1 폴리실리콘막 패턴(140)의 상부 측벽을 덮고, 그 측벽이 매립 산화막(150)의 일부분 위까지 연장되어 정렬된다. 상기 제2 폴리실리콘막 라인(160')을 형성한 후에는 그 위에 POCl3을 침적시킴으로써 불순물로서 인(phosphorus)을 주입한다. 주입된 인은 제1 폴리실리콘막 패턴(140) 및 제2 폴리실리콘막 라인(160')을 비정질 상태에서 불순물이 도핑된 상태로 만들어 준다.
다음에 도 17 내지 도 19와 동일한 방향 및 면으로 절개하여 각각 도시된 도 20 내지 도 22에 나타낸 바와 같이, 층간 절연막(170) 및 제3 폴리실리콘막(180')을 매립 산화막(150)의 노출 표면 및 제2 폴리실리콘막 라인(160') 위에 순차적으로 형성한다. 상기 층간 절연막(170)은 열적 산화 방법 또는 화학적 기상 증착법을 사용하여 형성한다. 상기 층간 절연막(170)의 두께는 대략 500Å 이내가 되도록 한다. 층간 절연막(170)의 두께가 클 경우에는 플로팅 게이트의 커플링 비가 감소되므로 바람직하지 않다. 컨트롤 게이트 전극의 전도도를 증가시키기 위해서, 상기 제3 폴리실리콘막(180') 위에 텅스텐 실리사이드(미도시)를 형성시킬 수도 있다. 다음에 제3 폴리실리콘막(180') 위에 포토레지스트막 패턴(PR)을 형성한다. 상기 포토레지스트막 패턴(PR)은 워드 라인 방향으로 길게 늘어선 라인 형태로 형성된다.
다음에 도 17 내지 도 19와 동일한 방향 및 면으로 절개하여 각각 도시된 도 23 내지 도 25에 나타낸 바와 같이, 상기 포토레지스트막 패턴(도 20 내지 도 22의 PR)을 식각 마스크로 하여 제3 폴리실리콘막(180'), 층간 절연막(170) 및 제2 폴리실리콘막 라인(160')을 순차적으로 식각한다. 상기 식각 공정을 수행하는 동안에 제2 폴리실리콘 스트링거는 매립 산화막(150)을 오버 에치함으로써 제거시킬 수 있다. 또한 상대적으로 두꺼운 제1 폴리실리콘막 패턴(140)을 식각할 필요가 없으므로 상기 제2 폴리실리콘 스트링거가 발생될 가능성도 더 적어진다. 상기 식각 공정을 수행하면, 제1 폴리실리콘막 패턴(140)과 함께 플로팅 게이트 전극의 일부를 이루는 제2 폴리실리콘막 패턴(160), 패터닝된 층간 절연막(170) 및 컨트롤 게이트 전극을 이루는 제3 폴리실리콘막 패턴(180)이 형성된다. 형성된 상기 제2 폴리실리콘막 패턴(160)의 상부 표면 면적은 제1 폴리실리콘막 패턴(140)보다 더 넓다. 따라서 제1 및 제2 폴리실리콘막 패턴(140, 160)의 이층 구조로 이루어진 플로팅 게이트 전극은, 제1 폴리실리콘막 패턴의 단층 구조로 이루어진 플로팅 게이트 전극에 비하여 보다 넓은 표면적을 가질 수 있다. 따라서 플로팅 게이트 전극 표면과 층간 절연막(170)의 접촉 면적이 높아지고, 이에 따라 플로팅 게이트 전극의 커플링 비는 증가한다.
이와 같은 공정에 의해 완성된 불휘발성 메모리 셀에 대한 레이아웃은 도 6에 나타나 있다.
이상의 설명에서와 같이, 본 발명에 따른 불휘발성 메모리 셀의 제조 방법에 의하면, 플로팅 게이트를 이층 구조로 형성하여 층간 절연막 및 컨트롤 게이트와 중첩되는 면적을 증가시킴으로써 플로팅 게이트의 커플링 비를 증가시킬 수 있다. 그리고 소자 분리를 위한 필드 산화막을 사용하지 않고 매립 산화막에 의해 소자 분리를 수행하므로 소자의 집적도도 향상시킬 수 있다. 또한 층간 절연막과 반도체 기판 사이에 두꺼운 매립 산화막이 존재하므로 컨트롤 게이트에 높은 전압이 인가되더라도 터널 산화막은 인가된 높은 전압에 대하여 충분히 높은 내성을 가질 수 있다.
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- (가) 제1 도전형의 반도체 기판 위에 터널 산화막을 형성하는 단계;(나) 상호 일정 간격으로 이격되면서 비트 라인 방향으로 길게 늘어선 제1 폴리실리콘막 라인들을 상기 터널 산화막 위에 형성하는 단계;(다) 상기 제1 폴리실리콘막 라인들에 의해 한정되는 상기 반도체 기판 내에 제2 도전형의 불순물 이온들 주입하여 소스 및 드레인 영역들을 형성하는 단계:(라) 상기 제1 폴리실리콘막 라인들을 패터닝하여 아일랜드 형태의 제1 폴리실리콘막 패턴들을 형성하는 단계;(마) 상기 제1 폴리실리콘막 패턴들 사이를 매립시키는 매립 산화막을 형성하는 단계;(바) 상기 비트 라인 방향으로 길게 늘어선 제2 폴리실리콘막 라인들을 상기 매립 산화막 및 상기 제1 폴리실리콘막 패턴 위에 상호 이격되도록 형성하되, 상기 제2 폴리실리콘막 라인들이 상기 제1 폴리실리콘막 패턴들을 완전히 덮도록 하는 단계;(사) 상기 제2 폴리실리콘막 라인들 및 상기 매립 산화막의 노출 표면 위에 층간 절연막을 형성하는 단계;(아) 워드 라인 방향으로 길게 늘어선 제3 폴리실리콘막 패턴을 상기 층간 절연막 위에 형성하되, 상기 제3 폴리실리콘막 패턴은 상기 제1 폴리실리콘막 패턴들과는 완전히 중첩되도록 하고, 상기 제2 폴리실리콘막 라인들과는 일부만 중첩되도록 하는 단계; 및(자) 상기 제3 폴리실리콘막 패턴들에 의해 노출되는 상기 층간 절연막 및상기 제2 폴리실리콘막 라인들을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서,상기 제1 폴리실리콘막 라인들은 1000Å 이상의 두께를 갖도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서,상기 제2 도전형의 불순물 이온은 비소 이온인 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서,상기 매립 산화막은 화학 기상 증착법을 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서, 상기 매립 산화막을 형성하는 단계는,상기 제1 폴리실리콘막 패턴들 및 노출된 상기 터널 산화막 위에 산화막을 형성하는 단계; 및에치 백 공정을 사용하여 상기 산화막을 평탄화하되, 상기 제1 폴리실리콘막 패턴들의 상부 측면이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서,상기 매립 산화막의 두께는 상기 제1 폴리실리콘막 패턴들의 두께보다 20Å이 더 적도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서,상기 층간 절연막은 산화막/질화막/산화막 구조로 형성하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
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