KR20020091982A - 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법 - Google Patents

얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법 Download PDF

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Abstract

얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 메모리 소자는 반도체 기판에 형성된 소자분리막의 상부를 제어게이트 전극이 가로지르고, 소자분리막들 사이의 활성영역과 제어게이트 전극 사이에 부유게이트가 개재된다. 부유게이트와 제어게이트 전극은 게이트 층간유전체막에 의해 절연되고, 부유게이트와 활성영역 사이에 터널산화막이 위치한다. 소자분리막은 반도체 기판의 표면보다 높은 돌출부를 가지고, 그 돌출부는 상부폭이 하부폭 보다 좁은 경사진 측벽프로파일을 가진다. 경사진 측벽 프로파일을 가지는 소자분리막을 형성하는 방법은, 반도체 기판 상에 게이트 산화막, 하부 도전막 및 하드 마스크층을 차례로 형성한 후, 하드 마스크층 및 하부 도전막을 패터닝하는 것을 포함한다. 이어서, 패터닝된 하부 도전막을 등방성 식각하여 하부의 폭이 상부의 폭보다 좁은 경사진 측벽 프로파일을 가지는 하부 도전막 패턴을 형성한다. 하부 도전막 패턴을 형성한 후에 하드 마스크 패턴을 식각 마스크로 사용하여 게이트 산화막 및 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내에 하부 도전막 패턴의 측벽과 접촉하는 소자분리막을 형성한다.

Description

얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법{NON-VALOTILE MEM0RY DEVICE HAVING STI STRUCTURE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 트렌치 소자분리(STI;shallow trench isolation) 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 게이트 미세선폭의 축소와 함께 소자분리막의 폭 또한 축소되어 지는 것이 요구 된다. 최근에 도입된 트렌치 소자분리(STI;shallow trench isolation) 기술은 종래의 LOCOS 소자분리 기술에 비하여 깊고 좁은 소자분리막을 형성할 수 있어 고집적 반도체 소자에 널리 사용되고 있다. 그러나, 트렌치 소자분리는 반도체 기판과 소자분리막과의 계면의 열화를 방지하기 위하여 확산방지층이 필요하고, 소자분리막과 활성영역과의 경계면에 그루브가 발생하여 트렌지스터의 누설전류 발생 및 게이트 산화막의 열화 등의 문제가 있다. 이러한 문제점을 극복하기 위하여 최근에 자기정렬 트렌치 공정이 도입되었다. 자기 정렬트렌치 공정은 트렌치 소자분리막을 형성하는 과정에서 게이트 도전막이 형성되어 공정을 단순화 시킬 수 있고, 게이트 산화막 및 이온주입을 실시한 이후, 소자분리막을 형성하므로, 상술한 일반적인 트렌치 소자분리의 문제점을 해결할 수 있다. 그러나, 상술한 자기정렬 트렌치의 잇점에도 불구하고, 자기 정렬 트렌치를 가지는 반도체 소자를 제조하는 과정에서 몇가지 해결해야할 문제점이 있다.
도 1은 일반적인 비휘발성 메모리를 설명하기 위한 평면도이다. 여기서, 참조부호 a로 표시한 부분은 셀 어레이 영역을 나타내고, 참조부호 b로 표시한 부분은 주변회로영역을 나타낸다.
도 1을 참조하면, 셀 어레이 영역(a)의 반도체 기판에 소자분리막(108,208)이 일방향으로 배치된다. 상기 소자분리막(108,208)들 사이의 활성영역(106)을 가로질러 복수개의 제어게이트 전극(112)이 놓여있다. 상기 제어게이트 전극(112)과 상기 활성영역(106) 사이에 부유게이트(F)가 개재된다.
또한, 주변회로 영역(b)의 트렌지스터는 소자분리막(108,208)에 의해 한정된 활성영역(107)을 가로지르는 게이트 전극(114)을 포함한다.
도 2 내지 도 4는 도 1의 I-I'를 따라 취해진 종래의 비휘발성 메모리 소자의 문제점을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 먼저 셀 어레이 영역(a) 및 주변회로 영역(b)이 구비된 반도체 기판(100) 상에 게이트 산화막, 하부 도전막 및 하드마스크층을 차례로 형성한다. 상기 게이트 산화막은 셀 어레이 영역 및 주변회로 영역에 각각 다른 두께로 형성할 수 있다. 상기 하드마스크층, 하부 도전막 및 게이트 산화막을 차례로 패터닝하여 상기 셀 어레이 영역(a) 및 주변회로 영역(b)에 차례로 적층된 하부 도전막 패턴(104) 및 하드마스크 패턴(105)을 형성한다. 이 때, 상기 셀 어레이 영역(a)의 하부 도전막 패턴(104) 및 반도체 기판(100) 사이에 셀 게이트 산화막(터널산화막;102)이 개재되고, 상기 주변회로 영역(b)의 하부 도전막 패턴(104) 및 반도체 기판(100) 사이에 게이트 산화막(102)이 개재된다.
이어서, 상기 하드마스크 패턴(105)을 식각마스크로 사용하여, 상기 반도체 기판(100)을 식각하여 트렌치 영역(T)를 형성함과 동시에 상기 셀어레이 영역(a) 및 상기 주변회로 영역(b)에 각각 제1 활성영역(106) 및 제2 활성영역(107)을 한정한다.
도 3을 참조하면, 상기 트렌치 영역(T) 내에 소자분리막(108)을 형성한다. 상기 소자분리막(108)은 상기 트렌치 영역(T)를 채우는 절연막을 형성한 후 화학적 기계적 연마공정(CMP공정)을 사용하여 상기 하드마스크 패턴(105)이 노출되도록 상기 절연막을 식각하고, 리세스시키어 형성한다. 상기 절연막을 형성하기 전에 트렌치 영역을 형성하는 동안 발생한 반도체 기판의 결함을 복구하기 위하여 열 산화막을 형성하는 공정이 포함되어 있다. 상기 열 산화막을 형성하는 과정에서 상기 하부 도전막 패턴(104)의 측벽이 함께 산화된다. 또한, 열산화막을 형성하는 동안 상기 하부 도전막 패턴(104)의 가장자리에 가해지는 장력(tensile stress)에 의해 상기 하부 도전막 패턴(104)의 가장자리가 휘어진다. 이로 인하여, 상기 하부 도전막 패턴(104)은 상부 폭 보다 하부 폭이 더 넓은 구조를 가지고, 반도체 기판(100)의 상부에 돌출된 상기 소자분리막(108)의 상부 폭은 하부 폭보다 더 넓은 구조를 가진다.
도 4를 참조하면, 상기 제1 및 제2 활성영역(106,107) 상의 하드마스크 패턴(105)를 제거하고, 상기 하드마스크 패턴(105)가 제거된 반도체 기판의 전면에 상부 도전막(111)을 형성한다. 상기 상부 도전막(111)을 패터닝하여 상기 제1 활성영역(106) 상에 상기 상부 도전막(111) 및 상기 하부 도전막(104)로 구성된 부유게이트 패턴을 형성한다. 이어서, 상기 셀 어레이 영역(a)를 덮는 게이트 층간 유전체막 및 제어게이트 도전막을 형한다. 계속해서, 상기 셀 어레이 영역(a)의 제어게이트 도전막, 게이트 층간유전체막, 부유게이트 패턴을 차례로 패터닝하여 상기제1 활성영역(106)을 가로지르는 제어게이트 전극(도시안함)을 형성한다. 또한, 상기 주변회로 영역(b)의 상부 도전막(111) 및 하부 도전막(104)을 차례로 패터닝하여, 상기 제2 활성영역을 가로지르는 게이트 전극(114)를 형성한다.
상술한 종래 기술을 사용하면, 반도체 기판 상에 돌출된 소자분리막(108)의 상부 폭이 하부 폭보다 넓음으로 인하여, 셀 어레이 영역(a)의 제어게이트 전극(도시 안함) 및 주변회로 영역(b)의 게이트 전극(114)을 형성하는 과정에서 상기 제1 및 제2 활성영역(106,107)의 경계면을 따라 스트링거(stringer;113)가 잔존하는 문제가 발생한다. 이에 따라, 상기 스트링거(113)는 셀 어레이 영역(a) 내의 부유게이트(도 1의 F)들을 전기적으로 연결시킨다.
상술한 바와 같이 종래기술에 따르면, 서로 이웃하는 부유게이트들이 스트링거에 기인하여 서로 전기적으로 접속된다. 따라서, 하나의 셀 트랜지스터를 독립적으로 프로그램시키기가 어렵다.
본 발명의 목적은 상술한 종래기술의 문제점을 해결하기 위하여, 소자분리막과 활성영역의 경계면을 따라 스트링거(stringer)의 발생을 방지할 수 있는 소자분리막 구조를 가지는 비휘발성 메모리 및 그 제조방법을 제공하는데 있다.
도 1은 일반적인 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 2 내지 도 4는 도 1의 I-I'를 따라 취해진 종래의 비휘발성 메모리 소자의 문제점을 설명하기 위한 공정단면도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 6 내지 도 8은 도 5의 II-II'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
100: 반도체 기판208: 소자분리막
106: 제1 활성영역107: 제2 활성영역
F: 부유게이트112: 제어게이트 전극
114:게이트 전극
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판에 형성된 소자분리막의 상부를 가로지르는 제어게이트 전극 및 상기 소자분리막들 사이의 활성영역과 상기 제어게이트 전극 사이에 개재된 부유게이트를 포함한다. 상기 부유게이트와상기 제어게이트 전극은 게이트 층간유전체막에 의해 절연되고, 상기 부유게이트와 상기 활성영역 사이에 터널산화막이 위치한다. 상기 소자분리막은 상기 반도체 기판의 표면보다 높은 돌출부를 가지고, 상기 돌출부는 상부폭이 하부폭보다 좁은 경사진 측벽 프로파일을 가진다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 차례로 적층된 게이트 산화막, 하부 도전막 패턴 및 하드 마스크 패턴을 형성한다. 상기 하부 도전막 패턴의 하부폭은 상기 하부 도전막 패턴의 상부 폭보다 좁게 형성한다. 상기 하드 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역 내에 소자분리막을 형성한다. 이어서, 상기 하드 마스크 패턴을 제거하여, 상기 하부 도전막 패턴의 상부면을 노출시킨다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기위한 사시도이다.
도 5를 참조하면, 본 발명에 따른 비휘발성 메모리의 셀 어레이 영역(a)은 반도체 기판(100)에 형성된 복수개의 나란한 소자분리막(208) 및 상기 소자분리막(208)을 가로지르는 복수개의 제어게이트 전극(112)을 포함한다. 상기 소자분리막(208)은 반도체 기판(100)의 표면보다 높은 돌출부를 가지고, 상기 돌출부의 상부폭은 상기 돌출부의 하부폭 보다 좁게 형성된다. 따라서, 종래의 비휘발성 메모리와는 달리 상기 제어게이트 전극(112) 및 상기 부유게이트(F)를 패터닝하는 과정에서 소자분리막(208)과 활성영역(106)의 경계면에 스트링거가 잔존하는 것이 방지된다.
상기 각각의 제어 게이트 전극(112)은 상기 소자분리막(208) 사이의 제1 활성 영역(106)을 가로지른다. 상기 제어게이트 전극(112)과 상기 제1 활성영역(106) 사이에 부유게이트(F)가 개재되어 있다. 상기 부유게이트(F)는 상기 제1 활성영역(106) 상의 하부 부유게이트(204)와, 상기 하부 부유게이트(204)를 덮고 상기 소자분리막(208)과 일부 중첩된 상부 부유게이트(109)로 구성된다. 또한, 상기 부유게이트(F)는 상기 제1 활성영역(106)과 터널산화막(102)에 의해 절연되고, 상기 제어게이트 전극(112)과 게이트 층간 유전체막(110)에 의해 절연된다. 상기 제어게이트 전극(112)은 폴리실리콘 또는 폴리실리콘 및 메탈실리사이드막이 적층된 형태를 가진다. 또한, 상기 제어게이트 전극(112)의 상부에 캡핑 절연막을 더 포함할 수도 있다.
본 발명에 따른 비휘발성 메모리 소자의 주변회로 영역(b)은 반도체기판(100)에 형성된 소자분리막(208) 및 게이트 전극(214)을 포함한다. 상기 게이트 전극(214)는 상기 소자분리막(208) 사이의 제2 활성영역(107)을 가로지른다. 상기 게이트 전극(214)은 상기 제2 활성영역(107) 상의 하부 게이트 전극(204) 및, 상기 제2 활성영역(107)을 가로지르며 상기 하부 게이트 전극(204)을 덮는 상부 게이트 전극(211)으로 구성된다. 상기 제2 활성영역(107)과 상기 게이트 전극(214) 사이에 게이트 산화막(103)이 개재된다. 상기 상부 게이트 전극(211)은 폴리실리콘, 또는 폴리실리콘 및 메탈실리사이드막이 적층된 형태를 가진다. 또한, 상기 게이트 전극의 상부에 캡핑절연막을 더 포함 할 수도 있다.
도 6 내지 도 8은 도 5의 II-II'를 따라 취해진 본 발명의 바람직한 실시예를 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 셀 어레이 영역(a) 및 주변회로 영역(b)을 가지는 반도체 기판(100) 상에 산화막, 하부 도전막, 하드마스크층을 차례로 형성한다. 상기 산화막은 트랜지스트의 특성에 따라 상기 셀 어레이 영역(a) 및 상기 주변회로 영역(b)에 각각 다른 두께로 형성하는 것이 바람직하다. 상기 하부 도전막은 폴리실리콘으로 형성하는 것이 바람직하다. 또한, 상기 하드마스크층은 상기 반도체 기판(100)과 식각선택비를 가지는 물질막으로서, 예컨대 실리콘질화막 또는 실리콘질화막 및 산화막을 적층하여 형성하는 것이 바람직하다.
상기 하드마스크층, 상기 하부 도전막 및 상기 산화막을 패터닝하여 소자분리 영역(101)을 노출시킨다. 상기 소자분리 영역(101)을 노출시키는 과정은, 먼저 상기 하드마스크층의 상부에 포토레지스트 패턴(도시 안함)을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 하드마스크층을 식각하여 하드마스크 패턴(105)를 형성한다. 계속해서 상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 하부 도전막을 식각하여 하부 도전막 패턴(105)을 형성한다. 이때, 상기 하부 도전막 패턴(105)의 상부 폭이 하부 폭보다 넓은 경사진 측벽 프로파일을 가지도록 식각한다.
구체적으로, 상기 하드마스크 패턴(105)를 형성한 후, 노출된 하부 도전막 상부의 자연산화막 및 이물질을 제거하기 위하여 압력 25mT, 플라즈마 파워 300 W(watt)의 챔버 내 환경에서 CF4가스를 40 SCCM(standard cubic centimeter per minute)을 주입하여 바람직하게는 약 5초동안 상기 노출된 하부 도전막 상부면의 자연산화막을 식각한다. 계속해서, 챔버내의 압력을 300 mT로 조정하고, 250 W의 플라즈마 파워를 가한 후, 주 식각가스인 HBr 가스를 90 SCCM, Cl2가스를 30 SCCM 주입하고, He 및 O2의 혼합가스를 8 SCCM 주입하여 식각과정에서 폴리머의 발생을 억제하여 상기 하부 도전막을 식각한다. 이 때, He 및 O2의 혼합가스량을 증가시키면 하부 도전막 패턴(105)의 상부 폭 및 하부 폭의 차이가 더 큰 측벽 프로파일을 형성할 수 있다. 또한, 주 식각가스인 Hbr 대비 Cl2의 비율을 높일수록, 상기 하부 도전막 패턴(105)의 상부 폭 및 하부 폭의 차이가 더 큰 측벽 프로파일을 형성할 수 있다.
이어서, 상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 산화막을식각하여, 소자분리 영역(101)을 노출시킨다. 그 결과, 상기 셀 어레이 영역(a)에 차례로 적층된 터널산화막(102), 하부 도전막 패턴(204) 및 하드마스크 패턴(105)이 형성되고, 상기 주변회로 영역(b)에 차례로 적층된 게이트 산화막(103), 경사진 측벽 프로파일을 가지는 하부 도전막 패턴(204) 및 하드마스크 패턴(105)이 형성된다.
도 7을 참조하면, 상기 하드마스크 패턴(105)를 식각마스크로 사용하여, 상기 반도체 기판(100)을 이방성 식각하여 트렌치 영역(T)을 형성함과 동시에 셀 어레이 영역(a) 및 주변회로 영역(b)에 각각 제1 활성영역(106) 및 제2 활성영역(107)을 한정한다.
도 8을 참조하면, 상기 트렌치 영역(T)이 형성된 반도체 기판의 전면에 상기 트렌치 영역(T)를 채우는 절연막을 형성한다. 상기 절연막을 화학적 기계적 연마공정(CMP)을 사용하여 식각하여 상기 하드 마스크 패턴(105)의 상부를 노출시킴과 동시에 상기 트렌치 영역(T)내에 소자분리막(208)을 형성한다. 결과적으로, 종래의 방법과는 달리 상기 소자 분리막(208)의 돌출부는 하부 폭이 상부 폭보다 넓은 경사진 측벽 프로파일을 가진다.
상기 트렌치 영역(T)을 형성하기 위한 식각공정 동안 발생한 상기 반도체 기판(100)의 결함을 복구하기 위하여 상기 절연막을 형성하기 전에 상기 트렌치 영역(T)의 표면에 열산화막을 더 형성하는 것이 바람직하다. 또한, 상기 소자분리막(208)을 형성한 후, 상기 소자분리막(208)의 상부를 리세스시켜 반도체 기판 상에 돌출되는 소자분리막(208)의 높이를 낮추는 것이 바람직하다.
이어서 도시하지는 않았지만, 상기 제1 및 제2 활성영역(106,107) 상의 하드마스크 패턴(105)를 제거하여 상기 하부 도전막 패턴(204)를 노출시킨다. 이후 통상적인 방법을 사용하여 셀 어레이 영역(a)의 제1 활성영역(106)을 가로지르는 제어게이트 전극 및 주변회로 영역(b)의 제2 활성영역(107)을 가로지르는 게이트 전극을 형성한다.
본 발명에 따르면, 소자분리막의 돌출부의 측벽이 경사지게 형성되기 때문에 셀 어레이 영역의 제어게이트 전극 및 주변회로 영역의 게이트 전극을 형성하는 과정에서 소자분리막과 활성영역의 경계면을 따라 스트링거가 잔존하는 것이 방지된다.
상술한 바와 같이 본 발명은, 트렌치 소자분리막과 활성영역의 경계면에 형성된 스트링거에 의한 셀 트렌지스트의 기입, 소거 및 독출과정에서의 오류를 방지할 수 있다. 그 결과, 수율의 향상을 얻을 수 있다.

Claims (17)

  1. 반도체 기판에 형성되고, 상기 반도체 기판의 표면보다 높은 돌출부를 가지는 트렌치 소자분리막;
    상기 트렌치 소자분리막 사이의 활성영역을 가로지르는 제어게이트 전극;
    상기 제어게이트 전극과 상기 활성영역 사이에 개재된 부유게이트;
    상기 부유게이트와 상기 제어게이트 전극 사이에 개재된 게이트 층간유전체막;및
    상기 부유게이트와 상기 활성영역 사이에 개재된 터널산화막을 포함하되, 상기 트렌치 소자분리막의 돌출부는 상부폭이 하부 폭보다 좁은 경사진 측벽 프로파일을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 부유게이트는 상기 소자분리막 사이의 활성영역 상에 형성된 하부 부유게이트와 상기 하부 부유게이트 상부에 형성되고, 상기 소자분리막 상에 일부 중첩된 상부 부유게이트로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 제어게이트 전극은 폴리 실리콘막 및 메탈실리사이트막이 차례로 적층된 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 셀 어레이 영역 및 주변회로 영역이 구비된 반도체 기판;
    상기 셀 어레이 영역 및 상기 주변회로 영역에 형성되되, 상기 반도체 기판의 표면보다 높은 돌출부를 갖고 상기 셀 어레이 영역 및 상기 주변회로 영역에 각각 제1 및 제2 활성영역을 한정하는 소자분리막;
    상기 셀 여레이 영역에 제1 활성영역을 가로지르는 제어게이트 전극 ;
    상기 제어게이트 전극과 상기 제1 활성영역 사이에 개재된 부유게이트;
    상기 부유게이트와 상기 제어게이트 전극 사이에 개재된 게이트 층간유전체막;
    상기 부유게이트와 상기 제1 활성영역 사이에 개재된 터널산화막;
    상기 주변회로 영역에 상기 소자분리막 사이의 제2 활성영역을 가로지르는 게이트 전극;및
    상기 게이트 전극과 상기 제2 활성영역 사이에 개재된 게이트 산화막을 포함하되, 소자분리막의 돌출부는 상부 폭이 하부 폭보다 좁은 경사진 측벽 프로파일을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4 항에 있어서,
    상기 부유게이트는 상기 제1 활성영역 상에 형성된 하부 부유게이트와 상기 하부 부유게이트를 덮고, 상기 소자분리막 상에 일부 중첩된 상부 부유게이트로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제4 항에 있어서,
    상기 게이트 전극은 상기 제2 활성영역 상에 형성된 하부 게이트 전극 및 상기 하부 게이트 전극을 덮고, 상기 소자분리막 상에 일부 중첩된 상부 게이트 전극으로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6 항에 있어서,
    상기 상부 게이트 전극은 폴리실리콘 및 메탈실리사이드막의 적층된 형태인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제6 항에 있어서,
    상기 제어게이트 전극은 폴리 실리콘막 및 메탈실리사이트막의 적층된 형태인 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제6 항에 있어서,
    상기 제어게이트 전극 및 상기 게이트 전극의 상부에 캡핑절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 반도체 기판 상에 차례로 적층된 게이트 산화막, 하부 도전막 패턴 및 하드마스크 패턴을 형성하되, 상기 하부도전막 패턴의 하부 폭은 상기 하부 도전막 패턴의 상부 폭보다 좁은 경사진 측벽 프로파일을 가지게 형성하는 단계;
    상기 하드 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역 내에 소자분리막을 형성하는 단계;및
    상기 하드 마스크 패턴을 제거하여, 상기 하부 도전막 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제10 항에 있어서,
    상기 하드마스크 패턴은 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제10 항에 있어서,
    상기 하드마스크 패턴은 실리콘질화막 및 산화막을 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제10 항에 있어서,
    상기 하부 도전막 패턴은 도핑되지 않은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제10 항에 있어서,
    상기 하부 도전막 패턴은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제10 항에 있어서,
    상기 소자분리막은 O3-TEOS산화막 또는 고밀도플라즈마(HDP;high density plasma)CVD산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제10 항에 있어서,
    상기 소자분리막을 형성하기 전에 상기 트렌치 영역의 표면에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제10 항에 있어서,
    상기 차례로 적층된 게이트 산화막, 하부 도전막 패턴 및 하드 마스크 패턴을 형성하는 단계는,
    반도체 기판 상에 산화막, 하부 도전막 및 하드 마스크막을 차례로 형성하는 단계;
    상기 하드마스크층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 하드마스크 막을 이방성 식각하여 하드 마스크 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 하부 도전막을 식각하여 상부 폭이 하부 폭보다 넓은 경사진 측벽 프로파일을 가지는 하부 도전막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 게이트 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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