KR100758495B1 - 반도체 장치의 식각 방법 및 반도체 장치의 소자 분리 영역형성 방법 - Google Patents

반도체 장치의 식각 방법 및 반도체 장치의 소자 분리 영역형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 식각 방법은 기판이 놓이는 척을 포함하는 플라즈마 식각 장치를 이용하여 기판에 트렌치를 형성하는 방법에 있어서, 척에 기판을 놓는 단계, 기판을 선택적 식각 공정으로 식각하여 트렌치를 형성하는 단계를 포함하고, 척에서 기판이 놓여진 반대면에 He기체를 공급하여 트렌치 측벽의 기울기를 조절한다.
반도체, 소자분리영역, STI

Description

반도체 장치의 식각 방법 및 반도체 장치의 소자 분리 영역 형성 방법{ETCHING METHOD OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF ISOLATION IN SEMICONDUCTOR}
도 1은 본 발명의 한 실시예에 따른 식각 장치를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 한 실시예에 따른 반도체 장치의 소자 분리 영역을 도시한 단면도이다.
도 3 및 도 5는 본 발명의 한 실시예에 따른 소자 분리 영역을 형성하는 방법의 중간 단계를 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 트렌치의 프로파일을 도시한 단면도이다.
본 발명은 반도체 장치의 소자 분리 영역 형성 방법에 관한 것으로 특히, STI(Shallow Trench Isolation, 이하 STI라 함)방식으로 소자 분리 영역을 형성하는 방법에 관한 것이다.
현재 소자분리영역 형성방법으로 사용되고 있는 STI공정은 소자의 소형화 측면에서 기존의 LOCOS (local oxidation of silicon)보다는 훨씬 용이하다.
현재 적용되는 STI 공정은 반도체 기판을 건식 식각하여 트렌치를 형성한 후 건식 식각으로 인한 손상(Damage)을 큐어링(Curing)한 후, 계면 특성 및 활성 영역과 소자 분리 영역의 모서리 라운딩 특성을 향상시키기 위해 트렌치 내부를 열산화하여 산화막을 형성하는 공정을 진행한다.
이후 산화막이 형성된 트렌치를 메우도록 반도체 기판 전면에 옥사이드를 두껍게 증착하고 화학적 기계적 연마(Chemical mechanical polishing, CVD)를 진행하여 반도체 기판을 평탄화하는 공정으로 형성된다.
반도체 기술이 점점 고집적화 되면서 소자 분리 영역이 형성되어 있는 트렌치의 기울기도 점점 수직해지고 있으나, 반도체 장치는 소자 분리 영역 이외에도 여러 다른 소자를 포함하고 있으며 이들이 필요로 하는 트렌치의 기울기는 수직하지 않을 수 있다.
그러나 하나의 식각 장치로는 다양한 기울기의 트렌치를 형성하는 조건을 용이하게 바꿀 수 없다. 따라서 상기한 기술적 과제를 달성하기 위한 본 발명은 다양한 기울기의 트렌치를 용이하게 형성하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 식각 방법은 기판이 놓이는 척을 포함하는 플라즈마 식각 장치를 이용하여 기판에 트렌치 를 형성하는 방법에 있어서, 척에 기판을 놓는 단계, 기판을 선택적 식각 공정으로 식각하여 트렌치를 형성하는 단계를 포함하고, 척에서 기판이 놓여진 반대면에 He기체를 공급하여 트렌치 측벽의 기울기를 조절한다.
기체의 유량이 감소할수록 플라즈마 식각 장치의 온도가 증가할 수 있다.
기체의 유량이 감소할수록 트렌치 측벽의 기울기가 수직해질 수 있다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 소자 분리 영역 형성 방법은 기판 위에 희생 절연막을 적층하는 단계, 희생 절연막을 패터닝하여 희생 패턴을 형성하는 단계, 희생 패턴을 마스크로 기판에 트렌치를 형성하는 단계, 트렌치 내부를 따라 얇은 열산화막을 형성하는 단계, 트렌치를 메우도록 열산화막 위에 절연막을 형성하는 단계, 희생 절연막을 소정 두께만큼 남기도록 절연막 및 희생 절연막을 연마하는 단계, 희생 절연막을 제거하여 소자 분리 영역을 형성하는 단계를 포함하고, 기판에 He 기체를 주입하여 트렌치 측벽의 기울기를 조절한다.
He 기체의 유량이 감소할수록 트렌치 측벽의 기울기는 수직해질 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서 는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 한 실시예에 따른 식각 장치를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 플라스마 식각 장치는 챔버(100), 척(102), 온도 조절기(108), 제1 기체 주입부(104), 제2 기체 주입부(110), 기체 배출부(106) 및 플라스마 형성용 파워(112)를 포함한다.
챔버(100)는 외부 환경에 영향을 받지 않고 균일한 상태를 유지할 수 있도록 밀폐된 공간을 제공한다. 그리고 척(102)은 챔버에 반도체 장치용 기판(10)을 반출 또는 반입하고 공정을 진행하는 동안 기판(10)의 위치를 유지시켜 준다.
제1 기체 주입부(104)는 기판(10)을 식각할 수 있는 식각 기체가 주입되는 부분이고, 제2 기체 주입부(110)는 기판(10)이 놓여지지 않는 척(102)의 반대면에 기체를 제공하는 부분이다. 기체 배출부(106)는 제1 기체 주입부(104) 및 제2 기체 주입부(106)에 의해 주입된 기체 중 반응하고 남겨진 기체가 배출되는 부분이다.
온도 조절기(108)는 기판(10)의 온도를 일정하게 유지시켜 주는 장치로 주로 물(water)에 의해서 온도가 일정하게 유지되도록 한다.
그리고 플라스마 형성용 파워(112)는 챔버(100) 내로 유입되는 기체에 전계를 형성하여 가스를 이온화하고 활성화하여 플라스마 상태로 만들어준다. 이때 사용할 수 있는 파워는 마이크로 웨이프(micro wave) 파워 또는 라디오주파수(radio frequency)를 사용할 수 있다.
그럼 이러한 식각 장치를 이용하여 반도체 장치의 소자 분리 영역을 형성하는 방법을 설명한다.
도 2는 본 발명의 한 실시예에 따른 반도체 장치의 소자 분리 영역을 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(10)에는 트렌치(T)가 형성되어 있으며, 트렌치(T)의 내부에는 트렌치(T)를 따라 얇은 산화막(도시하지 않음)이 형성되어 있다. 그리고 트렌치(T)를 채우도록 산화막 위에는 절연 물질로 이루어진 소자 분리 영역(18)이 형성되어 있다.
그럼 이러한 소자 분리 영역을 형성하는 방법을 첨부한 도 3 내지 도 5와 기설명한 도 1및 도 2를 참조하여 상세히 설명한다.
도 3 및 도 5는 본 발명의 한 실시예에 따른 소자 분리 영역을 형성하는 방법의 중간 단계를 도시한 단면도이고, 도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 트렌치의 프로파일을 도시한 단면도이다.
도 3에 도시한 바와 같이, 기판(10) 위에 열 산화(oxidation) 공정으로 수십의 두께를 가지는 제1 희생막(12)을 형성한다. 그리고 제2 희생막(12) 위에 화학 기상 증착 공정으로 수백의 두께를 가지며 질화 규소로 이루어지는 제2 희생막(14)을 형성한다.
제1 희생막(12)은 제2 희생막(14)과 기판(10) 사이의 스트레스를 완화시켜 주며, 제2 희생막(14)은 트렌치를 형성하는 식각 마스크로 사용될 수 있으며, 연마시에 식각 정지막으로 사용할 수 있다.
이후 선택적 식각 공정으로 제2 희생막(14), 제1 희생막(12) 및 기판(10)을 식각하여 트렌치(T)를 형성한다.
이때 트렌치(T)는 도 1에 도시한 식각 장치를 이용하여 식각할 수 있다.
여기서 제2 기체 주입구(110)를 통해 척(102)의 뒷면에 전달되는 기체의 유량을 조절하여 트렌치(T)의 기울기를 조절할 수 있다. 즉, 기체의 유량이 감소할수록 기판(10)의 온도가 증가하여 형성되는 트렌치(T)의 측벽을 좀 더 수직하게 형성할 수 있다. 이때 주입되는 기체는 He기체이다.
도 4a 내지 도 4c를 참조하면 유량에 따른 트렌치(T)의 기울기 변화를 확인할 수 있다.
여기서 기판(10)의 온도는 온도 조절기(108)에 의해서 일정한 온도를 유지하고 있으며, 동일한 식각 기체를 이용하여 식각한다.
도 4a는 기판(10)의 온도가 40℃이고 기체의 유량은 15sccm일 경우로 기울기가 77°이다. 그리고 4b에서는 기판(10)의 온도가 50℃이고 기체의 유량은 15sccm일 경우로 기울기가 82°이다. 도 4c에서는 기판(10)의 온도가 40℃이고 기체의 유량은 6sccm일 경우로 기울기가 86°이다.
도 4a 및 도 4b를 참조하면, 기체 유량이 동일한 경우로 기판(10)의 온도가 10° 상승함에 따른 기울기가 증가하는 것을 확인할 수 있다. 그리고 도 4a 및 도 4c를 참조하면, 기판(10) 온도가 동일한 경우에 기체 유량이 감소할수록 기울기가 증가한 것을 확인할 수 있다.
즉, 기판의 온도가 증가할수록 트렌치의 기울기는 증가하며, 본 발명의 실시 예에서와 같이 기체 유량을 변경 시킴으로써 트렌치의 기울기가 증가하는 것을 확인할 수 있다. 따라서 본 발명의 실시예에서와 같이 기체의 유량을 감소시키며 기판 온도가 증가하여 좀 더 수직한 기울기를 얻을 수 있다. 또한, 기체의 유량 변경 만으로 트렌치의 기울기를 변경시킬 수 있으므로 소자 분리 영역 형성용 트렌치가 아니 금속 배선 등을 형성하는 트렌치 및 비아를 형성할 때 각각의 기울기에 따라 기체 유량을 조절하여 원하는 기울기을 용이하게 얻을 수 있다.
다음 도 5에 도시한 바와 같이, 트렌치(T)의 내부에 얇은 열산화막(도시하지 않음)을 형성한다. 열산화막은 기판(10)과 이후의 절연 물질과의 용이하게 접착시켜 주고 기판(10)의 손상된 부분을 치유(passivation)하여 누설 전류 등을 감소시킨다.
그리고 트렌치(T)를 채우도록 열산화막 위에 절연 물질을 두껍게 증착하여 절연막(16)을 형성한다.
다음 도 2에 도시한 바와 같이, 화학적 기계적 연마로 절연막(16) 및 제2 희생막(14)을 연마하여 소자 분리 영역(18)을 형성한다. 이때 연마는 제2 희생막(14)이 약 1,000의 두께로 남겨지도록 한다. 그리고 제2 및 제1 희생막(14, 12)을 제거하여 소자 분리 영역을 완성한다.
이상 기술된 바와 같이 기판에 흐르는 기체의 유량을 변경시키면 용이하게 기판의 온도를 변경시킬 수 있다. 따라서 식각시 형성되는 트렌치의 기울기를 용이하게 변경가능하기 때문에 다양한 반도체 소자의 식각에 사용할 수 있다.
이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 기판이 놓이는 척을 포함하는 플라즈마 식각 장치를 이용하여 기판에 트렌치를 형성하는 방법에 있어서,
    상기 척에 기판을 놓는 단계;
    상기 기판의 전면으로 식각기체를 주입하는 단계;
    상기 식각기체에 의하여 상기 기판의 선택적 식각 공정으로 식각하여 트렌치를 형성하는 단계를 포함하고,
    상기 척에서 상기 기판이 놓여진 반대면에 He기체를 공급하여 상기 He기체의 유량조절에 의하여 상기 트렌치의 측벽의 기울기를 조절하는 단계를 포함하는 반도체 장치의 식각 방법.
  2. 삭제
  3. 삭제
  4. 기판 위에 희생 절연막을 적층하는 단계,
    상기 희생 절연막을 패터닝하여 희생 패턴을 형성하는 단계,
    상기 희생 패턴을 마스크로 상기 기판에 트렌치를 형성하는 단계,
    상기 트렌치 내부를 따라 열산화막을 형성하는 단계,
    상기 트렌치를 메우도록 상기 열산화막 위에 절연막을 형성하는 단계,
    상기 희생 절연막이 남아있도록 상기 절연막 및 상기 희생 절연막을 연마하는 단계,
    상기 희생 절연막을 제거하여 소자 분리 영역을 형성하는 단계를 포함하고,
    상기 기판에 He 기체를 주입하여 상기 트렌치 측벽의 기울기를 조절하는 반도체 장치의 소자 분리 영역 형성 방법.
  5. 삭제
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR20020091982A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990034473A (ko) * 1997-10-29 1999-05-15 구본준 반도체소자 제조방법
KR20020091982A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법

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