KR100895825B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR100895825B1
KR100895825B1 KR1020020065536A KR20020065536A KR100895825B1 KR 100895825 B1 KR100895825 B1 KR 100895825B1 KR 1020020065536 A KR1020020065536 A KR 1020020065536A KR 20020065536 A KR20020065536 A KR 20020065536A KR 100895825 B1 KR100895825 B1 KR 100895825B1
Authority
KR
South Korea
Prior art keywords
film
forming
trench
oxide film
substrate
Prior art date
Application number
KR1020020065536A
Other languages
English (en)
Other versions
KR20040036858A (ko
Inventor
장현진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020065536A priority Critical patent/KR100895825B1/ko
Publication of KR20040036858A publication Critical patent/KR20040036858A/ko
Application granted granted Critical
Publication of KR100895825B1 publication Critical patent/KR100895825B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 패드산화막 및 소자의 분리 예정영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 패드산화막 및 기판을 소정 두께로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 전면에 HDP 방식으로 질화막을 형성하고, 상기 질화막 상에 산화막을 형성하여 이중 구조를 가진 갭필 절연막을 형성하는 단계; 상기 갭필 절연막을 연마하는 단계; 상기 연마가 완료된 기판을 어닐 처리하는 단계; 상기 패드 산화막을 제거하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1d는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 반도체 기판 12 : 패드 산화막
13 : 감광막패턴 14 : 월산화막
15 : 질화막 16 : 산화막
17 : 소자격리막 ST2: 트렌치
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 보다 구체적으로는 트렌치 상단부를 라운딩시킴으로서 트렌치 형성의 안정성을 확보할 수 있는 소자분리막 형성방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.
이에 따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트렌치를 이용한 소자 분리 방법, 예컨대 샬로우 트렌치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체 소자의 소자 분리막 형성방법은, 도 1a에 도시된 바와 같이, 먼저 반도체 기판(1) 상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다. 이때, 패드 산화막(2)은 500Å 두께로 형성한다. 또한, 상기 패드 질화막(3)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식에 의해 형성한다.
그 다음, 패드 질화막(3) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(4)을 형성한다. 이때, 감광막 패턴(4)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그 다음 도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 반도체 기판(1)을 소정 깊이만큼 식각하여 샬로우 트렌치(ST1)를 형성한다.
이후, 상기 감광막 패턴을 제거하고, 도 1c에 도시된 바와 같이, 상기 트렌치 식각시 유발되는 스트레스를 제거하기 위해 트렌치(ST1)가 형성된 반도체 기판(1)상에 희생산화막(도시되지 않음) 형성 및 제거함으로써 식각 데미지를 완화시킨다.
이어, 상기 결과의 기판 전면에 월산화(wall oxidation) 공정을 진행하여 트렌치(ST1) 표면을 덮는 월산화막(5)을 형성한다.
이어, 디램(DRAM)의 리플래쉬(reflash) 특성을 향상시키기 위해, 상기 결과의 기판 전면에 질화막(6) 및 산화막(7)을 차례로 형성한다. 그런 다음, 상기 구조의 기판에 어닐 공정(미도시)을 진행하고 나서, 상기 어닐 공정이 완료된 기판 전면에 HDP(High Density Plasma) 방식에 의해 갭필 절연막(8)을 형성하여 트렌치(ST1) 내를 매립시킨다. 이때, 상기 질화막(6)은 1000Å 두께로 형성한다. 또한, 상기 질화막(6) HDP 또는 CVD(Chemical Vapor Deposition) 방법에 의해 형성하며, 질화막 재질 외에 산화질화막(oxynitride)을 이용할 수도 있다.
상기 산화막(6)은 후속의 공정에서 형성될 갭필 절연막의 접착강도를 향상시키기 위해 접착용 산화막이 된다.
이때, 상기 어닐 공정은 퍼니스(furnace) 내에서 1000℃ 온도로 진행하거나 600℃온도에서 빠른 열처리(RTP:Rapid Thermal Process) 방법으로 진행한다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 산화막(7)이 노출되는 시점까지 상기 갭필 절연막을 화학적-기계적 연마(Chemical Mechnical Polishing: 이하, CMP라 칭함)하여 평탄화하고 나서, 산화막, 질화막 및 패드 질화막을 차례로 제거함으로서 소자격리막(9)을 형성한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막 형성 방법은, 감광막 패턴을 식각장벽으로 하여 트렌치 형성시, 트렌치 상단 부분에서 슬로프가 발생되며 후속의 패드 질화막 제거 및 세정 공정을 거치면서 상기 트렌치 상단부에 스트레스 유발 및 호(moat)가 깊게 형성된다. 이런 경우, 이 후의 게이트 전극 패터닝 시, 상기 호가 형성된 부분에 게이트 전극용 도전층이 잔류되어 브릿지(bridge) 및 누설 전류가 가 유발되어 소자특성 저하 및 수율 감소의 문제점이 발생되었다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 상기 트렌치 상단 부분을 라운딩 시켜 누설 전류가 발생됨을 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것이다.
상기와 같은 목적을 해결하기 위하여, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 패드산화막 및 소자의 분리 예정영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 패드산화막 및 기판을 소정 두께로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 전면에 HDP 방식으로 질화막을 형성하고, 상기 질화막 상에 산화막을 형성하여 이중 구조를 가진 갭필 절연막을 형성하는 단계; 상기 갭필 절연막을 연마하는 단계; 상기 연마가 완료된 기판을 어닐 처리하는 단계; 상기 패드 산화막을 제거하는 단계를 포함한 것을 특징으로 한다.
상기 갭필 절연막에서 상기 질화막은 1000∼1500Å 두께로 형성하는 것이 바람직하다.
상기 갭필 절연막에서 상기 산화막은 HDP 방식에 의해 형성하는 것이 바람직하다.
상기 트렌치를 형성하는 단계와 상기 갭필 절연막을 형성하는 단계 사이에 월 산화 공정을 진행하여 상기 트렌치의 표면을 덮는 월산화막을 형성하는 단계를 추가하는 것이 바람직하다.
상기 월산화막은 300Å 두께로 형성하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 반도체 기판(11)상에 버퍼 역할을 하는 패드 산화막(12)을 형성한 다음, 상 기 패드 산화막(12) 위에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(13)을 형성한다. 이때, 상기 패드 산화막(12)은 500Å 두께로 형성한다. 또한, 감광막 패턴(13)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV광원을 이용하여 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(13)을 식각장벽으로 하고 패드 산화막(12) 및 반도체 기판(11)을 소정 깊이만큼 식각하여 샬로우 트렌치(ST2)를 형성한다.
이 후, 상기 감광막 패턴을 제거한 다음, 상기 트렌치 식각시 유발되는 스트레스를 제거하기 위해 트렌치(ST2)가 형성된 반도체 기판(11) 상에 희생산화막(도시되지 않음) 형성 및 제거함으로써 트렌치 식각 시 유발되는 스트레스를 제거하고 기판을 보호한다.
이어, 상기 결과의 기판 전면에 월산화(wall oxidation) 공정을 진행하여 트렌치(ST2) 표면을 덮는 월산화막(14)을 형성한다. 이때, 월산화막(14)은 300Å 두께로 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 월산화막(14)을 포함한 기판 전면에 HDP 방식에 의해 질화막(15)을 1000∼1500Å 두께로 형성하고 나서, 상기 질화막(15) 위에 HDP 방식에 의해 트렌치(ST2)를 완전 매립시키는 갭필 산화막(16)을 형성한다. 이때, 상기 질화막(15) 및 갭필 산화막(16)은 동일 장비(미도시) 내에서 인-시튜 방식으로 형성한다. 상기 장비는 적어도 2개 이상의 챔버가 필요하며, 각각의 질화막 증착용 챔버와 산화막 증착용 챔버가 구비되어야 한다.
이 후, 도 2d에 도시된 바와 같이, 상기 질화막(15)이 노출되는 시점까지 갭필 산화막을 화학적-기계적 연마하여 평탄화한다. 이때, 상기 연마 공정에 의해 소자의 활성 예정영역과 분리 예정영역이 각각 분리된다.
이어, 상기 연마 공정이 완료된 기판 전면에 어닐 공정(미도시)을 진행한다. 이때, 상기 어닐 공정은 퍼니스(furnace) 내에서 1000℃ 온도로 진행하거나 600℃ 온도에서 빠른 열처리(RTP:Rapid Thermally Process) 방법으로 진행할 수 있으며, N2가스를 공급한다.
그런 다음, 상기 잔류된 질화막을 인산(H3PO4)액을 이용하여 습식 방법으로 제거하여 소자분리막(17)을 형성한다.
상기한 바와 같은 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 기존의 LPCVD 방식의 패드 질화막에 비해 상대적으로 습식 식각비가 빨라 후속의 질화막 제거 공정 시간을 단축시킬 수 있어 호 깊이의 단차를 줄일 수 있으며, 강한 전계를 고르게 분산시킬 수 있어 GOI특성 향상 및 누설전류의 감소시킬 수 있다.
또한, 본 발명은 패드 질화막 형성 공정을 생략함으로서, 단차가 해소되어 트렌치 상단 부분의 프로파일을 개선시킬 수 있으며, 소자분리막 형성 공정이 단순화된다.
그리고 본 발명은 갭필 절연막으로서 HDP 방식의 질화막 및 산화막을 이용하며, 상기 질화막 및 산화막을 동일 장비 내에서 인-시튜 방식으로 형성함으로써, 공정을 단순화시킬 수 있으며, 증착 조건에 따라 자체 스트레스 및 조성비를 쉽게 바꿀 수 있어 공정 마진 확보가 유리하다.
한편, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 반도체 기판 상에 패드산화막 및 소자의 분리 예정영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 식각장벽으로 하여 상기 패드산화막 및 기판을 소정 두께로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 기판 전면에 HDP 방식으로 질화막을 형성하고, 상기 질화막 상에 산화막을 형성하여 이중 구조를 가진 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막을 연마하는 단계;
    상기 연마가 완료된 기판을 어닐 처리하는 단계;
    상기 패드 산화막을 제거하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 갭필 절연막에서 상기 질화막은 1000∼1500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 삭제
  4. 제 1항에 있어서, 상기 갭필 절연막에서 상기 산화막은 HDP 방식에 의해 형 성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1항에 있어서, 상기 트렌치를 형성하는 단계와 상기 갭필 절연막을 형성하는 단계 사이에 월 산화 공정을 진행하여 상기 트렌치의 표면을 덮는 월산화막을 형성하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 5항에 있어서, 상기 월산화막은 300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
KR1020020065536A 2002-10-25 2002-10-25 반도체 소자의 소자분리막 형성방법 KR100895825B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020065536A KR100895825B1 (ko) 2002-10-25 2002-10-25 반도체 소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020065536A KR100895825B1 (ko) 2002-10-25 2002-10-25 반도체 소자의 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20040036858A KR20040036858A (ko) 2004-05-03
KR100895825B1 true KR100895825B1 (ko) 2009-05-06

Family

ID=37335495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020065536A KR100895825B1 (ko) 2002-10-25 2002-10-25 반도체 소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100895825B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044775B1 (ko) * 2003-12-24 2011-06-27 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR101052865B1 (ko) * 2004-07-09 2011-07-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101055758B1 (ko) * 2004-12-20 2011-08-11 주식회사 하이닉스반도체 플래쉬 메모리소자의 소자 분리막 형성방법
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
CN102361011B (zh) 2008-06-11 2016-06-22 美格纳半导体有限会社 形成半导体器件的栅极的方法
KR101016349B1 (ko) * 2008-06-11 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 트리플 게이트 형성방법 및 이를 이용하여 구현된 반도체 소자의 트리플 게이트

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061330A (ko) * 1999-03-25 2000-10-16 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061330A (ko) * 1999-03-25 2000-10-16 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법

Also Published As

Publication number Publication date
KR20040036858A (ko) 2004-05-03

Similar Documents

Publication Publication Date Title
JP4195734B2 (ja) 集積回路のトレンチ分離製作方法
US6331472B1 (en) Method for forming shallow trench isolation
KR100567022B1 (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
US6987064B2 (en) Method and composition to improve a nitride/oxide wet etching selectivity
KR100895825B1 (ko) 반도체 소자의 소자분리막 형성방법
US20020072196A1 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
KR100895824B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20020053565A (ko) 반도체 소자의 소자분리막 형성방법
KR100779398B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100344765B1 (ko) 반도체장치의 소자격리방법
KR100801724B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100557533B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100481909B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100511917B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100571413B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101034094B1 (ko) 디봇 방지를 위한 반도체 소자 제조방법
KR100632053B1 (ko) 반도체 장치의 소자 분리막의 제조 방법
KR20030056388A (ko) 반도체 소자의 소자분리막 형성방법
KR100499409B1 (ko) 반도체소자의 소자분리막 형성방법
KR20050003057A (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR20080001340A (ko) 반도체 소자의 소자분리막 형성방법
KR20040056201A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20030000484A (ko) 소자분리막 형성 방법
KR20050012652A (ko) 반도체 소자의 소자분리막 형성방법
KR20040001224A (ko) 반도체 소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee