KR20080001340A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR20080001340A
KR20080001340A KR1020060059736A KR20060059736A KR20080001340A KR 20080001340 A KR20080001340 A KR 20080001340A KR 1020060059736 A KR1020060059736 A KR 1020060059736A KR 20060059736 A KR20060059736 A KR 20060059736A KR 20080001340 A KR20080001340 A KR 20080001340A
Authority
KR
South Korea
Prior art keywords
film
forming
trench
device isolation
pad
Prior art date
Application number
KR1020060059736A
Other languages
English (en)
Inventor
임수현
송필근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059736A priority Critical patent/KR20080001340A/ko
Publication of KR20080001340A publication Critical patent/KR20080001340A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 소자분리막 양측 가장자리 부분에서의 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 습식식각공정을 실시하여 상기 패드 질화막 및 패드 산화막을 상기 트렌치 양측 가장자리부로부터 일정 폭만큼 리세스시키는 단계와, 열공정을 실시하여 상기 습식식각공정으로 인해 노출된 상기 트렌치 양측 가장자리부의 표면을 라운딩화하는 단계와, 상기 트렌치가 매립되도록 소자분리막을 형성하는 단계와, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
낸드 플래시, 소자분리막, 트렌치, 모트, 라운딩화

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 일반적인 STI 공정을 이용한 낸드 플래시 메모리 소자의 소자분리막 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 소자분리막 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20 : 기판
11, 21 : 패드 산화막
12, 22 : 패드 질화막
13, 23 : 트렌치
15, 27 : HDP 산화막
15A, 27A : 소자분리막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 낸드(NAND) 플래시(FLASH) 메모리 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너(corner)부에 새부리 형상의 버즈빅(bird's beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지므로, 그 이용에 한계를 갖게 되었다. 따라서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다. 이는, 낸드 플래시 메모리 소자에서도 예외는 아니다.
이하에서는, STI 공정을 이용한 낸드 플래시 메모리 소자의 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(11)과 패드 질화막(12)을 차례로 형성한 후, 필드(field) 영역에 해당하는 기판(10) 부분이 노출되도록 공지의 공정에 따라 패드 질화막(12)과 패드 산화막(11)을 패터닝한다. 그런 다음, 노출된 필드 영역의 기판(10)을 식각하여 일정 깊이의 트렌치(13)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(13)가 매립되도록 HDP(High Density Plasma) 산화막(15)을 증착한 후, 패드 질화막(12)이 노출될 때까지 상기 HDP 산화막(15)을 평탄화한다. 그런 다음, 공지의 습식 식각공정에 따라 패드 질화막(12)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 세정공정을 실시하여 액티브(active) 영역의 기판(10) 상에 존재하는 패드 산화막(11)을 제거한다. 이로써, 필드 영역에 소자분리막(15A)이 형성된다.
그러나, 전술한 종래의 소자분리막 형성방법에 따르면, 후속 세정공정, 즉 등방성 세정공정에서 산화막 손실(loss)로 인해 도 1c에 도시된 바와 같이 소자분리막(15) 상단 가장자리 부분에 모트(moat, 'M' 부위 참조)가 발생되는 바, 이러한 모트는 반도체 소자의 누설전류를 증가시키는 등 소자 특성 저하를 초래하는 주요 원인이 된다.
또한, 전술한 종래의 소자분리막 형성방법에 따르면, 모트 발생 부위에 형성되는 게이트 전도막에서 역협폭 채널효과(Reverse Narrow Width Effect)가 발생되어 셀의 문턱전압을 저하시키는 문제가 발생한다.
따라서, 고집적화되는 낸드 플래시 메모리 소자에 있어서는 모트가 발생하지 않는 셀을 확보하여 메모리 셀의 커플링비(coupling ratio)를 개선시키는 것이 가장 중요한 문제로 대두되고 있는 실정이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 소자 분리막 양측 가장자리 부분에서의 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 습식식각공정을 실시하여 상기 패드 질화막 및 패드 산화막을 상기 트렌치 양측 가장자리부로부터 일정 폭만큼 리세스시키는 단계와, 열공정을 실시하여 상기 습식식각공정으로 인해 노출된 상기 트렌치 양측 가장자리부의 표면을 라운딩화하는 단계와, 상기 트렌치가 매립되도록 소자분리막을 형성하는 단계와, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
통상, STI 공정을 거쳐 형성된 반도체 소자의 소자분리막은 양측 가장자리부가 수직한 프로파일의 트렌치 내에 고립되어 형성되게 되는데, 이때 후속 세정공정을 진행하다 보면 소자분리막의 양측 가장자리부에서 모트가 발생하게 되어 여러가지 반도체 소자의 전기적 특성을 저하시키게 되는 문제가 발생한다.
따라서, 이러한 모트 발생을 억제하기 위해 본 발명에서는 STI 공정을 통해 소자분리막을 형성하되 그 양측 가장자리부가 수직한 프로파일을 갖지 않고 라운드한 프로파일을 갖도록, 트렌치 내에 소자분리용 HDP 산화막을 증착하기 전에 트렌치의 양측 가장자리부를 노출시키기 위한 습식식각공정 및 노출된 트렌치의 양측 가장자리부를 라운딩화하는 열공정을 실시한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 패드 산화막(21)과 패드 질화막(22)을 차례로 형성한다. 바람직하게, 패드 산화막(21)은 열산화공정을 실시하여 10~350Å의 두께로 형성하고, 패드 질화막(22)은 증착공정을 실시하여 실리콘질화막(Si3N4)을 100~3500Å의 두께로 증착한다.
그런 다음, 패드 질화막(22) 상에 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(미도시)을 형성한 다. 여기서, 감광막 패턴은 플래시 메모리 소자의 필드 영역을 정의하기 위한 것으로, 필드 영역이 오픈(open)된 구조로 형성한다.
이어서, 감광막 패턴을 마스크로 이용한 식각공정을 실시하여 패드 질화막(22)과 패드 산화막(21)을 패터닝한다. 그런 다음, 이로 인해 노출된 필드 영역의 기판(20)을 일정 깊이 식각하여 트렌치(23)를 형성한다. 바람직하게, 트렌치(23) 형성시에는 상기 기판(20)을 500~700Å의 두께만큼 식각한다.
이어서, 도 2b에 도시된 바와 같이, 핫(hot) 인산용액(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(22) 및 패드 산화막(21)의 일부를 식각한다. 예컨대, 습식식각공정을 실시하여 패드 질화막(22) 및 패드 산화막(21)을 트렌치(23) 양측 가장자리부로부터 일정 폭(W)만큼 리세스시킨다. 이러한 습식식각공정을 진행하다 보면, 패드 질화막(22)의 손실 뿐만 아니라 부분적으로 트렌치(23) 양측 가장자리부의 기판(20)이 일부 손실될 수 있다. 이로 인해, 수직한(vertical) 프로파일(profile)을 갖던 트렌치(23) 양측 가장자리부가 라운딩화(R)될 수 있다.
여기서, 습식식각공정은 30~100℃의 온도 조건에서 5~50분간 실시하는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 열공정(annealing)을 실시하여 트렌치(23) 양측 가장자리부분의 라운딩 특성을 더욱 향상, 즉 라운딩화를 증가시킨다. 이러한 열공정은 N2, Ar, H2 및 He로 이루어진 일군에서 선택된 어느 하나의 가스 분위기에서 실시하되, 500~1200℃의 온도 조건에서 약 1~60분간 실시하는 것이 바 람직하다.
이어서, 월(Wall)산화공정(oxidation)을 실시하여 트렌치(23)의 내부면을 따라 월산화막(25)을 형성한 후, 도면에 도시하진 않았지만 월산화막(25) 상부 표면을 따라 라이너 질화막을 증착한다. 특히, 이러한 월산화공정시에는 산화속도 증가에 의해 트렌치(23) 양측 가장자리부의 라운딩 특성이 더욱 향상된다.
여기서, 월산화막(25) 및 라이너 질화막은 각 10~500Å의 두께로 형성하는 것이 바람직하다.
이어서, 도 2d에 도시된 바와 같이, 트렌치(23)가 매립되도록 패드 질화막(22) 상에 HDP 산화막(27)을 증착한다. 바람직하게, HDP 산화막(27)은 500~10000Å의 두께로 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 패드 질화막(22) 상부까지 HDP 산화막(27)을 평탄화하여 소자분리막을 형성한다. 여기서, CMP 공정은 패드 질화막(22)을 구성하는 질화막 대비 소자분리막을 구성하는 HDP 산화막(27)의 연마속도가 1~300배인 슬러리(slurry)를 사용하는데, 이때 사용되는 슬러리의 연마입자로는 10~1000㎚의 연마입자를 갖는 실리콘 산화물 또는 세륨 산화물을 사용하는 것이 바람직하다.
이어서, 도 2e에 도시된 바와 같이, 인산 용액(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(22)을 제거한 후, 세정공정을 실시하여 패드 산화막(21)을 제거한다. 그런 다음, CMP 공정을 실시하여 월산화막(25)과의 단차가 없 는 소자분리막(27A)을 완성한다.
이러한 세정공정시에는 트렌치(23) 가장자리부가 습식식각공정 및 열공정으로 인해 이미 라운딩화되어 있기 때문에 기존에 세정공정시 트렌치 가장자리부에서 발생하던 모트 현상이 발생하지 않게 된다. 따라서, 트렌치 내에 고립되어 형성되는 소자분리막(27A)의 가장자리에 전기장이 집중되는 것을 방지하고 문턱전압(threshold voltage)의 감소를 억제하여 소자의 리프레시(refresh) 특성을 향상시킬 수 있다. 또한, 험프 현상을 방지하고 누설전류를 감소시켜 낸드 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있다.
이어서, 도면에 도시하진 않았지만, 웰(Well) 형성을 위한 웰 이온주입공정을 실시한 후, 소자분리막(27A)의 양측으로 노출된 기판(20) 상부에 게이트 절연막(29) 및 게이트 전도막(30)을 차례로 형성한다. 이때, 게이트 전도막은 폴리실리콘, 텅스텐 폴리사이드, 텅스텐 및 티타늄 실리사이드로 이루어진 일군에서 선택된 어느 하나의 전도물질을 사용한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 트렌치의 가장자리부를 라운 딩화한 후 상기 트렌치 내에 소자분리막을 형성함으로써, 후속 세정공정시 트렌치 가장자리부에서 모트 현상이 발생하는 것을 방지할 수 있다. 따라서, 트렌치 내에 고립되어 형성되는 소자분리막의 가장자리에 전기장이 집중되는 것을 방지하고 문턱전압(threshold voltage)의 감소를 억제하여 소자의 리프레시(refresh) 특성을 향상시킬 수 있다. 또한, 험프 현상을 방지하고 누설전류를 감소시켜 낸드 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있다.

Claims (11)

  1. 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하는 단계;
    상기 패드 질화막, 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;
    습식식각공정을 실시하여 상기 패드 질화막 및 패드 산화막을 상기 트렌치 양측 가장자리부로부터 일정 폭만큼 리세스시키는 단계;
    열공정을 실시하여 상기 습식식각공정으로 인해 노출된 상기 트렌치 양측 가장자리부의 표면을 라운딩화하는 단계;
    상기 트렌치가 매립되도록 소자분리막을 형성하는 단계; 및
    상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계
    를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 습식식각공정은 인산용액을 이용하되 30~100℃의 온도 조건에서 5~50분간 실시하는 반도체 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 습식식각공정시에는 상기 패드 질화막 및 패드 산화막이 일정 폭만큼 리세스됨과 동시에 상기 트렌치 양측 가장자리부에 대응되는 상기 기판의 일부가 손실되는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 열공정은 N2, Ar, H2 및 He로 이루어진 일군에서 선택된 어느 하나의 가스 분위기에서 실시하는 반도체 소자의 소자분리막 형성방법.
  5. 제 4 항에 있어서,
    상기 열공정은 500~1200℃의 온도 조건에서 1~60분간 실시하는 반도체 소자의 소자분리막 형성방법.
  6. 제 5 항에 있어서,
    상기 열공정을 실시한 후,
    상기 트렌치의 내부면을 따라 월산화막을 형성하는 단계; 및
    상기 월산화막의 내부면을 따라 라이너질화막을 증착하는 단계
    를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  7. 제 6 항에 있어서,
    상기 월산화막은 상기 트렌치 양측 가장자리부의 라운딩화가 증가되도록 월산화공정을 실시하여 형성하는 반도체 소자의 소자분리막 형성방법.
  8. 제 7 항에 있어서,
    상기 소자분리막을 형성한 후,
    CMP 공정을 실시하여 상기 소자분리막을 상기 패드 질화막의 상부 표면까지 평탄화하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  9. 제 8 항에 있어서,
    상기 CMP 공정은 상기 패드 질화막 대비 상기 소자분리막의 연마속도가 1~300배가 되는 슬러리를 사용하여 이루어지는 반도체 소자의 소자분리막 형성방법.
  10. 제 9 항에 있어서,
    상기 CMP 공정시에는 상기 슬러리의 연마입자로 10~1000㎚의 연마입자를 갖는 실리콘 산화물 또는 세륨 산화물을 사용하는 반도체 소자의 소자분리막 형성방법.
  11. 제 10 항에 있어서,
    상기 패드 산화막을 제거한 후,
    웰 이온주입공정을 실시하는 단계;
    상기 소자분리막을 포함한 상기 기판 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계
    를 더 포함하는 반도체 소자의 소자분리막 형성방법.
KR1020060059736A 2006-06-29 2006-06-29 반도체 소자의 소자분리막 형성방법 KR20080001340A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059736A KR20080001340A (ko) 2006-06-29 2006-06-29 반도체 소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059736A KR20080001340A (ko) 2006-06-29 2006-06-29 반도체 소자의 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20080001340A true KR20080001340A (ko) 2008-01-03

Family

ID=39213372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059736A KR20080001340A (ko) 2006-06-29 2006-06-29 반도체 소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20080001340A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017074145A3 (ko) * 2015-10-30 2017-06-22 엘지전자 주식회사 공기청정장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017074145A3 (ko) * 2015-10-30 2017-06-22 엘지전자 주식회사 공기청정장치

Similar Documents

Publication Publication Date Title
KR100275730B1 (ko) 트렌치 소자분리 방법
JP2005166700A (ja) 半導体装置及びその製造方法
KR100895825B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20080001340A (ko) 반도체 소자의 소자분리막 형성방법
KR20070002945A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20070001421A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20060076517A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20060124022A (ko) 플래쉬 메모리 소자의 게이트 형성방법
KR100822620B1 (ko) 반도체 소자의 제조방법
KR100499409B1 (ko) 반도체소자의 소자분리막 형성방법
KR20060128152A (ko) 반도체 소자의 제조방법
KR100507380B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20100032039A (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR20060008596A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080001416A (ko) 반도체 소자의 제조방법
KR20040105980A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20080001279A (ko) 반도체 소자의 소자분리막 형성방법
KR20040037460A (ko) 반도체 소자의 얕은 트랜치 소자분리막(ｓｔｉ) 형성방법.
KR20060113265A (ko) 리세스게이트공정을 이용한 반도체장치의 제조 방법
KR20030008053A (ko) 반도체 소자의 소자분리막 형성방법
KR20040004866A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20060001126A (ko) 반도체소자의 소자분리 방법
KR20060057162A (ko) 반도체 소자의 제조방법
KR20080060351A (ko) 반도체 소자의 소자분리막 형성방법
KR20050059703A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination