KR20060057162A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. 이 방법은, 액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 필드 영역을 노출시키는 패드 산화막 및 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막을 식각 장벽으로 이용하여 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립시키는 소자분리막을 형성하는 단계; 결과물 상에 액티브 영역의 중심부 및 필드 영역을 덮는 마스크를 형성하는 단계; 상기 마스크를 식각 장벽으로 이용하여 패드 질화막 및 패드 산화막을 식각하는 단계; 상기 마스크를 제거하는 단계; 식각후 잔류된 패드 질화막에 의해 노출되는 기판 부분에 대한 산화 공정을 수행하여 소정 두께의 산화막을 형성하며, 동시에, 상기 기판의 필드 영역과 접하는 액티브 영역의 가장자리 부위가 라운딩되는 단계; 및 상기 산화막을 습식 식각으로 제거하여 상기 기판 액티브 영역의 가장자리부를 리세스시키는 단계;를 포함한다.
Description
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 실리콘 기판 21: 패드 산화막
22: 패드 질화막 23: 감광막 패턴
21a: 1차 식각후 잔류된 패드 산화막 22a: 1차 식각후 잔류된 패드 질화막
21b: 2차 식각후 잔류된 패드 산화막 22b: 2차 식각후 잔류된 패드 질화막
24: 트렌치 25: 갭필 산화막
25a: 소자분리막 26: 마스크
27: 산화 공정 28: 산화막
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 특성을 향 상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소됨에 따라, 캐패시터의 용량을 확보하기 어려워지고 있으며, 트랜지스터 접합 부위의 전기장 크기가 커짐으로 인해 셀 지역의 리프레쉬 특성 확보가 어려워지고 있다.
이에 따라, 최근에는 비트라인 콘택 형성 영역에 비해 캐패시터 콘택 형성 영역에 해당되는 기판 부분이 낮게 위치되도록, 실리콘 기판의 액티브 영역의 가장자리 영역을 리세스시킨 후에, 게이트를 형성함으로써, 게이트 동작에 요구되는 유효 채널 길이를 증가시키는 구조가 제안되었다. 이러한 구조는, 채널 길이의 증가를 통해 문턱 전압(threshold voltage)을 증가시키고 리프레쉬 특성을 개선시키는 효과를 가져다 준다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체 소자의 제조방법은, 도 1a에 도시한 바와 같이, 액티브 영역 및 필드 영역이 정의된 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)이 차례로 형성된다. 이어서, 패드 질화막(12) 상에 필드 영역을 한정하는 감광막 패턴(13)이 형성된다.
그런다음, 도 1b에 도시한 바와 같이, 감광막 패턴(13)을 식각 장벽으로 이용하여 패드 질화막(12) 및 패드 산화막(11)을 1차 식각하여 필드 영역에 해당되는 실리콘 기판(10) 부분을 노출시킨다. 감광막 패턴(13)을 제거하고, 1차 식각후 잔류된 패드 질화막(12a)을 식각 장벽으로 이용하여 실리콘 기판(10)을 소정 두께만 큼 식각하여 트렌치(14)를 형성한다. 이어서, 트렌치(14)를 매립시키도록 결과물 상에 갭필 산화막(15)이 증착된다. 도면부호 11a는 1차 식각후 잔류된 패드 산화막을 나타낸다.
그리고나서, 도 1c에 도시한 바와 같이, 1차 식각후 잔류된 패드 질화막(12a)이 노출될 때까지 갭필 산화막(15)을 씨엠피(chemical mechanical polishing: CMP)하여 소자분리막(15a)이 형성된다.
계속해서, 도 1d에 도시한 바와 같이, 결과물 상에 액티브 영역의 중심부 및 필드 영역을 덮는 마스크(16)가 형성된다.
그리고나서, 도 1e에 도시한 바와 같이, 마스크(16)를 이용하여 1차 식각후 잔류된 패드 질화막 및 패드 산화막(12a,11a)을 2차 식각한 다음, 마스크(16)를 제거한다. 그런 후, 2차 식각후 잔류된 패드 질화막(12b)을 식각 장벽으로 이용하여 실리콘 기판(10)을 소정 두께만큼 건식 식각하여 리세스시킨다. 도면부호 11b는 2차 식각후 잔류된 패드 산화막을 나타낸다.
그러나, 이러한 종래기술에 따른 반도체 소자의 제조방법은, 건식 식각을 이용하여 실리콘 기판(10)을 리세스시키는데, 이때, 식각되는 영역 별로 건식 식각률이 다르게 나타나서, 리세스되는 깊이가 영역 별로 차이를 보이게 되고, 채널 길이 또한 영역 별로 차이를 보이게 되는 문제가 있다. 또한, 상기 건식 식각은 기판(10) 표면에 손상을 입히게 된다. 뿐만 아니라, 건식 식각이 진행됨에 따라, 소자분리막(15a)과 접하는 액티브 영역의 가장자리 부위가 뾰족한 형상을 갖게되고, 이 러한 뾰족한 형상을 갖는 기판(10) 부분에 전계가 집중되어, 문턱 전압 및 GOI(gate oxide integrity) 특성이 저하되는 문제가 있었다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 제조방법에 내재되었던 상기한 바와 같은 문제점들을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 웨이퍼의 전 영역에 걸쳐 일정한 채널 길이를 확보할 수 있고, 기판 표면이 손상되는 것을 막을 수 있으며, 문턱 전압 및 GOI 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 제조방법이 제공되고: 이 방법은, 액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 필드 영역을 노출시키는 패드 산화막 및 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막을 식각 장벽으로 이용하여 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립시키는 소자분리막을 형성하는 단계; 결과물 상에 액티브 영역의 중심부 및 필드 영역을 덮는 마스크를 형성하는 단계; 상기 마스크를 식각 장벽으로 이용하여 패드 질화막 및 패드 산화막을 식각하는 단계; 상기 마스크를 제거하는 단계; 식각후 잔류된 패드 질화막에 의해 노출되는 기판 부분에 대한 산화 공정을 수행하여 소정 두께의 산화막을 형성하며, 동시에, 상기 기판의 필드 영역과 접하는 액티브 영역의 가장자리 부위가 라운딩되는 단계; 및 상기 산화막을 습식 식각으로 제거하여 상기 기판 액티브 영역의 가장자리부를 리세스시키는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 패드 산화막은 50~100 Å의 두께로 형성된다.
본 발명의 다른 일면에 따라, 상기 패드 질화막은 500~800 Å의 두께로 형성된다.
본 발명의 다른 일면에 따라, 상기 트렌치는 2,000~2,500 Å의 깊이로 형성된다.
본 발명의 다른 일면에 따라, 상기 산화 공정은, 건식 산화 공정 또는 습식 산화 공정이다.
본 발명의 다른 일면에 따라, 상기 산화 공정은 700~1,000℃의 온도에서 실시된다.
본 발명의 또 다른 일면에 따라, 상기 산화막은 200~1,000 Å의 두께로 형성된다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 2a에 도시한 바와 같이, 액티브 영역 및 필드 영역이 정의된 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)이 차례로 형성된다. 패드 산화막(21)은 50~100 Å의 두께로 형성되고, 패드 질화막(22)은 500~800 Å의 두께로 형성된다. 이어서, 패드 질화막(22) 상에 필드 영역을 한정하는 감광막 패턴(23)이 형성된다.
그런다음, 도 2b에 도시한 바와 같이, 감광막 패턴(23)을 식각 장벽으로 이용하여 패드 질화막(22) 및 패드 산화막(21)을 1차 식각하여 필드 영역에 해당되는 실리콘 기판(20) 부분을 노출시킨다. 그런 후, 감광막 패턴(23)을 제거하고, 1차 식각후 잔류된 패드 질화막(22a)을 식각 장벽으로 이용하여 실리콘 기판(20)을 소정 두께만큼 식각하여 트렌치(24)가 형성된다. 트렌치(24)는 2,000~2,500 Å의 깊이로 형성된다. 이어서, 트렌치(24)를 매립시키도록 결과물 상에 갭필 산화막(25)이 증착된다. 도면부호 21a는 1차 식각후 잔류된 패드 산화막을 나타낸다.
그리고나서, 도 2c에 도시한 바와 같이, 1차 식각후 잔류된 패드 질화막(22a)이 노출될 때까지 갭필 산화막(25)을 씨엠피하여 소자분리막(25a)이 형성된다.
다음으로, 도 2d에 도시한 바와 같이, 결과물 상에 액티브 영역의 중심부 및 필드 영역을 덮는 마스크(26)가 형성된다. 이 마스크(26)를 식각 장벽으로 이용하여 1차 식각후 잔류된 패드 질화막 및 패드 산화막(22a,21a)을 2차 식각한다. 도면부호 21b 및 22b는 2차 식각후 잔류된 패드 산화막 및 패드질화막을 각각 나타낸다.
그런 후에, 도 2e에 도시한 바와 같이, 마스크(26)를 제거한다. 이어서, 2차 식각후 잔류된 패드 질화막(22b)에 의해 노출되는 실리콘 기판(20) 부분에 대한 산화 공정(27)을 수행함으로써, 소정 두께를 갖는 산화막(28)이 형성된다. 이때, 산화막(28)이 형성됨과 동시에, 기판(20)의 필드 영역과 접하는 액티브 영역의 가장자리 부위가 라운딩된다. 실리콘 기판(20)에 대한 산화 공정(27)은, 상기 기판 표면으로부터 200~1,000 Å의 두께를 타겟으로 하여, 700~1,000℃의 온도에서 수행된다. 또한, 산화 공정(27)은 건식 산화 공정 또는 습식 산화 공정으로 수행된다.
그리고나서, 도 2f에 도시한 바와 같이, 산화막(28)을 습식 식각으로 제거하고, 이 결과로서, 액티브 영역의 가장자리부에 해당되는 실리콘 기판(20) 부분을 리세스시킨다. 산화막(28)이 습식 식각에 의해 제거됨으로써, 리세스의 깊이가 웨이퍼의 전 영역에 걸쳐 일정해질 수 있고, 기판(20)의 표면이 손상되지 않는다. 또한, 필드 영역의 소자분리막(15a)과 접하는 액티브 영역의 가장자리 부위가 라운딩된다.
본 발명의 상기한 바와 같은 구성에 따라, 액티브 영역의 가장자리 영역에 해당되는 실리콘 기판 부분을 선택적으로 산화시킨 다음, 산화된 실리콘 기판 부분을 습식 식각으로 제거함으로써, 웨이퍼의 전 영역에 걸쳐 일정한 리세스 깊이를 확보할 수 있다. 따라서, 웨이퍼의 전 영역에 걸쳐 일정한 채널 길이를 확보할 수 있다. 또한, 상기 실리콘 기판에 대한 선택적 산화 및 습식 식각 공정을 이용함으로써, 기판의 표면이 손상되는 것을 막을 수 있으며, 소자분리막과 접하는 액티브 영역의 가장자리 부위를 라운딩시킬 수 있다. 결국, 본 발명은 문턱 전압 및 GOI 특성이 저하되는 것을 방지할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (7)
- 반도체 소자의 제조방법에 있어서,액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계;상기 실리콘 기판 상에 필드 영역을 노출시키는 패드 산화막 및 패드 질화막을 차례로 형성하는 단계;상기 패드 질화막을 식각 장벽으로 이용하여 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성하는 단계;상기 트렌치를 매립시키는 소자분리막을 형성하는 단계;결과물 상에 액티브 영역의 중심부 및 필드 영역을 덮는 마스크를 형성하는 단계;상기 마스크를 식각 장벽으로 이용하여 패드 질화막 및 패드 산화막을 식각하는 단계;상기 마스크를 제거하는 단계;식각후 잔류된 패드 질화막에 의해 노출되는 기판 부분에 대한 산화 공정을 수행하여 소정 두께의 산화막을 형성하며, 동시에, 상기 기판의 필드 영역과 접하는 액티브 영역의 가장자리 부위가 라운딩되는 단계; 및상기 산화막을 습식 식각으로 제거하여 상기 기판 액티브 영역의 가장자리부를 리세스시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 패드 산화막은 50~100 Å의 두께로 형성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 패드 질화막은 500~800 Å의 두께로 형성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 트렌치는 2,000~2,500 Å의 깊이로 형성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 산화 공정은, 건식 산화 공정 또는 습식 산화 공정인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 산화 공정은 700~1,000℃의 온도에서 수행되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 산화막은 200~1,000 Å의 두께로 형성되는 것을 특징으로 하는 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728994B1 (ko) * | 2006-07-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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2004
- 2004-11-23 KR KR1020040096234A patent/KR20060057162A/ko not_active Application Discontinuation
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| KR100728994B1 (ko) * | 2006-07-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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