KR20020054666A - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR20020054666A
KR20020054666A KR1020000083830A KR20000083830A KR20020054666A KR 20020054666 A KR20020054666 A KR 20020054666A KR 1020000083830 A KR1020000083830 A KR 1020000083830A KR 20000083830 A KR20000083830 A KR 20000083830A KR 20020054666 A KR20020054666 A KR 20020054666A
Authority
KR
South Korea
Prior art keywords
forming
nitride
device isolation
trench
film
Prior art date
Application number
KR1020000083830A
Other languages
English (en)
Inventor
김상영
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000083830A priority Critical patent/KR20020054666A/ko
Publication of KR20020054666A publication Critical patent/KR20020054666A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 0.25 ㎛ 이하의 고집적 반도체소자에 사용되는 트렌치 구조의 소자분리막 ( STI ) 적용시 반도체소자의 특성 열화를 방지하기 위하여, 반도체기판의 활성영역 상에 패드산화막 및 제1질화막의 적층구조를 형성하며 소자분리영역에 트렌치를 형성하고 상기 트렌치의 일정깊이만을 매립하는 소자분리용 제1절연막을 형성한 다음, 상기 트렌치의 측벽, 즉 반도체기판의 활성영역과의 경계부 단차에 제2질화막 스페이서를 형성하는 공정으로 반도체소자의 활성영역과 소자분리영역 경계부에서 유발되는 소자의 특성 열화를 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 소집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 0.25 ㎛ 이하의 고집적 반도체소자에서 절연막으로 사용되는 트렌치 구조의 절연막(STI) 적용시 반도체소자의 특성 열화를 방지할 수 있는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolationregion ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도시되지않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.
그리고, 상기 트렌치를 매립하는 고밀도 플라즈마 화학기상증착 ( high density plasma chemical vapor deposition, 이하에서 HDP CVD 라 함 ) 산화막(도시안됨)을 전체표면 상부에 형성하고 화학기계연마 ( chemical mechenical polishing, 이하에서 CMP 라 함 ) 하여 평탄화시킴으로써 평탄화된 소자분리막을 형성한다.
상기 CMP 공정에 따른 평탄화공정은, 패턴 밀도나 웨이퍼의 사이트에 따라서 절연막의 제거 속도가 달라져 패턴이나 웨이퍼 위치에 따라, 절연막이 과도하게 제거된 곳이 생기게 된다.
또한, 후속공정에 의해 형성되는 게이트나 스페이서, 확산층 형성시에도 많은 건식 또는 습식 산화막 에치가 수반되게 되어 웨이퍼의 특정 위치에는 트렌치의 절연막이 확산층보다 낮아지게 된다.
상기 트렌치 절연막, 즉 소자분리막이 확산층보다 낮아지게 되면, 후속으로샐리사이드 형성을 위한 금속 증착공정시 측벽이 금속 증착이 이루어지거나 샐리사이드 형성을 위한 후속 1차 열처리시 확산에 의해 트렌치 측벽에 샐리사이드가 형성되게 되어 접합층의 다이오드 영역으로부터 샐리사이드층이 급격히 가까워 지게 된다.
그리고, 이는 많은 필드가 노출된 확산층 영역에서 접합 누설전류가 급격히 증가하는 문제가 야기되어 소자의 누설전류에 의한 문제를 야기하여 수율 감소를 초래하게 된다.
상기와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 트렌치 식각공정시 트렌치를 매립하여 형성되는 소자분리막이 활성영역보다 낮게 CMP 되는 경우 후속공정인 샐리사이드 공정시 소자분리영역인 트렌치 측벽에 샐리사이드가 형성되어 접합 누설전류가 증가됨으로써 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 활성영역과 소자분리영역이 이루는 단차에 질화막 스페이서를 형성하여 후속공정으로 인한 반도체소자의 특성 열화를 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판13 : 패드산화막
15 : 제1질화막17 : 트렌치
21 : 소자분리용 제1절연막23 : 제2질화막
25 : 소자분리용 제2절연막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판의 활성영역 상에 패드산화막 및 제1질화막의 적층구조를 형성하며 소자분리영역에 트렌치를 형성하는 공정과,
상기 트렌치의 일정깊이만을 매립하는 소자분리용 제1절연막을 형성하는 공정과,
상기 트렌치의 측벽, 즉 반도체기판의 활성영역과의 경계부 단차에 제2질화막 스페이서를 형성하는 공정과,
상기 트렌치를 매립하는 소자분리용 제2절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11)에 패드산화막(13)과 제1질화막(15)을 증착하고 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(15), 패드산화막(13) 및 일정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.
그리고, 상기 트렌치(17)를 매립하는 소자분리용 제1절연막(21)을 전체표면상부에 형성한다.
그리고, 상기 소자분리용 제1절연막(21)을 식각하여 상기 트렌치(17)의 상측 일부를 노출시킨다.
도 1b를 참조하면, 상기 제1질화막(15)을 제거하고 상기 반도체기판(11)의 활성영역과 소자분리영역인 소자분리용 제1절연막의 경계부 단차에 제2질화막(23)스페이서를 형성한다.
이때, 상기 제2질화막(23) 스페이서는 전체표면상부에 제2질화막(23)을 증착하고 이를 이방성식각하여 형성한 것이다.
도 1c를 참조하면, 상기 트렌치(17) 상부를 완전히 매립하여 소자분리막을 형성하는 소자분리용 제2절연막(25)을 형성한다.
이때, 상기 소자분리용 제2절연막(25)은 전체표면상부에 산화막이나 질화막을 증착하고 이를 평탄화식각하여 형성한 것이다.
따라서, 상기 소자분리막은 소자분리용 제1절연막(21), 제2질화막(23) 및 소자분리용 제2절연막(25)으로 구성된다.
본 발명의 다른 실시예는 상기 소자분리용 제2절연막(25)의 사용없이 후속공정을 진행하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 활성영역과 소자분리막의 경계부 단차에 질화막을 스페이서를 형성하고 상기 소자분리영역을 매립하는 소자분리용 절연막을 형성하여 반도체소자의 활성영역과 단차가 없으며 후속공정으로 인한 소자의 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체기판의 활성영역 상에 패드산화막 및 제1질화막의 적층구조를 형성하며 소자분리영역에 트렌치를 형성하는 공정과,
    상기 트렌치의 일정깊이만을 매립하는 소자분리용 제1절연막을 형성하는 공정과,
    상기 트렌치의 측벽, 즉 반도체기판의 활성영역과의 경계부 단차에 제2질화막 스페이서를 형성하는 공정과,
    상기 트렌치를 매립하는 소자분리용 제2절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 소자분리용 제2절연막은 산화막이나 질화막으로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 소자분리용 제2절연막 형성공정없이 후속공정을 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
KR1020000083830A 2000-12-28 2000-12-28 반도체소자의 소자분리막 형성방법 KR20020054666A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000083830A KR20020054666A (ko) 2000-12-28 2000-12-28 반도체소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000083830A KR20020054666A (ko) 2000-12-28 2000-12-28 반도체소자의 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20020054666A true KR20020054666A (ko) 2002-07-08

Family

ID=27687400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000083830A KR20020054666A (ko) 2000-12-28 2000-12-28 반도체소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20020054666A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808590B1 (ko) * 2006-06-30 2008-02-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 그의 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808590B1 (ko) * 2006-06-30 2008-02-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 그의 형성방법

Similar Documents

Publication Publication Date Title
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
KR100224700B1 (ko) 반도체장치의 소자분리방법
KR20050006983A (ko) 트렌치 소자분리 방법
KR100772554B1 (ko) 비휘발성 메모리 소자의 소자 분리막 형성방법
KR100845103B1 (ko) 반도체소자의 제조방법
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
KR100500942B1 (ko) 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100979230B1 (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR100403317B1 (ko) 반도체소자의 제조방법
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR20030000129A (ko) 반도체소자의 소자분리절연막 형성방법
KR20020054664A (ko) 반도체소자의 소자분리막 형성방법
KR0142984B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100700283B1 (ko) 반도체소자의 소자분리용 트랜치 형성방법
KR100652288B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100539001B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR20040002241A (ko) 반도체소자의 소자분리막 형성방법
KR100338938B1 (ko) 반도체 장치의 분리구조 제조방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR20060078197A (ko) 반도체소자의 소자분리막 형성방법
KR20080114065A (ko) 반도체 소자의 소자분리막 형성 방법
KR20040086859A (ko) 반도체소자의 소자분리막 형성방법
KR20020056269A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination