KR100403317B1 - 반도체소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- -1 nitrogen ions Chemical class 0.000 claims description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052796 boron Inorganic materials 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 트렌치를 이용한 소자분리절연막 형성 공정에서 트렌치를 형성하고, 전체표면 상부에 제1매립절연막을 형성한 다음, 상기 제1매립절연막을 전면식각하여 상기 트렌치의 측벽에 스페이서를 형성하되, 상기 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성한 후 상기 트렌치 상부 모서리에 질소(N)이온을 이온주입한 다음, 희생산화공정을 실시하여 상기 트렌치 상부 모서리를 라운드하게 형성한 후 제2매립절연막을 형성한 다음, 평탄화공정을 실시하여 상기 트렌치를 매립하는 소자분리절연막을 형성함으로써 상기 트렌치의 매립특성을 향상시키는 동시에 후속 소오스/드레인영역을 형성하기 위해 이온주입된 보론이 소자분리절연막으로 이동하는 것을 방지하여 접합누설전류 특성 및 공정 수율을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 트렌치의 상부 모서리에 질소(N)이온을 이온주입하여 접합영역에 이온주입되는 보론(B)의 확산을 방지하여 접합영역의 전기적 특성을 향상시키고, 상기 트렌치 측벽에 절연막 스페이서를 형성함으로써 상기 트렌치의 매립특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
그리고, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
상기 트렌치를 이용한 소자분리공정은 소자분리영역으로 예정되는 반도체기판을 식각하여 트렌치를 형성한 후 매립절연막을 형성하여 상기 트렌치를 매립시킨 다음, 평탄화공정을 실시하여 소자분리절연막을 형성하는 방법이다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어 감에 따라 종횡비가 증가하여 도 1 에 도시된 바와 같이 반도체기판(11)에 형성되는 트렌치를 매립절연막(13)으로 매립하는 경우 보이드(15)가 발생하여 소자분리절연막의 절연특성을 저하시키는 문제점이 있다. 또한, 트렌치의 상부 모서리가 날카롭게 형성되는 경우 전기장이 집중되어 소자의 전기적 특성을 저하시킬 수 있으며, 이로 인하여 후속 소오스/드레인영역을 형성하기 위해 주입된 보론이 열처리공정 시 상기 소자분리절연막으로 이동(boron pile up)현상이 발생하여 도 2 의 ⓧ에 도시된 바와 같이 소자분리절연막(14)에 인접한 소오스/드레인영역(16)의 프로파일이 변화되어 소자의 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 상부 모서리에 질소(N)이온을 이온주입함으로써 상기 트렌치 상부 모서리를 라운드하게 형성하는 동시에 후속 소오스/드레인영역을 형성하기 위해 이온주입된 보론이 소자분리절연막으로 이동하는 것을 방지하여 접합누설전류 특성 및 공정 수율을 향상시키고, 상기 트렌치 측벽에 절연막 스페이서를 형성하여 트렌치의 매립특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 및 도 2 는 종래기술에 따른 반도체소자의 제조방법에 의한 문제점을 도시한 단면도.
도 3a 내지 도 3f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체기판 13 : 매립절연막
14, 42 : 소자분리절연막 15 : 보이드
16, 43 : 소오스/드레인영역 33 : 패드산화막패턴
35 : 질화막패턴 37 : 트렌치
39 : 제1매립절연막 40 : 스페이서
41 : 제2매립절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
전체표면 상부에 소정 두께의 절연막을 형성하는 공정과,
상기 절연막을 전면식각하여 상기 트렌치의 측벽에 절연막 스페이서를 형성하되, 상기 절연막 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성하는 공정과,
상기 노출된 트렌치 상부 모서리에 질소(N)이온을 이온주입하는 공정과,
상기 구조를 희생산화시켜 상기 트렌치 상부 모서리를 라운드하게 형성하는 공정과,
전체표면 상부에 매립절연막을 형성하는 공정과,
상기 매립절연막을 평탄화시켜 상기 트렌치를 매립하는 소자분리절연막을 형성하는 공정과,
상기 질화막패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 형성한다.
다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막패턴을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판(31)을 식각하여 질화막패턴(35)과 패드산화막패턴(33)을 형성하는 동시에 트렌치(37)를 형성한다.
다음, 상기 감광막패턴을 제거한다.
그 다음, 전체표면 상부에 제1매립절연막(39)을 형성한다. 이때, 상기 제1매립절연막(39)은 HDP CVD 방법으로 형성되는 산화막으로서, 상기 트렌치(37)가 완전히 매립되지 않도록 2000 ∼ 4000Å 두께 형성한다. (도 3a 참조)
다음, 상기 제1매립절연막(39)을 전면식각하여 상기 트렌치(37)의 측벽에 스페이서(40)를 형성한다. 이때, 상기 스페이서(40)는 상기 트렌치(37) 상부 모서리가 노출되도록 형성한다. 상기 스페이서(40) 형성 후 도 3b 의 ⓨ부분과 같이 트렌치(37) 상부 모서리가 날카롭게 형성된다. (도 3b 참조)
그 다음, 상기 노출된 트렌치(37) 상부 모서리에 질소(N)이온을 이온주입한다. 이때, 상기 이온주입공정은 반도체기판(31)에 수직한 방향에서 20 ∼ 40° 기울어지게 경사(tilt)를 주어 1×1014∼ 1×1016도즈의 질소이온을 이온주입하여 실시된다. 상기 질소(N)이온을 이온주입함으로써 후속공정으로 형성되는 트랜지스터를 구성하는 소오스/드레인영역에 주입되는 보론이 소자분리절연막으로 이동하는 것을 방지할 수 있다. (도 3c 참조)
다음, 상기 구조를 희생산화시켜 도 3d 의 ⓩ부분처럼 상기 트렌치(37) 상부 모서리를 라운드하게 형성한다. 이때, 상기 희생산화공정은 1000 ∼ 1100℃의 온도에서 건식산화공정을 실시하여 50 ∼ 150Å의 열산화막을 형성하였다가 제거하는 방법으로 실시된다. (도 3d 참조)
그 다음, 전체표면 상부에 제2매립절연막(41)을 형성한다. 이때 상기 상기 제2매립절연막(41)은 상기 제1매립절연막(39)과 같은 종류의 산화막으로 2000 ∼4000Å 두께 형성하여 상기 트렌치(37)를 완전히 매립시킨다. (도 3e 참조)
다음, 상기 제2매립절연막(41)을 화학적 기계적 연마(chemical mechanical polishing)공정으로 평탄화시켜 상기 트렌치(37)을 매립시키는 소자분리절연막(42)을 형성한다.
다음, 상기 질화막패턴(35)을 제거한다.
그 후, 후속공정으로 세정공정을 실시한 후 게이트절연막(도시안됨), 게이트전극(도시안됨) 및 소오스/드레인영역(43)을 형성하여 모스트랜지스터를 형성한다. 이때, 상기 소오스/드레인영역(43)의 프로파일에 변화가 없음을 알 수 있다. (도 3f 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 트렌치를 이용한 소자분리절연막 형성 공정에서 트렌치를 형성하고, 전체표면 상부에 제1매립절연막을 형성한 다음, 상기 제1매립절연막을 전면식각하여 상기 트렌치의 측벽에 스페이서를 형성하되, 상기 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성한 후 상기 트렌치 상부 모서리에 질소(N)이온을 이온주입한 다음, 희생산화공정을 실시하여 상기 트렌치 상부 모서리를 라운드하게 형성한 후 제2매립절연막을 형성한 다음, 평탄화공정을 실시하여 상기 트렌치를 매립하는 소자분리절연막을 형성함으로써 상기 트렌치의 매립특성을 향상시키는 동시에 후속 소오스/드레인영역을 형성하기 위해 이온주입된 보론이 소자분리절연막으로 이동하는 것을 방지하여 접합누설전류 특성 및 공정 수율을 향상시키는 이점이 있다.
Claims (5)
- 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,전체표면 상부에 소정 두께의 제1매립절연막을 형성하는 공정과,상기 제1매립절연막을 전면식각하여 상기 트렌치의 측벽에 스페이서를 형성하되, 상기 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성하는 공정과,상기 노출된 트렌치 상부 모서리에 질소(N)이온을 이온주입하는 공정과,상기 구조를 희생산화시켜 상기 트렌치 상부 모서리를 라운드하게 형성하는 공정과,전체표면 상부에 제2매립절연막을 형성하는 공정과,상기 제2매립절연막을 평탄화시켜 상기 트렌치를 매립하는 소자분리절연막을 형성하는 공정과,상기 질화막패턴을 제거하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1매립절연막은 2000 ∼ 4000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 이온주입공정은 반도체기판의 수직한 방향에 대하여 20 ∼ 40° 경사를 주어 1×1014∼ 1×1016도즈의 질소이온을 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 희생산화공정은 1000 ∼ 1100℃의 온도에서 건식산화공정을 실시하여 50 ∼ 150Å의 열산화막을 형성하였다가 제거하여 트렌치 상부 모서리를 라운드하게 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2매립절연막은 2000 ∼ 4000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0035796A KR100403317B1 (ko) | 2001-06-22 | 2001-06-22 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0035796A KR100403317B1 (ko) | 2001-06-22 | 2001-06-22 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000136A KR20030000136A (ko) | 2003-01-06 |
| KR100403317B1 true KR100403317B1 (ko) | 2003-10-30 |
Family
ID=27710608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0035796A KR100403317B1 (ko) | 2001-06-22 | 2001-06-22 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100403317B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006031078A1 (en) | 2004-09-15 | 2006-03-23 | M2Sys Co., Ltd | A sliding mechanism for opening and closing of cellular phone |
| KR100744942B1 (ko) * | 2005-12-14 | 2007-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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| US5904538A (en) * | 1997-03-24 | 1999-05-18 | Lg Semicon Co., Ltd | Method for developing shallow trench isolation in a semiconductor memory device |
| KR19990080168A (ko) * | 1998-04-14 | 1999-11-05 | 김규현 | 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 |
| KR19990086720A (ko) * | 1998-05-29 | 1999-12-15 | 김영환 | 반도체 소자의 트랜치 형성방법 |
-
2001
- 2001-06-22 KR KR10-2001-0035796A patent/KR100403317B1/ko not_active IP Right Cessation
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030000136A (ko) | 2003-01-06 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 11 |
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| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 12 |
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