KR100361765B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트산화막이 형성된 트렌치형 소자분리절연막 상부에 버퍼층인 제1층간절연막과 제2층간절연막을 각각 일정두께 형성하고 그 상부에 하부절연층을 형성한 다음, 콘택식각공정으로 콘택홀을 형성하여 트렌치 가장자리의 턱짐 부분에서 유발되는 접합누설 전류의 증가를 억제할 수 있도록 하고 그에 따른 반도체소자의 고속화를 가능하게 하는 기술이다.

Description

반도체소자의 제조방법{A method for fabricating of a semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
도 1a 내지 도 1d 는 트렌치형 소자분리절연막 형성공정을 이용하는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판 상부에 패드산화막(13)과 패드질화막(15)을 각각 일정두께형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막(15)과 패드산화막(13)을 식각하여 패터닝한다.
그리고, 패터닝된 상기 패드질화막(15)과 패드산화막(13)의 적층구조를 식각마스크로하여 상기 반도체기판(11)을 일정 두께 식각하여 트렌치(100)를 형성한다. (도 1a)
그 다음, 상기 트렌치(100) 매립용 산화막(도시안됨)을 전체표면 상부에 형성하고 이를 평탄화식각하여 소자분리절연막(17)을 형성한다.다음, 상기 소자분리절연막(17)의 높이를 낮게 하기 위하여 습식 세정공정을 실시한다. (도 1b)
그리고, 상기 패드질화막(15)과 패드산화막(13) 적층구조를 제거하고, 이온주입공정을 이용하여 상기 반도체기판(11)에 웰(도시안됨)을 형성한다.
그리고, 상기 반도체기판(11) 표면에 게이트산화막(19)을 형성한다. (도 1c)
그 다음, 상기 게이트산화막(19) 상부에 게이트전극용 도전층(도시안됨)을 형성하고 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 게이트전극용 도전층과 게이트산화막(19)을 식각하여 게이트전극(도시안됨)을 형성한다.
그리고, 전체표면 상부를 평탄화시키는 하부절연층(21)을 형성하고 비트라인 마스크(도시안됨) 또는 저장전극 콘택마스크(도시안됨)를 식각공정으로 콘택홀(23)을 형성한다.
여기서, 상기 콘택 식각공정 시 유발되는 오정렬로 인하여 상기 트렌치형 소자분리절연막과 활성영역의 경계부에 턱짐부분ⓐ 이 형성되어 반도체소자의 접합누설전류가 많아지는 문제점이 있다. (도 1d)
상기한 바와같이 종래기술에 따른 반도체소자의 제조방법은, 콘택식각공정과 같이 높은 단차를 갖는 박막을 식각할때 턱짐부분 ⓐ 가 손상되어 접합누설전류가 증가되고 그에 따른 반도체소자의 고속화가 어렵게 됨으로써 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택공정시 트렌치형 소자분리절연막의 턱짐부분이 손상되고 그로 인한 접합누설전류의 증가를 방지하여 반도체소자의 고속화를 가능하여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판 13 : 패드산화막
15 : 패드질화막 17,33 : 소자분리절연막
19,35 : 게이트산화막 21,41 : 하부절연층
23,43 : 콘택홀 37 : 제1층간절연막
39 : 제2층간절연막 100, 200 : 트렌치ⓐ : 턱짐부분
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,반도체기판의 소자분리영역에 트렌치를 이용한 소자분리절연막을 형성하는 공정과,전체표면 상부에 게이트산화막을 형성한 다음, 게이트전극을 형성하는 공정과,전체표면 상부에 콘택식각 버퍼층인 제1층간절연막과 제2층간절연막을 소정 두께 형성하는 공정과,상기 제2층간절연막 상부에 하부절연층을 형성하고 콘택식각공정으로 상기 하부절연층을 식각하여 제2층간절연막을 노출시키는 공정과,
상기 하부절연층, 제2층간절연막 및 제1층간절연막의 식각선택비 차이를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 패드산화막(도시안됨)과 패드질화막(도시안됨)을 각각 일정두께 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막과 패드산화막을 식각하여 패터닝한다.
그리고, 패터닝된 상기 패드질화막과 패드산화막의 적층구조를 식각마스크로하여 상기 반도체기판(31)을 일정 두께 식각하여 트렌치(200)를 형성한다. (도 1a)
그 다음, 상기 트렌치(200) 매립용 산화막(도시안됨)을 전체표면 상부에 형성하고 이를 평탄화식각한다.다음, 상기 소자분리절연막(33)의 높이를 낮게 하기 위하여 습식 세정공정을 실시한다.
이때, 상기 소자분리절연막(33)의 높이는 반도체기판 상부로 형성되는 소자분리절연막(33)의 높이를 말하는 것으로서, 200 ∼ 300 Å 정도로 한다.
그 다음, 상기 패드질화막과 패드산화막 적층구조를 제거하고, 이온주입공정을 이용하여 상기 반도체기판(31)에 웰(도시안됨)을 형성한다.
그리고, 상기 반도체기판(31) 표면에 게이트산화막(35)을 형성한다.
그 다음, 후속공정으로 게이트전극을 형성한다.
그리고, 전체표면 상부에 제1층간절연막(37)을 일정 두께 형성한다.
이때, 상기 제1층간절연막(37)은 300 ∼ 500 Å 정도 두께의 질화물질을 이용하여 형성한다.
그리고, 상기 제1층간절연막(37)은 저압플라즈마화학기상증착 ( low plasma chemical vapor deposition, 이하에서 LPCVD 라 함 ) 방법이나 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하에서 PECVD 라 함 ) 방법을 이용한 테오스 ( tetra ethyl ortho silicate, 이하에서 TEOS 라 함 ) 박막으로 대신 형성할 수도 있다.
그 다음, 상기 제1층간절연막(37) 상부에 제2층간절연막(39)을 형성한다.
이때, 상기 제2층간절연막(39)은 실리콘산화막으로 100 ∼ 300 Å 정도의 두께 형성한 것이다. (도 2a)
그 다음, 상기 제2층간절연막(39) 상부를 평탄화시키는 하부절연층(41)을 형성한다.
그리고, 후속공정으로 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(41)을 식각하여 상기 제2층간절연막(39)을 노출시킨다. (도 2b)
그 다음, 상기 제2층간절연막(39)과 제1층간절연막(37)을 순차적으로 식각하여 상기 반도체기판(31)을 노출시키는 콘택홀(43)을 형성한다.
여기서, 상기 콘택홀(43)을 형성하는 콘택식각공정은, 식각선택비 차이를 이용하며 상기 제1층간절연막(37)을 버퍼층으로 하여 실시함으로써 트렌치형 소자분리절연막의 턱짐부분에서의 상기 게이트산화막(35)의 손상을 억제하고 그에 따른 접합누설전류의 증가를 억제 할 수 있다. (도 2c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 게이트산화막 상측에 제1층간절연막과 제2층간절연막을 형성하고 후속 공정인 콘택공정시 버퍼층으로 사용함으로써 트렌치형 소자분리절연막의 턱짐부분이 식각되는 현상을 억제하고 그에 따른 접합누설전류의 증가를 억제할 수 있도록 하여 반도체소자의 고속화를 가능하게 하는 효과를 제공한다.

Claims (7)

  1. 반도체기판의 소자분리영역에 트렌치를 이용한 소자분리절연막을 형성하는 공정과,
    전체표면 상부에 게이트산화막을 형성한 다음, 게이트전극을 형성하는 공정과,
    전체표면 상부에 콘택식각 버퍼층인 제1층간절연막과 제2층간절연막을 소정 두께 형성하는 공정과,
    상기 제2층간절연막 상부에 하부절연층을 형성하고 콘택식각공정으로 상기 하부절연층을 식각하여 제2층간절연막을 노출시키는 공정과,
    상기 하부절연층, 제2층간절연막 및 제1층간절연막의 식각선택비 차이를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1층간절연막은 질화계열의 절연막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1층간절연막은 PECVD 방법을 이용한 TEOS 막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1층간절연막은 LPCVD 방법을 이용한 TEOS 막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1층간절연막은 300 ∼ 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2층간절연막은 실리콘 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제2층간절연막은 100 ∼ 300 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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