JPH0927619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0927619A JPH0927619A JP17582795A JP17582795A JPH0927619A JP H0927619 A JPH0927619 A JP H0927619A JP 17582795 A JP17582795 A JP 17582795A JP 17582795 A JP17582795 A JP 17582795A JP H0927619 A JPH0927619 A JP H0927619A
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Abstract
(57)【要約】
【課題】 半導体基板に形成した素子分離酸化膜上にサ
イドウォール酸化膜を形成する際には、素子分離酸化膜
もエッチングされるので、素子分離酸化膜の膜厚が薄く
なる。そのため、半導体装置の信頼性が劣化する。 【解決手段】 シリコン（半導体）基板11の素子形成領
域を電気的に分離する素子分離酸化膜12を形成し、次い
で素子分離酸化膜12上にトランジスタのゲート絶縁膜16
を窒化シリコン膜を含む積層膜または窒化酸化膜で形成
する。続いてゲート絶縁膜16上に素子としてゲート電極
21〜23を形成し、さらにゲート電極21〜23を覆う状態に
酸化膜を形成した後、ゲート絶縁膜16に対して酸化膜が
選択的にエッチングされるエッチバックによって各ゲー
ト電極21〜23の側部にサイドウォール酸化膜26〜28を形
成する。
イドウォール酸化膜を形成する際には、素子分離酸化膜
もエッチングされるので、素子分離酸化膜の膜厚が薄く
なる。そのため、半導体装置の信頼性が劣化する。 【解決手段】 シリコン（半導体）基板11の素子形成領
域を電気的に分離する素子分離酸化膜12を形成し、次い
で素子分離酸化膜12上にトランジスタのゲート絶縁膜16
を窒化シリコン膜を含む積層膜または窒化酸化膜で形成
する。続いてゲート絶縁膜16上に素子としてゲート電極
21〜23を形成し、さらにゲート電極21〜23を覆う状態に
酸化膜を形成した後、ゲート絶縁膜16に対して酸化膜が
選択的にエッチングされるエッチバックによって各ゲー
ト電極21〜23の側部にサイドウォール酸化膜26〜28を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には半導体装置の素子分離酸化膜上にサ
イドウォール絶縁膜を形成する際に利用される半導体装
置の製造方法に関するものである。
方法に関し、特には半導体装置の素子分離酸化膜上にサ
イドウォール絶縁膜を形成する際に利用される半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの微細化にともない、金属−酸化
膜−半導体（以下、ＭＯＳという）トランジスタのゲー
ト長のスケールダウンが進み、同時に電極間スペースの
デザインルールも狭くなっている。従来技術によって製
造した半導体装置を図３によって説明する。図の（１）
は平面レイアウト図を示し、図の（２）は（１）に示し
たＡ−Ａ’線断面図であり、図の（３）は（１）に示し
たＢ−Ｂ’線断面図である。なお、図の（２），（３）
は図の（１）に対して縮尺は合わせていない。
膜−半導体（以下、ＭＯＳという）トランジスタのゲー
ト長のスケールダウンが進み、同時に電極間スペースの
デザインルールも狭くなっている。従来技術によって製
造した半導体装置を図３によって説明する。図の（１）
は平面レイアウト図を示し、図の（２）は（１）に示し
たＡ−Ａ’線断面図であり、図の（３）は（１）に示し
たＢ−Ｂ’線断面図である。なお、図の（２），（３）
は図の（１）に対して縮尺は合わせていない。
【０００３】図３に示すように、まず、ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法によって、シリコン基板
５１に、素子形成領域５２と素子形成領域５３とを電気
的に分離するための酸化シリコン（ＳｉＯ2 ）からなる
素子分離酸化膜５４を形成する。その上に例えば電極形
成用の膜を成膜した後、リソグラフィー技術とエッチン
グ技術とにより上記電極形成用の膜をパターニングして
第１層電極５５，５６を形成する。次いで化学的気相成
長（以下、ＣＶＤという、ＣＶＤはChemical Vapour De
positionの略）法により酸化膜を成膜した後、それをエ
ッチバックすることによって第１層電極５５，５６の側
部にサイドウォール酸化膜５７，５８を形成する。続い
てリソグラフィー技術，イオン注入技術および熱拡散処
理によって、シリコン基板５１の素子形成領域５２，５
３に拡散層５９，６０を形成する。その後ＣＶＤ法によ
って層間絶縁膜６１（ただし、レイアウト図には図示せ
ず）を形成した後、その上に第２層電極６２を形成す
る。
cal Oxidation of Silicon）法によって、シリコン基板
５１に、素子形成領域５２と素子形成領域５３とを電気
的に分離するための酸化シリコン（ＳｉＯ2 ）からなる
素子分離酸化膜５４を形成する。その上に例えば電極形
成用の膜を成膜した後、リソグラフィー技術とエッチン
グ技術とにより上記電極形成用の膜をパターニングして
第１層電極５５，５６を形成する。次いで化学的気相成
長（以下、ＣＶＤという、ＣＶＤはChemical Vapour De
positionの略）法により酸化膜を成膜した後、それをエ
ッチバックすることによって第１層電極５５，５６の側
部にサイドウォール酸化膜５７，５８を形成する。続い
てリソグラフィー技術，イオン注入技術および熱拡散処
理によって、シリコン基板５１の素子形成領域５２，５
３に拡散層５９，６０を形成する。その後ＣＶＤ法によ
って層間絶縁膜６１（ただし、レイアウト図には図示せ
ず）を形成した後、その上に第２層電極６２を形成す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、素子分
離酸化膜上の第１層電極の間隔が０．４μｍ以下の領域
に、ＣＶＤ法によってサイドウォール酸化膜を形成する
ための酸化膜を堆積すると、その酸化膜の段差カバリッ
ジ性は７０％以下となる。そのため、図４の（１），
（２）に示すように、酸化膜をエッチバックする時に第
１層電極５５，５６間の素子分離酸化膜５４のオーバエ
ッチング量が実質的に増加する。その結果、第１層電極
５５，５６間での素子分離酸化膜５４の膜厚が減少し
て、拡散層５９，６０を形成した後の実効的な素子分離
酸化膜５４の幅ｗが減少する。なお、図４の（１），
（２）は上記従来の技術で説明した図３の（２），
（３）に対応する。また、素子分離酸化膜５４がオーバ
エッチングされない場合を図の（２）中に破線で示す。
この場合には素子分離酸化膜５４の厚さが薄くならない
ので、拡散層５９，６０は破線で示すようになる。その
ため、実効的な素子分離酸化膜５４の幅ｗ’はｗ’＞ｗ
になる。
離酸化膜上の第１層電極の間隔が０．４μｍ以下の領域
に、ＣＶＤ法によってサイドウォール酸化膜を形成する
ための酸化膜を堆積すると、その酸化膜の段差カバリッ
ジ性は７０％以下となる。そのため、図４の（１），
（２）に示すように、酸化膜をエッチバックする時に第
１層電極５５，５６間の素子分離酸化膜５４のオーバエ
ッチング量が実質的に増加する。その結果、第１層電極
５５，５６間での素子分離酸化膜５４の膜厚が減少し
て、拡散層５９，６０を形成した後の実効的な素子分離
酸化膜５４の幅ｗが減少する。なお、図４の（１），
（２）は上記従来の技術で説明した図３の（２），
（３）に対応する。また、素子分離酸化膜５４がオーバ
エッチングされない場合を図の（２）中に破線で示す。
この場合には素子分離酸化膜５４の厚さが薄くならない
ので、拡散層５９，６０は破線で示すようになる。その
ため、実効的な素子分離酸化膜５４の幅ｗ’はｗ’＞ｗ
になる。
【０００５】上記従来の技術では素子分離酸化膜５４の
下部に上記拡散層５９，６０とは反対の導電型を有する
素子分離拡散層（図示省略）を形成していたとしても、
第２層電極６２の電位変化によって素子分離酸化膜５４
の下部が寄生素子として動作する。そのため、素子分離
酸化膜５４を挟んで形成される素子間で導通が生じ、両
者の電位を変化させるという問題があった。その結果、
半導体装置の信頼性が損なわれていた。
下部に上記拡散層５９，６０とは反対の導電型を有する
素子分離拡散層（図示省略）を形成していたとしても、
第２層電極６２の電位変化によって素子分離酸化膜５４
の下部が寄生素子として動作する。そのため、素子分離
酸化膜５４を挟んで形成される素子間で導通が生じ、両
者の電位を変化させるという問題があった。その結果、
半導体装置の信頼性が損なわれていた。
【０００６】さらに、上記のようなサイドウォール酸化
膜を形成するための酸化膜の段差カバリッジ性は大口径
シリコンウエハになる程低下する。そのため、従来の技
術では、酸化膜をエッチバックするときに生じる素子分
離酸化膜の膜厚減少は避けられない。
膜を形成するための酸化膜の段差カバリッジ性は大口径
シリコンウエハになる程低下する。そのため、従来の技
術では、酸化膜をエッチバックするときに生じる素子分
離酸化膜の膜厚減少は避けられない。
【０００７】本発明は、素子分離酸化膜上の第１層電極
間スペースが狭い領域において、素子分離酸化膜厚を減
少させることなく、サイドウォール酸化膜を形成するの
に優れた半導体装置の製造方法を提供することを目的と
する。
間スペースが狭い領域において、素子分離酸化膜厚を減
少させることなく、サイドウォール酸化膜を形成するの
に優れた半導体装置の製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の製造方法である。す
なわち、第１の製造方法は、半導体基板の素子形成領域
を電気的に分離する素子分離酸化膜を形成する工程と、
素子形成領域上および素子分離酸化膜上にトランジスタ
のゲート絶縁膜を形成する工程と、このゲート絶縁膜上
に素子を形成する工程と、この素子を覆う状態に酸化膜
を形成した後、この酸化膜をエッチバックして素子の側
部にサイドウォール酸化膜を形成する工程とを備えた製
造方法において、ゲート絶縁膜は窒化膜を含む積層膜ま
たは窒化酸化膜で形成されるとともに、エッチバックに
おいては酸化膜がゲート絶縁膜に対して選択的にエッチ
ングされる。
成するためになされた半導体装置の製造方法である。す
なわち、第１の製造方法は、半導体基板の素子形成領域
を電気的に分離する素子分離酸化膜を形成する工程と、
素子形成領域上および素子分離酸化膜上にトランジスタ
のゲート絶縁膜を形成する工程と、このゲート絶縁膜上
に素子を形成する工程と、この素子を覆う状態に酸化膜
を形成した後、この酸化膜をエッチバックして素子の側
部にサイドウォール酸化膜を形成する工程とを備えた製
造方法において、ゲート絶縁膜は窒化膜を含む積層膜ま
たは窒化酸化膜で形成されるとともに、エッチバックに
おいては酸化膜がゲート絶縁膜に対して選択的にエッチ
ングされる。
【０００９】第２の製造方法は、半導体基板の素子形成
領域を電気的に分離する素子分離酸化膜を形成する工程
と、素子形成領域上および素子分離酸化膜上に素子を形
成する工程と、この素子を覆う状態に絶縁膜を形成した
後、その絶縁膜をエッチバックして素子の側部にサイド
ウォール絶縁膜を形成する工程とを備えた製造方法にお
いて、その素子を形成した後で絶縁膜を形成する前に、
この絶縁膜をエッチバックした際に少なくとも下地が露
出される部分に、このエッチバックにおいて絶縁膜が選
択的にエッチングされるストッパ絶縁膜を形成する。
領域を電気的に分離する素子分離酸化膜を形成する工程
と、素子形成領域上および素子分離酸化膜上に素子を形
成する工程と、この素子を覆う状態に絶縁膜を形成した
後、その絶縁膜をエッチバックして素子の側部にサイド
ウォール絶縁膜を形成する工程とを備えた製造方法にお
いて、その素子を形成した後で絶縁膜を形成する前に、
この絶縁膜をエッチバックした際に少なくとも下地が露
出される部分に、このエッチバックにおいて絶縁膜が選
択的にエッチングされるストッパ絶縁膜を形成する。
【００１０】上記第１の製造方法では、素子分離酸化膜
上に形成するゲート絶縁膜を窒化膜を含む積層膜または
窒化酸化膜で形成し、かつエッチバックにおいては酸化
膜がゲート絶縁膜に対して選択的にエッチングされるこ
とから、酸化膜のエッチバックではゲート絶縁膜がいわ
ゆるエッチングストッパとなる。そのため、素子分離酸
化膜をエッチングすることなく素子の側部に酸化膜から
なるサイドウォール酸化膜が形成される。
上に形成するゲート絶縁膜を窒化膜を含む積層膜または
窒化酸化膜で形成し、かつエッチバックにおいては酸化
膜がゲート絶縁膜に対して選択的にエッチングされるこ
とから、酸化膜のエッチバックではゲート絶縁膜がいわ
ゆるエッチングストッパとなる。そのため、素子分離酸
化膜をエッチングすることなく素子の側部に酸化膜から
なるサイドウォール酸化膜が形成される。
【００１１】上記第２の製造方法では、素子分離酸化膜
上に素子を形成した後でその素子を覆う絶縁膜を形成す
る前に、この絶縁膜をエッチバックしたとき下地が露出
される部分に、エッチバックにおいて絶縁膜が選択的に
エッチングされるストッパ絶縁膜を形成したことから、
素子分離酸化膜をエッチングすることなく素子の側部に
絶縁膜からなるサイドウォール酸化膜が形成される。
上に素子を形成した後でその素子を覆う絶縁膜を形成す
る前に、この絶縁膜をエッチバックしたとき下地が露出
される部分に、エッチバックにおいて絶縁膜が選択的に
エッチングされるストッパ絶縁膜を形成したことから、
素子分離酸化膜をエッチングすることなく素子の側部に
絶縁膜からなるサイドウォール酸化膜が形成される。
【００１２】
【発明の実施の形態】本発明の第１実施例を図１の製造
工程断面図によって説明する。図では一例として、ＭＯ
Ｓトランジスタのゲート電極にサイドウォール酸化膜を
形成する製造工程を示す。また図１の（１）では、部分
拡大図も併せて示す。
工程断面図によって説明する。図では一例として、ＭＯ
Ｓトランジスタのゲート電極にサイドウォール酸化膜を
形成する製造工程を示す。また図１の（１）では、部分
拡大図も併せて示す。
【００１３】図１の（１）に示すように、例えば既知の
ＬＯＣＯＳ酸化法によって、シリコン基板１１の表面側
に酸化シリコン（ＳｉＯ2 ）からなる素子分離酸化膜１
２を形成する。その後、素子分離酸化膜１２の下部に寄
生素子動作を抑制するためのイオン注入を施して、素子
分離拡散層（図示省略）を形成する。次いで例えば熱酸
化法によって、シリコン基板１１の表層に第１酸化シリ
コン（ＳｉＯ2 ）膜１３を形成する。さらに例えば低圧
下における化学的気相成長（以下、ＣＶＤという、ＣＶ
ＤはChemical Vapour Depositionの略）法によって、窒
化膜となる窒化シリコン（Ｓｉ3 Ｎ4 ）膜１４を形成す
る。さらに上記窒化シリコン膜１４の上層を酸化して第
２酸化シリコン（ＳｉＯ2 ）膜１５を形成することで、
窒化シリコン膜１４を含む積層膜からなるゲート絶縁膜
１６を形成する。
ＬＯＣＯＳ酸化法によって、シリコン基板１１の表面側
に酸化シリコン（ＳｉＯ2 ）からなる素子分離酸化膜１
２を形成する。その後、素子分離酸化膜１２の下部に寄
生素子動作を抑制するためのイオン注入を施して、素子
分離拡散層（図示省略）を形成する。次いで例えば熱酸
化法によって、シリコン基板１１の表層に第１酸化シリ
コン（ＳｉＯ2 ）膜１３を形成する。さらに例えば低圧
下における化学的気相成長（以下、ＣＶＤという、ＣＶ
ＤはChemical Vapour Depositionの略）法によって、窒
化膜となる窒化シリコン（Ｓｉ3 Ｎ4 ）膜１４を形成す
る。さらに上記窒化シリコン膜１４の上層を酸化して第
２酸化シリコン（ＳｉＯ2 ）膜１５を形成することで、
窒化シリコン膜１４を含む積層膜からなるゲート絶縁膜
１６を形成する。
【００１４】次いで図１の（２）に示すように、例えば
ＣＶＤ法によって、上記ゲート絶縁膜１６上に例えば多
結晶シリコン膜を形成する。その後リソグラフィー技術
（例えば、レジスト塗布、露光、現像、ベーキング等）
および異方性エッチング技術とによって、上記多結晶シ
リコン膜をパターニングしてゲート電極２１，２２，２
３を形成する。そして上記ゲート電極２１〜２３をマス
クにしたイオン注入法によって、シリコン基板１１にＭ
ＯＳトランジスタのＬＤＤ（Lightly Doped Drain ）領
域となる低濃度拡散層２４，２５を形成する（図では、
ゲート電極２３に対する低濃度拡散層２４，２５を示し
た）。
ＣＶＤ法によって、上記ゲート絶縁膜１６上に例えば多
結晶シリコン膜を形成する。その後リソグラフィー技術
（例えば、レジスト塗布、露光、現像、ベーキング等）
および異方性エッチング技術とによって、上記多結晶シ
リコン膜をパターニングしてゲート電極２１，２２，２
３を形成する。そして上記ゲート電極２１〜２３をマス
クにしたイオン注入法によって、シリコン基板１１にＭ
ＯＳトランジスタのＬＤＤ（Lightly Doped Drain ）領
域となる低濃度拡散層２４，２５を形成する（図では、
ゲート電極２３に対する低濃度拡散層２４，２５を示し
た）。
【００１５】続いて図１の（３）に示すように、ＣＶＤ
法によって、シリコン基板１１上の全面に酸化シリコン
（ＳｉＯ2 ）からなる酸化膜を堆積した後、その酸化膜
の全面エッチバックを行って、ゲート電極２１，２２，
２３の各側部にサイドウォール酸化膜２６，２７，２８
を形成する。その際、下地のゲート絶縁膜１６のうち窒
化シリコン膜１４〔図の（１）参照〕とのエッチング選
択比が２０程度になるようにエッチング条件を設定す
る。
法によって、シリコン基板１１上の全面に酸化シリコン
（ＳｉＯ2 ）からなる酸化膜を堆積した後、その酸化膜
の全面エッチバックを行って、ゲート電極２１，２２，
２３の各側部にサイドウォール酸化膜２６，２７，２８
を形成する。その際、下地のゲート絶縁膜１６のうち窒
化シリコン膜１４〔図の（１）参照〕とのエッチング選
択比が２０程度になるようにエッチング条件を設定す
る。
【００１６】上記のようなエッチング選択比となるよう
にエッチング条件を設定すれば、上記窒化シリコン膜１
４〔図の（１）参照〕の膜厚は５ｎｍ程度あれば十分に
エッチングストッパとしての機能を果たす。そして酸化
膜の段差カバリッジ性が６０％程度となる素子分離酸化
膜１２上のゲート電極２１，２２間（ゲート電極２１，
２２の間隔は０．３５μｍ）の領域であっても、素子分
離酸化膜１２の膜厚を減少させることなく、ゲート電極
２１，２２の側部にサイドウォール酸化膜２６，２７が
形成される。
にエッチング条件を設定すれば、上記窒化シリコン膜１
４〔図の（１）参照〕の膜厚は５ｎｍ程度あれば十分に
エッチングストッパとしての機能を果たす。そして酸化
膜の段差カバリッジ性が６０％程度となる素子分離酸化
膜１２上のゲート電極２１，２２間（ゲート電極２１，
２２の間隔は０．３５μｍ）の領域であっても、素子分
離酸化膜１２の膜厚を減少させることなく、ゲート電極
２１，２２の側部にサイドウォール酸化膜２６，２７が
形成される。
【００１７】上記エッチバックでは、エッチング装置に
例えば電子サイクロトロン共鳴〔ＥＣＲ（Electron Cyc
rotron Resonance）〕プラズマエッチング装置を用い
る。そしてエッチングガスに炭素を含む比率の高いエッ
チングガス〔例えばオクタフルオロブタン（Ｃ4 Ｆ8 ）
を使うことで、窒化シリコン膜との高選択比を実現す
る。
例えば電子サイクロトロン共鳴〔ＥＣＲ（Electron Cyc
rotron Resonance）〕プラズマエッチング装置を用い
る。そしてエッチングガスに炭素を含む比率の高いエッ
チングガス〔例えばオクタフルオロブタン（Ｃ4 Ｆ8 ）
を使うことで、窒化シリコン膜との高選択比を実現す
る。
【００１８】さらに図１の（４）に示すように、素子分
離酸化膜１２とＭＯＳトランジスタのゲート電極２１〜
２３とサイドウォール酸化膜２６〜２８とをイオン注入
マスクとしたイオン注入法によって、各ゲート電極２１
〜２３の両側におけるシリコン基板１１に、上記低濃度
拡散層２４，２５を介して高濃度拡散層２９，３０を形
成する（図では、ゲート電極２３に対する高濃度拡散層
２９，３０を示した）。
離酸化膜１２とＭＯＳトランジスタのゲート電極２１〜
２３とサイドウォール酸化膜２６〜２８とをイオン注入
マスクとしたイオン注入法によって、各ゲート電極２１
〜２３の両側におけるシリコン基板１１に、上記低濃度
拡散層２４，２５を介して高濃度拡散層２９，３０を形
成する（図では、ゲート電極２３に対する高濃度拡散層
２９，３０を示した）。
【００１９】その後、ＣＶＤ法によって層間絶縁膜４１
を形成し、さらにＣＶＤ法によって多結晶シリコン膜を
堆積する。そしてリソグラフィー技術（例えば、レジス
ト塗布、露光、現像、ベーキング等）と異方性エッチン
グ技術とによって、上記多結晶シリコン膜をパターニン
グして上層電極４２を形成する。
を形成し、さらにＣＶＤ法によって多結晶シリコン膜を
堆積する。そしてリソグラフィー技術（例えば、レジス
ト塗布、露光、現像、ベーキング等）と異方性エッチン
グ技術とによって、上記多結晶シリコン膜をパターニン
グして上層電極４２を形成する。
【００２０】上記第１実施例の製造方法では、素子分離
酸化膜１２上に形成するゲート絶縁膜１６を窒化シリコ
ン膜１４を含む積層膜で形成し、かつ酸化膜のエッチバ
ックをゲート絶縁膜１６とのエッチング選択比を取って
行うことから、このエッチバックではゲート絶縁膜１６
がいわゆるエッチングストッパとなる。そのため、素子
分離酸化膜１２をエッチングすることなくゲート電極２
１，２２の側部に酸化膜からなるサイドウォール酸化膜
２６，２７が形成される。このように、素子分離酸化膜
１２の膜厚を減少させることがないため、上層電極４２
に電位変化が起こっても寄生素子が動作することはな
い。したがって、素子分離酸化膜１２上のゲート電極２
１，２２の間隔を０．３５μｍよりも狭くすることが可
能になる。よって、セルサイズを縮小化することができ
るので、半導体装置の高集積化が図れる。
酸化膜１２上に形成するゲート絶縁膜１６を窒化シリコ
ン膜１４を含む積層膜で形成し、かつ酸化膜のエッチバ
ックをゲート絶縁膜１６とのエッチング選択比を取って
行うことから、このエッチバックではゲート絶縁膜１６
がいわゆるエッチングストッパとなる。そのため、素子
分離酸化膜１２をエッチングすることなくゲート電極２
１，２２の側部に酸化膜からなるサイドウォール酸化膜
２６，２７が形成される。このように、素子分離酸化膜
１２の膜厚を減少させることがないため、上層電極４２
に電位変化が起こっても寄生素子が動作することはな
い。したがって、素子分離酸化膜１２上のゲート電極２
１，２２の間隔を０．３５μｍよりも狭くすることが可
能になる。よって、セルサイズを縮小化することができ
るので、半導体装置の高集積化が図れる。
【００２１】さらに上記第１実施例では、ゲート絶縁膜
１６を第１酸化シリコン膜１３と窒化シリコン膜１４と
第２酸化シリコン膜１５とからなる３層構造の積層膜で
形成したが、例えば酸化シリコン膜と窒化シリコン膜と
の２層構造、または窒化酸化シリコン（ＳｉＯＮ）膜の
１層構造で形成することも可能である。また上記プロセ
スでは、高濃度拡散層２９，３０を形成する際のいわゆ
るキャッピング膜として上記ゲート絶縁膜１６を用いる
ことが可能である。さらにＭＩＳトランジスタのサイド
ウォール絶縁膜２６〜２８の下部に上記低圧ＣＶＤ法で
形成された窒化シリコン（Ｓｉ3 Ｎ4 ）膜１４が形成さ
れることからトランジスタの寿命が長くなる。
１６を第１酸化シリコン膜１３と窒化シリコン膜１４と
第２酸化シリコン膜１５とからなる３層構造の積層膜で
形成したが、例えば酸化シリコン膜と窒化シリコン膜と
の２層構造、または窒化酸化シリコン（ＳｉＯＮ）膜の
１層構造で形成することも可能である。また上記プロセ
スでは、高濃度拡散層２９，３０を形成する際のいわゆ
るキャッピング膜として上記ゲート絶縁膜１６を用いる
ことが可能である。さらにＭＩＳトランジスタのサイド
ウォール絶縁膜２６〜２８の下部に上記低圧ＣＶＤ法で
形成された窒化シリコン（Ｓｉ3 Ｎ4 ）膜１４が形成さ
れることからトランジスタの寿命が長くなる。
【００２２】上記第１実施例では、ＭＯＳトランジスタ
の製造方法に適用した一例を説明したが、サイドウォー
ル酸化膜２６〜２８の形成は最下層電極のサイドウォー
ル酸化膜に限らず、サイドウォール酸化膜を形成するた
めのエッチング時に素子分離酸化膜をエッチングしてそ
の膜厚を減少させるようなプロセスに対して、全てに適
用することが可能である。
の製造方法に適用した一例を説明したが、サイドウォー
ル酸化膜２６〜２８の形成は最下層電極のサイドウォー
ル酸化膜に限らず、サイドウォール酸化膜を形成するた
めのエッチング時に素子分離酸化膜をエッチングしてそ
の膜厚を減少させるようなプロセスに対して、全てに適
用することが可能である。
【００２３】次に本発明の第２実施例を、図２の製造工
程断面図によって説明する。図では、上記第１実施例の
図１で説明したのと同様の構成部品には同一符号を付
す。
程断面図によって説明する。図では、上記第１実施例の
図１で説明したのと同様の構成部品には同一符号を付
す。
【００２４】図２の（１）に示すように、例えば既知の
ＬＯＣＯＳ酸化法によって、シリコン基板１１の表面側
に酸化シリコン（ＳｉＯ2 ）からなる素子分離酸化膜１
２を形成する。その後、素子分離酸化膜１２の下部に寄
生素子動作を抑制するためのイオン注入を施して、素子
分離拡散層（図示省略）を形成する。次いで例えば熱酸
化法によって、シリコン基板１１の表層を酸化してゲー
ト絶縁膜３１を形成する。
ＬＯＣＯＳ酸化法によって、シリコン基板１１の表面側
に酸化シリコン（ＳｉＯ2 ）からなる素子分離酸化膜１
２を形成する。その後、素子分離酸化膜１２の下部に寄
生素子動作を抑制するためのイオン注入を施して、素子
分離拡散層（図示省略）を形成する。次いで例えば熱酸
化法によって、シリコン基板１１の表層を酸化してゲー
ト絶縁膜３１を形成する。
【００２５】次いで図２の（２）に示すように、例えば
ＣＶＤ法によって、上記ゲート絶縁膜３１上に例えば多
結晶シリコン膜を形成する。その後リソグラフィー技術
（例えば、レジスト塗布、露光、現像、ベーキング等）
および異方性エッチング技術とによって、上記多結晶シ
リコン膜をパターニングして素子分離酸化膜１２上にゲ
ート電極２１，２２を形成するとともに、素子形成領域
となるシリコン基板１１上にゲート絶縁膜３１を介して
ゲート電極２３を形成する。そして上記ゲート電極２１
〜２３をマスクにしたイオン注入法によって、ＭＯＳト
ランジスタのＬＤＤ（Lightly Doped Drain ）領域とな
る低濃度拡散層２４，２５を形成する（図では、ゲート
電極２３に対する低濃度拡散層２４，２５を示した）。
ＣＶＤ法によって、上記ゲート絶縁膜３１上に例えば多
結晶シリコン膜を形成する。その後リソグラフィー技術
（例えば、レジスト塗布、露光、現像、ベーキング等）
および異方性エッチング技術とによって、上記多結晶シ
リコン膜をパターニングして素子分離酸化膜１２上にゲ
ート電極２１，２２を形成するとともに、素子形成領域
となるシリコン基板１１上にゲート絶縁膜３１を介して
ゲート電極２３を形成する。そして上記ゲート電極２１
〜２３をマスクにしたイオン注入法によって、ＭＯＳト
ランジスタのＬＤＤ（Lightly Doped Drain ）領域とな
る低濃度拡散層２４，２５を形成する（図では、ゲート
電極２３に対する低濃度拡散層２４，２５を示した）。
【００２６】続いて図２の（３）に示すように、低圧Ｃ
ＶＤ法によって、シリコン基板１１上の全面に、窒化シ
リコン（Ｓｉ3 Ｎ4 ）からなるストッパ絶縁膜３２を形
成する。
ＶＤ法によって、シリコン基板１１上の全面に、窒化シ
リコン（Ｓｉ3 Ｎ4 ）からなるストッパ絶縁膜３２を形
成する。
【００２７】さらに図２の（４）に示すように、ＣＶＤ
法によって、全面に例えば酸化シリコン（ＳｉＯ2 ）か
らなる絶縁膜を堆積した後、その絶縁膜の全面エッチバ
ックを行って、ゲート電極２１，２２，２３の各側部に
上記ストッパ絶縁膜３２を介してサイドウォール絶縁膜
３３，３４，３５を形成する。その際、下地のストッパ
絶縁膜３２とのエッチング選択比が１０程度になるよう
にエッチング条件を設定する。
法によって、全面に例えば酸化シリコン（ＳｉＯ2 ）か
らなる絶縁膜を堆積した後、その絶縁膜の全面エッチバ
ックを行って、ゲート電極２１，２２，２３の各側部に
上記ストッパ絶縁膜３２を介してサイドウォール絶縁膜
３３，３４，３５を形成する。その際、下地のストッパ
絶縁膜３２とのエッチング選択比が１０程度になるよう
にエッチング条件を設定する。
【００２８】上記のようなエッチング選択比となるよう
にエッチング条件を設定すれば、上記ストッパ絶縁膜３
２の膜厚は１０ｎｍ程度あれば十分にエッチングストッ
パとしての機能を果たす。そして酸化膜の段差カバリッ
ジ性が６０％程度となる素子分離酸化膜１２上のゲート
電極２１，２２間（ゲート電極２１，２２の間隔は０．
３５μｍ）の領域であっても、素子分離酸化膜１２の膜
厚を減少させることなく、ゲート電極２１，２２の側部
にサイドウォール酸化膜３３，３４が形成される。
にエッチング条件を設定すれば、上記ストッパ絶縁膜３
２の膜厚は１０ｎｍ程度あれば十分にエッチングストッ
パとしての機能を果たす。そして酸化膜の段差カバリッ
ジ性が６０％程度となる素子分離酸化膜１２上のゲート
電極２１，２２間（ゲート電極２１，２２の間隔は０．
３５μｍ）の領域であっても、素子分離酸化膜１２の膜
厚を減少させることなく、ゲート電極２１，２２の側部
にサイドウォール酸化膜３３，３４が形成される。
【００２９】上記エッチバックも、上記第１実施例と同
様に、エッチング装置に例えばＥＣＲプラズマエッチン
グ装置を用い、炭素を含む比率の高いエッチングガス
（例えばＣ4 Ｆ8 ）を使うことで、窒化シリコン膜との
高選択比を実現する。
様に、エッチング装置に例えばＥＣＲプラズマエッチン
グ装置を用い、炭素を含む比率の高いエッチングガス
（例えばＣ4 Ｆ8 ）を使うことで、窒化シリコン膜との
高選択比を実現する。
【００３０】さらに図２の（５）に示すように、素子分
離酸化膜１２とＭＯＳトランジスタのゲート電極２１〜
２３とサイドウォール酸化膜３３〜３５とをイオン注入
マスクとしたイオン注入法によって、各ゲート電極２１
〜２３の両側に、上記低濃度拡散層２４，２５を介して
高濃度拡散層２９，３０を形成する（図では、ゲート電
極２３に対する高濃度拡散層２９，３０を示した）。
離酸化膜１２とＭＯＳトランジスタのゲート電極２１〜
２３とサイドウォール酸化膜３３〜３５とをイオン注入
マスクとしたイオン注入法によって、各ゲート電極２１
〜２３の両側に、上記低濃度拡散層２４，２５を介して
高濃度拡散層２９，３０を形成する（図では、ゲート電
極２３に対する高濃度拡散層２９，３０を示した）。
【００３１】その後、ＣＶＤ法によって層間絶縁膜４１
を形成し、さらにＣＶＤ法によって多結晶シリコン膜を
堆積する。そしてリソグラフィー技術（例えば、レジス
ト塗布、露光、現像、ベーキング等）と異方性エッチン
グ技術とによって、上記多結晶シリコン膜をパターニン
グして上層電極４２を形成する。
を形成し、さらにＣＶＤ法によって多結晶シリコン膜を
堆積する。そしてリソグラフィー技術（例えば、レジス
ト塗布、露光、現像、ベーキング等）と異方性エッチン
グ技術とによって、上記多結晶シリコン膜をパターニン
グして上層電極４２を形成する。
【００３２】上記第２実施例の製造方法では、素子分離
酸化膜１２上にゲート電極２１〜２３が形成された後で
そのゲート電極２１〜２３を覆う絶縁膜を形成する前
に、この絶縁膜をエッチバックしたとき下地が露出され
る部分に、エッチバックにおいて絶縁膜が選択的にエッ
チングされるストッパ絶縁膜３２を形成することから、
絶縁膜のエッチングはストッパ絶縁膜３２上で停止す
る。そのため、素子分離酸化膜１２をエッチングするこ
となく素子となるゲート電極２１，２２の側部に絶縁膜
からなるサイドウォール酸化膜３３，３４が形成され
る。このように、素子分離酸化膜１２の膜厚を減少させ
ることがないため、上層電極４２に電位変化が起こって
も寄生素子が動作することはない。したがって、素子分
離酸化膜１２上のゲート電極２１，２２の間隔を０．３
５μｍよりも狭くすることが可能になる。よって、セル
サイズを縮小化することができるので、半導体装置の高
集積化が図れる。
酸化膜１２上にゲート電極２１〜２３が形成された後で
そのゲート電極２１〜２３を覆う絶縁膜を形成する前
に、この絶縁膜をエッチバックしたとき下地が露出され
る部分に、エッチバックにおいて絶縁膜が選択的にエッ
チングされるストッパ絶縁膜３２を形成することから、
絶縁膜のエッチングはストッパ絶縁膜３２上で停止す
る。そのため、素子分離酸化膜１２をエッチングするこ
となく素子となるゲート電極２１，２２の側部に絶縁膜
からなるサイドウォール酸化膜３３，３４が形成され
る。このように、素子分離酸化膜１２の膜厚を減少させ
ることがないため、上層電極４２に電位変化が起こって
も寄生素子が動作することはない。したがって、素子分
離酸化膜１２上のゲート電極２１，２２の間隔を０．３
５μｍよりも狭くすることが可能になる。よって、セル
サイズを縮小化することができるので、半導体装置の高
集積化が図れる。
【００３３】さらに上記第２実施例では、ストッパ絶縁
膜３２を窒化シリコン膜で形成したが、例えば窒化酸化
シリコン（ＳｉＯＮ）膜で形成することも可能である。
また上記プロセスでは、高濃度拡散層２９，３０を形成
する際のいわゆるキャッピング膜として上記ストッパ絶
縁膜３２を用いることが可能である。そのため、上記ス
トッパ絶縁膜３２を形成することによる工程数増はな
い。また、ストッパ絶縁膜３２は層間絶縁膜の一部分に
もなり、ストッパ絶縁膜３２が低圧ＣＶＤ法で形成され
た窒化シリコン（Ｓｉ3 Ｎ4 ）膜からなる場合には、層
間耐圧の確保が容易になるため、層間絶縁膜４１の膜厚
を薄くすることが可能になる。さらにＭＩＳトランジス
タのサイドウォール絶縁膜３３〜３５の下部に上記低圧
ＣＶＤ法で形成された窒化シリコン（Ｓｉ3 Ｎ4 ）膜か
らなるストッパ絶縁膜が形成されることから、トランジ
スタの寿命が長くなる。
膜３２を窒化シリコン膜で形成したが、例えば窒化酸化
シリコン（ＳｉＯＮ）膜で形成することも可能である。
また上記プロセスでは、高濃度拡散層２９，３０を形成
する際のいわゆるキャッピング膜として上記ストッパ絶
縁膜３２を用いることが可能である。そのため、上記ス
トッパ絶縁膜３２を形成することによる工程数増はな
い。また、ストッパ絶縁膜３２は層間絶縁膜の一部分に
もなり、ストッパ絶縁膜３２が低圧ＣＶＤ法で形成され
た窒化シリコン（Ｓｉ3 Ｎ4 ）膜からなる場合には、層
間耐圧の確保が容易になるため、層間絶縁膜４１の膜厚
を薄くすることが可能になる。さらにＭＩＳトランジス
タのサイドウォール絶縁膜３３〜３５の下部に上記低圧
ＣＶＤ法で形成された窒化シリコン（Ｓｉ3 Ｎ4 ）膜か
らなるストッパ絶縁膜が形成されることから、トランジ
スタの寿命が長くなる。
【００３４】上記第２実施例では、ＭＯＳトランジスタ
の製造方法に適用した一例を説明したが、サイドウォー
ル絶縁膜３３〜３５の形成は最下層電極のサイドウォー
ル絶縁膜に限らず、サイドウォール絶縁膜を形成するた
めのエッチング時に素子分離酸化膜をエッチングしてそ
の膜厚を減少させるようなプロセスに対して、全てに適
用することが可能である。
の製造方法に適用した一例を説明したが、サイドウォー
ル絶縁膜３３〜３５の形成は最下層電極のサイドウォー
ル絶縁膜に限らず、サイドウォール絶縁膜を形成するた
めのエッチング時に素子分離酸化膜をエッチングしてそ
の膜厚を減少させるようなプロセスに対して、全てに適
用することが可能である。
【００３５】
【発明の効果】以上、説明したように、素子分離酸化膜
上に形成するゲート絶縁膜を窒化膜を含む積層膜または
窒化酸化膜で形成した発明によれば、ゲート絶縁膜上に
形成した酸化膜のエッチバックでゲート絶縁膜がいわゆ
るエッチングストッパとなる。そのため、素子分離酸化
膜をエッチングすることなく素子の側部に酸化膜からな
るサイドウォール酸化膜を形成することができる。ま
た、素子分離絶縁膜上に素子を形成した後で絶縁膜を形
成する前に、エッチバックにおいて絶縁膜が選択的にエ
ッチングされるストッパ絶縁膜を形成した発明によれ
ば、絶縁膜のエッチバックでストッパ絶縁膜がいわゆる
エッチングストッパとなる。そのため、素子分離酸化膜
をエッチングすることなく素子の側部に絶縁膜からなる
サイドウォール絶縁膜を形成することができる。よっ
て、上記発明では、素子分離酸化膜がエッチングされな
いためその膜厚が保たれるので、半導体装置の信頼性を
確保することができる。
上に形成するゲート絶縁膜を窒化膜を含む積層膜または
窒化酸化膜で形成した発明によれば、ゲート絶縁膜上に
形成した酸化膜のエッチバックでゲート絶縁膜がいわゆ
るエッチングストッパとなる。そのため、素子分離酸化
膜をエッチングすることなく素子の側部に酸化膜からな
るサイドウォール酸化膜を形成することができる。ま
た、素子分離絶縁膜上に素子を形成した後で絶縁膜を形
成する前に、エッチバックにおいて絶縁膜が選択的にエ
ッチングされるストッパ絶縁膜を形成した発明によれ
ば、絶縁膜のエッチバックでストッパ絶縁膜がいわゆる
エッチングストッパとなる。そのため、素子分離酸化膜
をエッチングすることなく素子の側部に絶縁膜からなる
サイドウォール絶縁膜を形成することができる。よっ
て、上記発明では、素子分離酸化膜がエッチングされな
いためその膜厚が保たれるので、半導体装置の信頼性を
確保することができる。
【図１】本発明の第１実施例の製造工程断面図である。
【図２】本発明の第２実施例の製造工程断面図である。
【図３】従来技術の説明図である。
【図４】課題の説明図である。
１１ 半導体基板 １２ 素子分離酸化膜 １６ ゲート絶縁膜 ２１〜２３ ゲート電極 ２６〜２８ サイドウォール酸化膜
Claims (6)
- 【請求項１】 半導体基板の素子形成領域を電気的に分
離する素子分離酸化膜を形成する工程と、 該素子形成領域上および該素子分離酸化膜上にトランジ
スタのゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に素子を形成する工程と、 該素子を覆う状態に酸化膜を形成した後、該酸化膜をエ
ッチバックして該素子の側部にサイドウォール酸化膜を
形成する工程とを備えた半導体装置の製造方法におい
て、 前記ゲート絶縁膜は窒化膜を含む積層膜または窒化酸化
膜からなり、 前記エッチバックは前記酸化膜が前記ゲート絶縁膜に対
して選択的にエッチングされることを特徴とする半導体
装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記素子はＭＩＳトランジスタのゲート電極であること
を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板の素子形成領域を電気的に分
離する素子分離酸化膜を形成する工程と、 該素子形成領域上および該素子分離酸化膜上に素子を形
成する工程と、 該素子を覆う状態に絶縁膜を形成した後、該絶縁膜をエ
ッチバックして該素子の側部にサイドウォール絶縁膜を
形成する工程とを備えた半導体装置の製造方法におい
て、 前記素子を形成した後で前記絶縁膜を形成する前に、該
絶縁膜をエッチバックした際に少なくとも下地が露出さ
れる部分に、該エッチバックにおいて該絶縁膜が選択的
にエッチングされるストッパ絶縁膜を形成することを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記ストッパ絶縁膜は、窒化膜、窒化膜を含む積層膜ま
たは窒化酸化膜からなることを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、 前記素子はＭＩＳトランジスタのゲート電極であること
を特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記素子はＭＩＳトランジスタのゲート電極であること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17582795A JPH0927619A (ja) | 1995-07-12 | 1995-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17582795A JPH0927619A (ja) | 1995-07-12 | 1995-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927619A true JPH0927619A (ja) | 1997-01-28 |
Family
ID=16002920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17582795A Pending JPH0927619A (ja) | 1995-07-12 | 1995-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361765B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2003037115A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体装置の製造方法 |
| JP2007067425A (ja) * | 2006-10-05 | 2007-03-15 | Toshiba Corp | 半導体装置の製造方法 |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-07-12 JP JP17582795A patent/JPH0927619A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100361765B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2003037115A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体装置の製造方法 |
| JP2007067425A (ja) * | 2006-10-05 | 2007-03-15 | Toshiba Corp | 半導体装置の製造方法 |
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