JP4299380B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はLSI等の半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来LSI等の半導体装置には高速化、低消費電力化、多機能化、高集積化といった数多くの技術的な要求事項があり、現状の半導体装置と同等もしくはそれ以上の機能や電気的特性を有しながら、より専有面積の小さい回路パターンを形成していくことが必須の技術となっている。
【0003】
またLSI等の半導体装置の製造工程に関しては、半導体シリコンウエハ(以下ウエハと称する)表面に微細な回路パターンを形成するためにホトリソグラフィ工程が複数回、行われる。
【0004】
このホトリソグラフィ工程で形成される回路パターンに対応するホトレジストパターンをマスキング材料として、その下に形成されている薄膜材料のエッチング処理や不純物イオンの注入処理を行い、何回かその様な処理を繰り返し行うことにより所望の回路パターンを形成する。
【0005】
【発明が解決しようとする課題】
以上に述べた従来の半導体装置の製造方法では回路パターンに対する微細化の要求が進むにつれてホトリソグラフィ工程で、その解像能力や、そのホトリソグラフィ工程以前に形成されている下地の回路パターンとの重ね合わせ位置精度は限界に到達しつつある。その結果、ホトレジストパターンは半導体装置の回路パターンとして必要とされている加工精度を充分に満足できなくなってしまうという問題が有った。
【0006】
具体的な問題例を図8を参照して説明する。図8(A−1)〜図8(D−1)は半導体装置の各製造工程の断面図を、図8(A−2)〜図8(D−2)は図8(A−1)〜図8(D−1)にそれぞれ対応する半導体装置の製造工程の平面図を示している。図8(A−1),図8(A−2)はホトレジストパターン58をマスキング材料として、ゲート電極54を形成すべきエッチング処理が施された状態を示している。
【0007】
図8(A−1),図8(A−2)に示すように半導体基板50にはLOCOS(Local Oxidation of Silicon)法によって3000〜8000Å程度の膜厚を有するフィールド酸化膜52が形成されている。半導体基板50は具体的には例えば、シリコン基板である。図示してないがフィールド酸化膜52の下の半導体基板50内にチャンネルストッパが形成されており、半導体基板50内の電気的な分離領域となっている。54は例えば、1500〜4000Å程度の膜厚を有する多結晶シリコン(以下、ポリシリコンと記す。)やタングステン、モリブデン、チタン等の高融点金属を主成分とする膜やそれらの高融点金属とシリコンとの共晶膜によって形成された導電膜である、電界効果トランジスタを構成するゲート電極である。図示していないが例えば膜厚が50〜300Å程度の薄いSiO2 膜が、ゲート絶縁膜として半導体基板50とゲート電極54との間に形成されている。58はゲート電極54を形成すべきホトレジストパターンであり、例えば5000〜20000Å程度の膜厚を有している。
【0008】
次に図8(B−1),図8(B−2)に示す工程では、ホトレジストパターン58を除去し、LDD(Lightly Doped Drain)構造のトランジスタが形成され、更に1000〜8000Å程度の膜厚の層間絶縁膜(SiO2 膜)64が形成されている。62はゲート電極54の側壁に形成されたサイドウォールであり、例えばCVD法によって形成されたSiO2 膜やシリコン窒化膜(以下SiN膜と称す)で形成されている。60は半導体基板50内に形成された不純物拡散領域である(図8(C−1)以降、不純物拡散領域60は図示しない)。
【0009】
更に図8(C−1)、図8(C−2)に示す工程では、層間絶縁膜64上に5000〜20000Å程度の膜厚を有するホトレジストパターン66が形成され、層間絶縁膜64にコンタクトパターン68が形成されている。この工程以降ではコンタクトパターン68内に配線材料となる膜が形成され、配線パターンの形成が行われていく。
【0010】
ここでホトリソグラフィ工程の限界によって表面化する問題が発生する。図8(D−1),図8(D−2)にその例を示し説明する。これらの図において、68’はコンタクトパターンであるが、下地パターンであるゲート電極54に対して、ごく僅かながら重ね合わせ位置がずれてしまった例であり、A部においてコンタクトパターン68’内にゲート電極54が露出している。その後の工程で配線パターンがコンタクトパターン68’内に形成されることによりゲート電極54の露出した部分と配線パターンとの間に電気的ショートが発生し、電気回路上の欠陥となってしまう。
【0011】
図8ではパターンの重ね合わせ位置精度の低下によって発生する問題点を例に述べたが、同様なことがパターンの加工寸法のバラツキ、特にコンタクトパターンが設計値より大きめに加工されてしまった場合にも同様な欠陥を発生してしまうことは明白である。このような電気的ショートの発生を防止するためには、ゲート電極54とコンタクトパターン68との間隔をより大きく設定しておけばよいが、そのようにすると、LSI等の半導体装置ではトランジスタとなる回路パターンは非常に数多く、繰り返し形成されることから、回路パターンの微細化の要求に相反する結果となり、問題の解決にはなり得なかった。
【0012】
このような問題点は加工すべき回路パターンの寸法が例えば0.5μm前後もしくはそれ以上であるLSI等の半導体装置を製造していく場合においては、技術的な解決課題でとしては考えられてはいたがある程度は無視しうるレベルであった。
【0013】
しかしながら、回路パターンの寸法が、例えば0.4μm前後もしくはそれ以下といった微細化が要求されているLSI等の半導体装置を製造していく場合においては、無視しえなくなり、今後はどうしても解決していかなければならない問題となってきている。
【0014】
本発明はこのような事情に鑑みてなされたものであり、回路パターンの重ね合わせ位置精度や加工精度を向上させることなく、電極パターンに近接してコンタクトパターンを形成した場合に電極パターンと配線パターンとの間における電気的ショートの発生を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するために請求項1に記載の発明は、半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成したことを特徴とする。
【0016】
また請求項2に記載の発明は、請求項1に記載の半導体装置において、前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする。
【0017】
また、請求項3に記載の発明は、請求項2に記載の半導体装置において、前記デポジション膜は、ゲート電極形成工程で用いられるエッチングマスクの材料の成分とエッチングガスとの化合物からなることを特徴とする。
また、請求項4に記載の発明は、請求項3に記載の半導体装置において、前記エッチングガスは、フッ素系のガスあるいはハロゲン系のガスであることを特徴とする。
また、請求項5に記載の発明は、請求項1に記載の半導体装置において、前記包囲膜は絶縁膜であることを特徴とする。
【0018】
請求項6に記載の発明は、請求項1〜請求項5の何れか1項に記載の半導体装置において、前記導電膜上にSiO 2 膜を形成すると共に、前記サイドウォールをSiN膜としたことを特徴とする。
請求項1〜請求項6の何れか1項に記載の発明によれば、コンタクトパターンのエッチング処理においてサイドウォールの存在によりゲート電極となる導電膜がコンタクトパターン内に露出するのが回避され、ゲート電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【0019】
請求項7に記載の発明は、半導体基板上に形成されたトランジスタの電極となる導電膜、及び該導電膜上に堆積され該導電膜を形成するためのエッチングマスクとして用いたパターン、の側壁に包囲膜を該導電膜を形成するためのエッチング処理により生成する第1の工程と、前記包囲膜を残して前記パターンを除去する第2の工程と、絶縁膜を半導体基板の上に形成する第3の工程と、前記絶縁膜を半導体基板の全面にわたってエッチバックし、前記包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成する第4の工程と、を有することを特徴とする。
【0020】
請求項8に記載の発明は、請求項7に記載の半導体装置の製造方法において、前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする。
【0021】
請求項9に記載の発明は、請求項7に記載の半導体装置の製造方法において、前記包囲膜は絶縁膜であることを特徴とする。
請求項10に記載の発明は、請求項7〜請求項9の何れか1項に記載の半導体装置の製造方法において、前記導電膜上に形成される絶縁膜のエッチング処理において該絶縁膜よりエッチング速度が遅い材料で前記サイドウォールを形成したことを特徴とする。
【0022】
請求項7〜請求項10の何れか1項に記載の発明によれば、半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成した半導体装置が得られる。
【0023】
したがって、ゲート電極となる導電膜に近接してコンタクトパターンを形成してもサイドウォールの存在によりゲート電極となる導電膜がコンタクトパターン内に露出するのが回避され、ゲート電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第1の実施の形態に係る半導体装置の製造方法を各製造工程の断面図を示す図1を参照して説明する。図1(A)は半導体基板としてのシリコン基板10上に電界効果トランジスタのゲート電極となる導電膜14を形成すべきエッチング処理まで終了した状態を示しており、12はフィールド酸化膜、16はホトレジストパターンであって、従来例である図8(A−1)に示す工程に相当するものである。但し、図1(A)に示す工程は導電膜(ゲート電極)14を形成すべきエッチング処理まで終了した状態であるが、従来例とはエッチング処理が異なり、意図的にデポジション成分を多くした処理が施されている。その結果ホトレジストパターン16並びに導電膜14の側壁にはデポジションによる膜(以下デポジション膜と称する)18が形成されている。デポジション膜18を形成するにはエッチング処理での条件を必要に応じて変更することにより対応は可能であり、例えばフッ素や炭素をより多く含むエッチングガスを使用したり、またデポジション膜の生成を促進するためにエッチング処理において、例えば高めの圧力で処理を行うなどの対応にて実現させることができる。またその様なエッチング条件を改良していくうえで通常のエッチング条件にて殆どの処理を終了させておき、デポジション膜の形成を目的とする処理を追加するようにしてもよい。
【0025】
次いでホトレジストパターン16が除去され、デポジション膜18は導電膜14の周面を包囲する、高さが導電膜14の膜厚の寸法より大きい寸法の包囲膜が導電膜14の膜厚を越す高さで包囲するように導電膜14の側壁に形成される(図1(B))。
【0026】
更に次の工程ではサイドウォールとすべき絶縁膜をシリコン基板10の全面に形成し、その後上記絶縁膜をシリコン基板10の全面にわたってエッチバックし、デポジション膜18を被覆するようにサイドウォール20’が形成される。(ここでサイドウォール20’はデポジション膜18の存在により導電膜14上にも形成される。図1(C))。
また本実施の形態ではサイドウォール20’を形成する材料としては、ゲート電極としての導電膜14の上に形成される層間絶縁膜としてのSiO2 膜のエッチング処理でエッチング速度の差を大きく設定できる、すなわちSiO2 膜のエッチング速度より充分にエッチング速度が遅いSiN膜が用いられている。サイドウォール20’の材料は特にSiN膜に特定することはないが、SiO2 膜とのエッチング選択比が大きくとれ、サイドウォール形成での加工が比較的容易であって、また電気的に絶縁特性を有する材料であれば何でもよい。
【0027】
次に図1(D)に示すように層間絶縁膜としてのSiO2 膜22が形成され、さらにコンタクトパターン26がホトレジストパターン24をマスクとして異方性エッチングを行うことにより形成される。
【0028】
図1(D)では図8(D−1)と同様にゲート電極となる導電膜14に対してコンタクトパターン26がずれて形成されているが、コンタクトパターン26のエッチング処理においてSiO2 膜22のエッチング処理でSiN膜で形成されたサイドウォール20’が存在することにより、エッチング速度がSiO2 膜よりSiN膜の方が充分に遅いので導電膜14がコンタクホール26内に露出してしまうことはなくなる。図2は図1(D)の平面図である。
本発明の第1の実施の形態に係る半導体装置の製造方法によれば、半導体基板上に形成された電界効果トランジスタのゲート電極となる導電膜の周面を包囲する、高さが該電膜の膜厚の寸法より大きい寸法の包囲膜としてのデポジション膜を前記導電膜の側壁に形成し、該デポジション膜を被覆するようにサイドウォールを形成した半導体装置が得られる。しかもこの半導体装置におけるサイドウォールを前記導電膜上の全面に形成される層間絶縁膜よりエッチング速度が遅い材料で形成したので、ゲート電極となる導電膜に近接してコンタクトパターンを形成してもサイドウォールの存在によりゲート電極となる導電膜がコンタクトパターン内に露出するのが回避され、コンタクトパターン形成時における下地のパターンである導電膜(ゲート電極)との重ね合わせ位置のごく僅かなずれや、加工寸法のバラツキにより発生する、ゲート電極パターンと配線パターンとの間に発生する電気的ショートは発生しなくなる。また発生したとしても殆ど問題がないレベルまで押さえ込むことが可能となる。
【0029】
次に本発明の第2の実施の形態に係る半導体装置の製造方法を各製造工程の断面図を示す図3を参照して説明する。本発明はゲート電極の側壁に形成されるサイドウォールの形状ならびに材質が従来技術とは異なっている。
【0030】
図3(A)は半導体基板としてのシリコン基板10上に電界効果トランジスタのゲート電極となる導電膜14を形成すべきエッチング処理まで終了した状態を示しており、12はフィールド酸化膜、16はホトレジストパターンである。
【0031】
次にホトレジストパターン16を除去せずに例えばCVD法により200〜2000Å程度の膜厚のSiN膜30が半導体基板10上の全面に形成される(図3(B))。
【0032】
更に半導体基板10上の全面に形成されたSiN膜30の全面にわたってエッチバック処理が施され、ホトレジストパターン16及び導電膜14の側壁にSiN膜30’が残される(図1(C))。この状態はホトレジストパターン16及び導電膜14の側壁に残された膜が、デポジション膜かSiN膜であるかの相違はあるが、図1(A)に示す状態と同様の状態になる。その後は本発明の第1の実施の形態と同様に図1(B)以降に示された処理が施される。
【0033】
本発明の第2の実施の形態に係る半導体装置の製造方法においても第1の実施の形態と同様の効果が得られる。
【0034】
本発明は以上に述べた通常のゲート電極の形成工程に容易に適用していくことができる。更にゲート電極の加工精度をより向上させていく方法として公知の技術としてホトレジストをゲート電極のエッチング処理を行う際にマスクとして使用せずにSiO2 膜をエッチング用のマスクとして使用するプロセスが知られているが、本発明はその様なプロセスに対しても容易に適用していくことができる。
【0035】
SiO2 膜をエッチング処理時のマスクとして使用する従来のプロセスフローを図4の断面図を参照して説明する。図4(A)に示すように半導体基板としてのシリコン基板50上の全面にゲート電極を形成すべきエッチング処理前の導電膜54が形成されており、該導電膜54の上にはゲート電極のエッチングマスクとなるSiO2 膜で形成されたパターン56がホトレジストパターン58をマスクとしてエッチング処理にて形成されている。52はフィールド酸化膜である。
次にホトレジストパターン58を除去し、SiO2 膜パターン56をエッチングマスクとして導電膜54のエッチング処理が施され、ゲート電極となる導電膜54’が形成される(図4(B))。
【0036】
次にSiO2 膜パターン56を残したままサイドウォール58,58が形成され、図4(C)に示される状態になる。ここでSiO2 膜パターン56はサイドウォール58を形成する前に除去してしまっても特に問題はない。このようにSiO2 膜パターン56をエッチングマスクとして使用していくことによりゲート電極を形成する際の加工精度がより向上することが知られている。
【0037】
このようなゲート電極形成方法においても本発明を容易に適用していくことができる。このような適用例を本発明の第3の実施の形態として図5の断面図を参照して説明する。図5(A)に示すように半導体基板としてのシリコン基板10上にはゲート電極を形成するためのエッチング処理前の導電膜32がシリコン基板10上の全面に形成されており、導電膜32上にはゲート電極のエッチングマスクとなるSiO2 膜で形成されたパターン34がホトレジストパターン16をマスクとしてエッチング処理にて形成されている。本発明の第1の実施の形態における図1(A)に示した状態と同様にホトレジストパターン16の側壁の一部及びSiO2 膜パターン34の側壁にはデポジション膜36が形成されている。12はフィールド酸化膜である。ここでデポジション膜36はホトレジストパターン16をマスクとしてエッチング処理してSiO2 膜パターン34を形成する際に形成される。このエッチング処理ではフレオン等のフッ素系のガスを使用するのでデポジション膜36はホトレジストの主成分であるカーボンとフッ素系のガスとの化合物で形成される。
【0038】
次にホトレジストパターン16を除去し、SiO2 膜パターン34及びデポジション膜36をエッチングマスクとして導電膜32にエッチング処理を行う。導電膜32をエッチング処理する際には塩素、臭素等のハロゲン系のガスを使用してエッチングを行うので、導電膜32のエッチングが進行する過程でデポジション膜36の外側に導電膜32の材料の成分とエッチングガスとしてのハロゲン系ガスとの化合物が堆積されデポジション膜36’が形成され、図5(B)に示すように導電膜32’の側壁にもデポジション膜36’が形成される。
【0039】
更にSiO2 膜パターン34が除去されてゲート電極となる導電膜32’の周面を包囲する、高さが導電膜32’の膜厚の寸法より大きい寸法のデポジション膜36’が導電膜32’の側壁に残存することとなる(図5(C))。ここで図5(C)に示す状態は本発明の第1の実施の形態における図1(B)に示す状態と同じ状態となる。その後は図1(B)以降に示された処理が施される。
本発明の第3の実施の形態に係る半導体装置の製造方法においても、本発明の第1の実施の形態と同様の効果が得られる。
【0040】
本発明の第4の実施の形態に係る半導体装置の製造方法を図6を参照して説明する。図6(A)において半導体基板としてのシリコン基板10上にはSiO2 膜パターン42をマスクとして通常のエッチング処理を行うことによりゲート電極となる導電膜40が形成され、その後に例えばCVD法により200〜2000Å程度の膜厚のSiN膜44が半導体基板上の全面に形成されている。12はフィールド酸化膜である。
【0041】
更に半導体基板10上の全面に形成されたSiN膜44の全面にわたってエッチバック処理が施され、SiO2 膜パターン42及び導電膜40の側壁にSiN膜44’が残される(図6(B)。この状態は本発明の第3の実施の形態における図5(B)に示す状態と同じ状態となる。その後は本発明の第3の実施の形態における図5(B)以降に示された処理が施される。
【0042】
本発明の第4の実施の形態に係る半導体装置の製造方法においても、本発明の第1の実施の形態と同様の効果が得られる。
【0043】
また本発明の各実施の形態により得られるその他の効果を図7を参照して説明する。図7(A)はゲート電極上にコンタクトパターンが形成された半導体装置の断面図であり、図7(B)はその平面図である。本発明の第1の実施の形態を示す図1(D)においてゲート電極となる導電膜14上以外のシリコン基板10上に形成されるコンタクトパターン26に関しての効果を説明したが、図7(A),(B)に示すようにゲート電極となる導電膜14上に形成されるコンタクトパターン29に関しても大きな効果が得られる。従来であれば例えば、図8(D−2)に示すようにコンタクトパターン68’はゲート電極となる導電膜54からごく僅かでも重ね合わせ位置がずれると図示はされていないが、その後の工程である配線パターンの形成において配線パターンとシリコン基板との間に電気的ショートが発生してしまうという問題があり、シリコン基板領域から外れた領域、つまりフィールド酸化膜52上で導電膜54のコンタクトパターンを形成していた。
【0044】
これに対して本発明の各実施の形態によれば、図7(A)に示すようにコンタクトパターン29がゲート電極となる導電膜14上に形成されたとしても導電膜14にはサイドウォール20’が存在することによりシリコン基板10はコンタクトパターン29内にシリコン基板10が露出するのを防止できる。したがって、図7に示すように、コンタクトパターン29をシリコン基板10上に形成されたゲート電極となる導電膜14上に形成することが可能となる。それ故、フィールド酸化膜上でコンタクトパターンを形成すべき領域が不要となり、回路パターンの高集積化に大きな効果が期待できる。
【0045】
【発明の効果】
請求項1〜請求項6の何れか1項に記載の発明によれば、コンタクトパターンのエッチング処理において絶縁膜からなるサイドウォールの存在により電極となる導電膜がコンタクトパターン内に露出するのが回避され、電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【0046】
請求項7〜請求項10の何れか1項に記載の発明によれば、半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成した半導体装置が得られる。
【0047】
したがって、トランジスタの電極となる導電膜に近接してコンタクトパターンを形成してもサイドウォールの存在により電極となる導電膜がコンタクトパターン内に露出するのが回避され、電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程図。
【図2】図1(D)の平面図。
【図3】本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程図。
【図4】SiO2 膜をエッチング処理時のマスクとして使用する従来の半導体装置の製造工程を示す図。
【図5】本発明の第3の実施の形態に係る半導体装置の製造方法を示す工程図。
【図6】本発明の第4の実施の形態に係る半導体装置の製造方法を示す工程図。
【図7】本発明の各実施の形態に共通する効果を示す説明図。
【図8】従来の半導体装置の製造工程を示す工程図。
【符号の説明】
10 シリコン基板
12 フィールド酸化膜
14 導電膜
16 ホトレジストパターン
18 デポジション膜
20’ サイドウォール
22 SiO2 膜
26,28 コンタクトパターン
30 SiN膜
Claims (10)
- 半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成したことを特徴とする半導体装置。
- 前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする請求項1に記載の半導体装置。
- 前記デポジション膜は、ゲート電極形成工程で用いられるエッチングマスクの材料の成分とエッチングガスとの化合物からなることを特徴とする請求項2に記載の半導体装置。
- 前記エッチングガスは、フッ素系のガスあるいはハロゲン系のガスであることを特徴とする請求項3に記載の半導体装置。
- 前記包囲膜は絶縁膜であることを特徴とする請求項1に記載の半導体装置。
- 前記導電膜上にSiO2 膜を形成すると共に、前記サイドウォールをSiN膜としたことを特徴とする請求項1〜請求項5の何れか1項に記載の半導体装置。
- 半導体基板上に形成されたトランジスタの電極となる導電膜、及び該導電膜上に堆積され該導電膜を形成するためのエッチングマスクとして用いたパターン、の側壁に包囲膜を該導電膜を形成するためのエッチング処理により生成する第1の工程と、
前記包囲膜を残して前記パターンを除去する第2の工程と、
絶縁膜を半導体基板の上に形成する第3の工程と、
前記絶縁膜を半導体基板の全面にわたってエッチバックし、前記包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成する第4の工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記包囲膜は絶縁膜であることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記導電膜上に形成される絶縁膜のエッチング処理において該絶縁膜よりエッチング速度が遅い材料で前記サイドウォールを形成したことを特徴とする請求項7〜請求項9の何れか1項に記載の半導体装置の製造方法。
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JP4707259B2 (ja) * | 2001-05-10 | 2011-06-22 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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1998
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