JPH10116905A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10116905A JPH10116905A JP9253332A JP25333297A JPH10116905A JP H10116905 A JPH10116905 A JP H10116905A JP 9253332 A JP9253332 A JP 9253332A JP 25333297 A JP25333297 A JP 25333297A JP H10116905 A JPH10116905 A JP H10116905A
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- substrate
- forming
- silicon oxide
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- 239000007788 liquid Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 1
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 14
- 238000001459 lithography Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 59
- 238000001465 metallisation Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000000151 deposition Methods 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000012876 topography Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002209 hydrophobic effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000002508 contact lithography Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1026—Forming openings in dielectrics for dual damascene structures the via being formed by burying a sacrificial pillar in the dielectric and removing the pillar
Abstract
(57)【要約】
【課題】 電気接続部を形成するために、高解像度リソ
グラフィ処理及びエッチング処理を必要としていた。 【解決手段】 基板105 上にピラーレジストパターン15
0 を形成し、このピラーレジストパターン150 上を除く
基板105 上にシリコン酸化膜155 を形成し、このシリコ
ン酸化膜155 上にビット線レジストパターン160 を形成
し、これ以外の部分にシリコン酸化膜１６５を形成す
る。これらレジストパターン150、 160を除去して開口部
を形成し、この開口部を導電層により埋め込み電気接続
部を形成する。このため、エッチングプロセスを使用せ
ず、電気接続部を形成できる。
グラフィ処理及びエッチング処理を必要としていた。 【解決手段】 基板105 上にピラーレジストパターン15
0 を形成し、このピラーレジストパターン150 上を除く
基板105 上にシリコン酸化膜155 を形成し、このシリコ
ン酸化膜155 上にビット線レジストパターン160 を形成
し、これ以外の部分にシリコン酸化膜１６５を形成す
る。これらレジストパターン150、 160を除去して開口部
を形成し、この開口部を導電層により埋め込み電気接続
部を形成する。このため、エッチングプロセスを使用せ
ず、電気接続部を形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
層及びコンタクト等の電気接続部の形成に係わり、特
に、高集積化された半導体装置において、電気接続部を
エッチングを用いずに形成するプロセスに関する。
層及びコンタクト等の電気接続部の形成に係わり、特
に、高集積化された半導体装置において、電気接続部を
エッチングを用いずに形成するプロセスに関する。
【０００２】
【従来の技術】半導体装置と配線との間を電気に接続し
たり、半導体装置と外部装置とを接続するため、半導体
装置の製造においては種々の処理が使用されている。例
えば多層メタライゼイション処理は、大規模集積（ＬＳ
Ｉ）装置の製造の工程簡略化に有効であることが分かっ
ている。このような処理は、配線層及びコンタクトを同
時に形成するために実行される。そのような多層メタラ
イゼイション処理に、所謂“デュアル・ダマシン”プロ
セスがある。
たり、半導体装置と外部装置とを接続するため、半導体
装置の製造においては種々の処理が使用されている。例
えば多層メタライゼイション処理は、大規模集積（ＬＳ
Ｉ）装置の製造の工程簡略化に有効であることが分かっ
ている。このような処理は、配線層及びコンタクトを同
時に形成するために実行される。そのような多層メタラ
イゼイション処理に、所謂“デュアル・ダマシン”プロ
セスがある。
【０００３】図９乃至図１５は、ビット線及びビット線
コンタクトを形成するためのデュアル・ダマシン処理を
示している。図９において、半導体基板（例えばシリコ
ン等）５上には、複数のゲート電極１０が形成されてい
る。ゲート電極１０は、ポリシリコン層１５と窒化シリ
コン（Ｓｉ3 Ｎ4 ）層２０との積層構造をそれぞれ含ん
でいる。ポリシリコン層１５は半導体基板５に形成され
た拡散領域２２の相互間に位置するチャンネル領域から
ゲート絶縁膜２５によって絶縁されている。ゲート絶縁
膜２５は、例えば二酸化シリコン（ＳｉＯ2 ）で作られ
ている。窒化シリコンからなる側壁スペーサ３０は、ポ
リシリコン層１５及び窒化シリコン層２０の積層構造の
側壁に形成されている。図９に示すように、半導体基板
５及びゲート電極１０の上に、例えば二酸化シリコン等
の絶縁層３５が形成される。
コンタクトを形成するためのデュアル・ダマシン処理を
示している。図９において、半導体基板（例えばシリコ
ン等）５上には、複数のゲート電極１０が形成されてい
る。ゲート電極１０は、ポリシリコン層１５と窒化シリ
コン（Ｓｉ3 Ｎ4 ）層２０との積層構造をそれぞれ含ん
でいる。ポリシリコン層１５は半導体基板５に形成され
た拡散領域２２の相互間に位置するチャンネル領域から
ゲート絶縁膜２５によって絶縁されている。ゲート絶縁
膜２５は、例えば二酸化シリコン（ＳｉＯ2 ）で作られ
ている。窒化シリコンからなる側壁スペーサ３０は、ポ
リシリコン層１５及び窒化シリコン層２０の積層構造の
側壁に形成されている。図９に示すように、半導体基板
５及びゲート電極１０の上に、例えば二酸化シリコン等
の絶縁層３５が形成される。
【０００４】その後、図１０に示すように、第１のパタ
ーン化されたレジスト層４０が絶縁層３５上に形成さ
れ、このレジスト層４０を間をマスクとして絶縁層３５
がエッチング処理され、図１１に示すように、拡散領域
２２の１つを露出するコンタクト穴４５が形成される。
前記エッチング処理は、例えば高い選択性を有する反応
性イオンエッチング（ＲＩＥ）処理等であり、これによ
り、コンタクトとゲートとの短絡を防ぐため、ゲートポ
リシリコン１５上に所定の厚さの窒化シリコン２０を残
す。
ーン化されたレジスト層４０が絶縁層３５上に形成さ
れ、このレジスト層４０を間をマスクとして絶縁層３５
がエッチング処理され、図１１に示すように、拡散領域
２２の１つを露出するコンタクト穴４５が形成される。
前記エッチング処理は、例えば高い選択性を有する反応
性イオンエッチング（ＲＩＥ）処理等であり、これによ
り、コンタクトとゲートとの短絡を防ぐため、ゲートポ
リシリコン１５上に所定の厚さの窒化シリコン２０を残
す。
【０００５】その後、図１２に示すように、絶縁層３５
の上に第２のパターン化されたレジスト層５０が形成さ
れ、続いて、図１３に示すように、ＲＩＥ等のエッチン
グ処理によって絶縁層３５がエッチングされ、ビット線
トレンチ５５が形成される。
の上に第２のパターン化されたレジスト層５０が形成さ
れ、続いて、図１３に示すように、ＲＩＥ等のエッチン
グ処理によって絶縁層３５がエッチングされ、ビット線
トレンチ５５が形成される。
【０００６】次に、図１４に示すように、全面に例えば
タングステン等の金属の導電層６０が形成される。その
後、導電層６０は、図１５に示すように、化学機械研磨
（ＣＭＰ）によって前記絶縁層３５の表面まで研磨され
る。すなわち、前記絶縁層３５はＣＭＰのストッパーと
なっている。
タングステン等の金属の導電層６０が形成される。その
後、導電層６０は、図１５に示すように、化学機械研磨
（ＣＭＰ）によって前記絶縁層３５の表面まで研磨され
る。すなわち、前記絶縁層３５はＣＭＰのストッパーと
なっている。
【０００７】
【発明が解決しようとする課題】半導体装置の性能を十
分に満たすため、多層メタライゼイション工程のエッチ
ング処理は別個に最適化されることが望ましい。例えば
ビット線は、配線のオープン及びショートの歩留りの要
求を満たすように形成されるべきである。ビット線コン
タクトに対して、エッチング処理は、ゲート電極とコン
タクト間のショート及びコンタクトと拡散領域間の導通
不良を同時に防ぐための十分なマージンを与えるように
最適化されるべきである。しかし、そのような最適化に
は複雑なエッチング処理が必要とされ、これに伴い半導
体装置の製造コストが増加してしまう。さらに、多層メ
タライゼイションを形成するため、あるいは単層のメタ
ライゼイション上へ順次層を形成するための上部層のリ
ソグラフィ処理は、先に形成された層によって生じた平
坦でない形状（トポグラフィ）を有する下地上で行われ
る。この平坦でない形状は、高集積化された半導体装置
に要求される高い寸法（ＣＤ）制御のため、高解像度リ
ソグラフィプロセスを必要とする。この高解像度リソグ
ラフィプロセスは、半導体装置の集積度が増加するに従
い複雑となり、基本ルールは０．２５マイクロメートル
以下に減少する。
分に満たすため、多層メタライゼイション工程のエッチ
ング処理は別個に最適化されることが望ましい。例えば
ビット線は、配線のオープン及びショートの歩留りの要
求を満たすように形成されるべきである。ビット線コン
タクトに対して、エッチング処理は、ゲート電極とコン
タクト間のショート及びコンタクトと拡散領域間の導通
不良を同時に防ぐための十分なマージンを与えるように
最適化されるべきである。しかし、そのような最適化に
は複雑なエッチング処理が必要とされ、これに伴い半導
体装置の製造コストが増加してしまう。さらに、多層メ
タライゼイションを形成するため、あるいは単層のメタ
ライゼイション上へ順次層を形成するための上部層のリ
ソグラフィ処理は、先に形成された層によって生じた平
坦でない形状（トポグラフィ）を有する下地上で行われ
る。この平坦でない形状は、高集積化された半導体装置
に要求される高い寸法（ＣＤ）制御のため、高解像度リ
ソグラフィプロセスを必要とする。この高解像度リソグ
ラフィプロセスは、半導体装置の集積度が増加するに従
い複雑となり、基本ルールは０．２５マイクロメートル
以下に減少する。
【０００８】本発明は上記課題を解決するものであり、
その目的とするところは、複雑な高解像度リソグラフィ
処理、及びエッチング処理を行うことなく、電気的接合
部を形成可能な半導体装置の製造方法を提供しようとす
るものである。
その目的とするところは、複雑な高解像度リソグラフィ
処理、及びエッチング処理を行うことなく、電気的接合
部を形成可能な半導体装置の製造方法を提供しようとす
るものである。
【０００９】
【課題を解決するための手段】本発明の第１の方法は、
先ず最初に、レジストパターンが基板上に形成される。
次に、絶縁層が、レジストパターン上を除く基板上に形
成される。その後、レジストパターンが取除かれて絶縁
層に開口部が形成され、この開口部中に導電層が形成さ
れる。
先ず最初に、レジストパターンが基板上に形成される。
次に、絶縁層が、レジストパターン上を除く基板上に形
成される。その後、レジストパターンが取除かれて絶縁
層に開口部が形成され、この開口部中に導電層が形成さ
れる。
【００１０】本発明の第２の方法は、先ず最初に、第１
のレジストパターンが基板上に形成される。次に、第１
の絶縁層が第１のレジストパターン上を除く基板上に形
成される。その後、第２のレジストパターンが第１の絶
縁層及び第１のレジストパターン上に形成される。次
に、第２の絶縁層が第１の絶縁層上に形成されるが、第
２のレジストパターン上には形成されない。第１及び第
２のレジストパターンが取除かれて第１及び第２の絶縁
層に開口部が形成され、この開口部中に導電層が形成さ
れる。この製造方法によれば、エッチング処理を行うこ
となく電気接続部を形成できる。
のレジストパターンが基板上に形成される。次に、第１
の絶縁層が第１のレジストパターン上を除く基板上に形
成される。その後、第２のレジストパターンが第１の絶
縁層及び第１のレジストパターン上に形成される。次
に、第２の絶縁層が第１の絶縁層上に形成されるが、第
２のレジストパターン上には形成されない。第１及び第
２のレジストパターンが取除かれて第１及び第２の絶縁
層に開口部が形成され、この開口部中に導電層が形成さ
れる。この製造方法によれば、エッチング処理を行うこ
となく電気接続部を形成できる。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１乃至図８は、本発明
の電気接続部形成プロセスを示している。以下のプロセ
スの説明は、電界効果トランジスタのソース／ドレイン
領域へのコンタクト及びダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）、スタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）等の半導体メモリ装置の
ビット線を構成する多層メタライゼイション構造を形成
するためのプロセスに関して行われる。しかしながら、
本発明のプロセスはこれに限定されず、また、本発明の
プロセスが、半導体装置の電気接続部を形成するための
別の単層あるいは多層構造のためのプロセスに対しても
適用可能である。例えばこのプロセスは、ビット線、ビ
ット線コンタクト、及びゲートコンタクトを含む単層あ
るいは多層のメタライゼイションに適用できる。さら
に、このプロセスは、配線層を接続するための単層ある
いは多層のメタライゼイションに適用できる。
実施の形態について説明する。図１乃至図８は、本発明
の電気接続部形成プロセスを示している。以下のプロセ
スの説明は、電界効果トランジスタのソース／ドレイン
領域へのコンタクト及びダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）、スタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）等の半導体メモリ装置の
ビット線を構成する多層メタライゼイション構造を形成
するためのプロセスに関して行われる。しかしながら、
本発明のプロセスはこれに限定されず、また、本発明の
プロセスが、半導体装置の電気接続部を形成するための
別の単層あるいは多層構造のためのプロセスに対しても
適用可能である。例えばこのプロセスは、ビット線、ビ
ット線コンタクト、及びゲートコンタクトを含む単層あ
るいは多層のメタライゼイションに適用できる。さら
に、このプロセスは、配線層を接続するための単層ある
いは多層のメタライゼイションに適用できる。
【００１２】図１において、基板１０５の表面上には、
複数のゲート電極１００が形成されている。基板１０５
は、Ｐ型のシリコン基板であるが、本発明はこれに限定
されない。各ゲート電極１００は、ポリシリコン層１１
５及び窒化シリコン（Ｓｉ3Ｎ4 ）層１２０の積層構造
を含んでいる。前記ポリシリコン層１１５は基板１０５
に形成されたＮ型の拡散領域１２２の間のチャンネル領
域からゲート絶縁膜１２５によって絶縁されている。ゲ
ート絶縁膜１２５は、例えばシリコン酸化膜（二酸化シ
リコン：ＳｉＯ2 ）等である。窒化シリコンからなる側
壁スペーサ１３０は、ポリシリコン層１１５及び窒化シ
リコン層１２０からなる積層構造の側壁に形成されてい
る。二酸化シリコンの層間絶縁膜１３５は、例えばゲー
ト電極１００及び基板１０５を覆って形成される。例え
ばタングステンの多層メタライゼイション層１４５は、
基板１０５の表面に形成された拡散領域１２２の１つと
接触し、半導体メモリ装置のビット線を形成する。
複数のゲート電極１００が形成されている。基板１０５
は、Ｐ型のシリコン基板であるが、本発明はこれに限定
されない。各ゲート電極１００は、ポリシリコン層１１
５及び窒化シリコン（Ｓｉ3Ｎ4 ）層１２０の積層構造
を含んでいる。前記ポリシリコン層１１５は基板１０５
に形成されたＮ型の拡散領域１２２の間のチャンネル領
域からゲート絶縁膜１２５によって絶縁されている。ゲ
ート絶縁膜１２５は、例えばシリコン酸化膜（二酸化シ
リコン：ＳｉＯ2 ）等である。窒化シリコンからなる側
壁スペーサ１３０は、ポリシリコン層１１５及び窒化シ
リコン層１２０からなる積層構造の側壁に形成されてい
る。二酸化シリコンの層間絶縁膜１３５は、例えばゲー
ト電極１００及び基板１０５を覆って形成される。例え
ばタングステンの多層メタライゼイション層１４５は、
基板１０５の表面に形成された拡散領域１２２の１つと
接触し、半導体メモリ装置のビット線を形成する。
【００１３】図２乃至図８は、図１に示す装置を形成す
るための多層メタライゼイションプロセスを示してい
る。先ず、図２に示すように、基板１０５の表面上にゲ
ート電極１００が形成される。ゲート電極１００は、任
意の従来の技術によって形成される。例えば約１００オ
ングストロームの厚さの薄いシリコン酸化膜１２５が、
熱酸化によってシリコン基板１０５の表面上に形成さ
れ、その後、例えばポリシリコンの導電層１１５及び第
１の窒化シリコン層１２０がシリコン酸化膜１２５上に
連続的に形成される。導電層１１５は、化学気相成長
（ＣＶＤ）処理、あるいはスパッタリング処理によって
約１０００オングストロームの厚さに形成され、窒化シ
リコン層１２０は、ＣＶＤによって約２０００オングス
トロームの厚さに形成される。その後、導電層１１５及
び窒化シリコン層１２０は、パターニングされる。次
に、約５００オングストロームの厚さを有する第２の窒
化シリコン層が堆積されてパターニングされ、側壁スペ
ーサ１３０が形成される。これら側壁スペーサによっ
て、ゲート電極とコンタクト間のショートが防止され
る。その後、Ｎ型の不純物が、例えばゲート電極１００
をマスクとしてイオン注入によって基板１０５内に導入
される。この後、導入された不純物は、加熱処理によっ
て拡散され、拡散領域１２２が形成される。
るための多層メタライゼイションプロセスを示してい
る。先ず、図２に示すように、基板１０５の表面上にゲ
ート電極１００が形成される。ゲート電極１００は、任
意の従来の技術によって形成される。例えば約１００オ
ングストロームの厚さの薄いシリコン酸化膜１２５が、
熱酸化によってシリコン基板１０５の表面上に形成さ
れ、その後、例えばポリシリコンの導電層１１５及び第
１の窒化シリコン層１２０がシリコン酸化膜１２５上に
連続的に形成される。導電層１１５は、化学気相成長
（ＣＶＤ）処理、あるいはスパッタリング処理によって
約１０００オングストロームの厚さに形成され、窒化シ
リコン層１２０は、ＣＶＤによって約２０００オングス
トロームの厚さに形成される。その後、導電層１１５及
び窒化シリコン層１２０は、パターニングされる。次
に、約５００オングストロームの厚さを有する第２の窒
化シリコン層が堆積されてパターニングされ、側壁スペ
ーサ１３０が形成される。これら側壁スペーサによっ
て、ゲート電極とコンタクト間のショートが防止され
る。その後、Ｎ型の不純物が、例えばゲート電極１００
をマスクとしてイオン注入によって基板１０５内に導入
される。この後、導入された不純物は、加熱処理によっ
て拡散され、拡散領域１２２が形成される。
【００１４】次に、図３に示すように、多層メタライゼ
イションのコンタクト部分を形成するためのピラーレジ
ストパターン１５０が形成される。必要であれば、シリ
コン基板１０５の表面とレジストとの直接的な接触を避
けるため、ピラーレジストパターン１５０を形成する前
に弱い酸化処理を行い、拡散領域１２２上に図示せぬ薄
いシリコン酸化膜を形成してもよい。これにより、レジ
ストに含まれる重金属よるシリコン基板の汚染を回避で
きる。
イションのコンタクト部分を形成するためのピラーレジ
ストパターン１５０が形成される。必要であれば、シリ
コン基板１０５の表面とレジストとの直接的な接触を避
けるため、ピラーレジストパターン１５０を形成する前
に弱い酸化処理を行い、拡散領域１２２上に図示せぬ薄
いシリコン酸化膜を形成してもよい。これにより、レジ
ストに含まれる重金属よるシリコン基板の汚染を回避で
きる。
【００１５】前記ピラーレジストパターン１５０を形成
するためのリソグラフィ処理は、例えば図１０に示す従
来のプロセスにおいて、パターニングされたレジスト４
０を形成するために使用されるマスクのパターンとはポ
ジ／ネガが反転したパターンを有するマスクを使用す
る。あるいは、図１０に示す従来のプロセスにおけるパ
ターニングされたレジスト４０を形成するために使用す
るものと同じマスクを使用する場合は、従来のプロセス
において使用されたレジストのポジ／ネガとは反対のレ
ジストと共に使用する。
するためのリソグラフィ処理は、例えば図１０に示す従
来のプロセスにおいて、パターニングされたレジスト４
０を形成するために使用されるマスクのパターンとはポ
ジ／ネガが反転したパターンを有するマスクを使用す
る。あるいは、図１０に示す従来のプロセスにおけるパ
ターニングされたレジスト４０を形成するために使用す
るものと同じマスクを使用する場合は、従来のプロセス
において使用されたレジストのポジ／ネガとは反対のレ
ジストと共に使用する。
【００１６】次に、図４に示すように、約１０，０００
オングストロームの厚さを有する第１のシリコン酸化膜
１５５が、例えば液相堆積（ＬＰＤ）を使用してゲート
電極１００及び基板１０５上に堆積される。この第１の
シリコン酸化膜１５５は、ピラーレジストパターン１５
０上には形成されず、ピラーレジストパターン１５０の
高さとほぼ同じ高さまで形成される。第１のシリコン酸
化膜１５５及びピラーレジストパターン１５０は、ほぼ
同じ高さであるため、ウエハのトポグラフィ（表面形状
の凹凸）が“緩和”され、連続して高解像度リソグラフ
ィ処理する必要が軽減される。
オングストロームの厚さを有する第１のシリコン酸化膜
１５５が、例えば液相堆積（ＬＰＤ）を使用してゲート
電極１００及び基板１０５上に堆積される。この第１の
シリコン酸化膜１５５は、ピラーレジストパターン１５
０上には形成されず、ピラーレジストパターン１５０の
高さとほぼ同じ高さまで形成される。第１のシリコン酸
化膜１５５及びピラーレジストパターン１５０は、ほぼ
同じ高さであるため、ウエハのトポグラフィ（表面形状
の凹凸）が“緩和”され、連続して高解像度リソグラフ
ィ処理する必要が軽減される。
【００１７】ＬＰＤ処理は、粉末状のシリコン酸化物
（シリカゲル）を飽和させ、後に液体Ｈ2 ＳｉＦ6 にＨ
3 ＢＯ3 を付加することによって得られた液体を使用す
る。基板を液体中に入れると、基板上にシリコン酸化膜
が堆積される。特に、ＬＰＤ処理によるシリコン酸化物
の堆積は、以下の式によって与えられる。
（シリカゲル）を飽和させ、後に液体Ｈ2 ＳｉＦ6 にＨ
3 ＢＯ3 を付加することによって得られた液体を使用す
る。基板を液体中に入れると、基板上にシリコン酸化膜
が堆積される。特に、ＬＰＤ処理によるシリコン酸化物
の堆積は、以下の式によって与えられる。
【００１８】
【化１】
【００１９】粉末状のシリコン酸化物の飽和によって、
反応式（１）の矢印は左向きに移行し、後に、Ｈ3 ＢＯ
3 を付加すると、反応式（２）によってＨＦが消費さ
れ、反応式（１）の矢印が再び右向きに移行する。結果
的に、式（１）の右向きの反応によってシリコン酸化物
が過飽和状態になり、それによって、シリコン酸化物が
基板上に堆積される。これらの反応は室温で生じる。堆
積は、ＬＰＤ処理によって形成された疎水性二酸化シリ
コンを使用するので、レジストなどの親水性の膜の上に
はシリコン酸化物が堆積されない。ＬＰＤ方法によって
形成されたシリコン酸化膜は、堆積速度が約１０００オ
ングストローム／時と遅いため、膜厚の制御が容易であ
る。
反応式（１）の矢印は左向きに移行し、後に、Ｈ3 ＢＯ
3 を付加すると、反応式（２）によってＨＦが消費さ
れ、反応式（１）の矢印が再び右向きに移行する。結果
的に、式（１）の右向きの反応によってシリコン酸化物
が過飽和状態になり、それによって、シリコン酸化物が
基板上に堆積される。これらの反応は室温で生じる。堆
積は、ＬＰＤ処理によって形成された疎水性二酸化シリ
コンを使用するので、レジストなどの親水性の膜の上に
はシリコン酸化物が堆積されない。ＬＰＤ方法によって
形成されたシリコン酸化膜は、堆積速度が約１０００オ
ングストローム／時と遅いため、膜厚の制御が容易であ
る。
【００２０】この後、図５に示すように、ビット線に対
応するビット線レジストパターン１６０がピラーレジス
トパターン１５０及びシリコン酸化膜１５５上に形成さ
れる。ビット線レジストパターン１６０を形成するため
のリソグラフィ処理は、例えば図１２に示す従来のプロ
セスにおいて、パターニングされたレジストを形成する
ために使用されたマスクのパターンと反対のパターンを
有するマスクを使用する。また、図１２に示す従来のプ
ロセスにおいてパターニングされたレジスト５０を形成
するために使用したものと同じマスクの場合は、従来の
プロセスにおいて使用したレジストのポジ／ネガと反対
のタイプのレジストと共に使用される。ウエハのトポグ
ラフィが緩和されているため、必要であれば、この技術
分野において周知のリソグラフィ処理において反射防止
膜（ＡＲＣ）１６２を使用してもよい。この種の膜は、
下地からの反射の影響を低減させる効果を有している。
応するビット線レジストパターン１６０がピラーレジス
トパターン１５０及びシリコン酸化膜１５５上に形成さ
れる。ビット線レジストパターン１６０を形成するため
のリソグラフィ処理は、例えば図１２に示す従来のプロ
セスにおいて、パターニングされたレジストを形成する
ために使用されたマスクのパターンと反対のパターンを
有するマスクを使用する。また、図１２に示す従来のプ
ロセスにおいてパターニングされたレジスト５０を形成
するために使用したものと同じマスクの場合は、従来の
プロセスにおいて使用したレジストのポジ／ネガと反対
のタイプのレジストと共に使用される。ウエハのトポグ
ラフィが緩和されているため、必要であれば、この技術
分野において周知のリソグラフィ処理において反射防止
膜（ＡＲＣ）１６２を使用してもよい。この種の膜は、
下地からの反射の影響を低減させる効果を有している。
【００２１】その後、図６に示すように、再びＬＰＤ処
理を使用して第２のシリコン酸化膜１６５が第１のシリ
コン酸化膜１５５上に形成される。また、堆積には疎水
性二酸化シリコンが使用されるので、レジストパターン
１６０上にはシリコン酸化物が形成されない。第２のシ
リコン酸化膜１６５の高さは、レジストパターン１６０
の高さとほぼ同じである。第１、第２のシリコン酸化膜
１５５、１６５は、図１の層間絶縁膜１３５を構成す
る。
理を使用して第２のシリコン酸化膜１６５が第１のシリ
コン酸化膜１５５上に形成される。また、堆積には疎水
性二酸化シリコンが使用されるので、レジストパターン
１６０上にはシリコン酸化物が形成されない。第２のシ
リコン酸化膜１６５の高さは、レジストパターン１６０
の高さとほぼ同じである。第１、第２のシリコン酸化膜
１５５、１６５は、図１の層間絶縁膜１３５を構成す
る。
【００２２】次に、図７に示すように、レジストパター
ン１５０及び１６０は、従来のレジスト剥離処理を使用
して同時に取除かれ、開口部１７０が形成される。その
後、全面に導電材料が堆積された後、化学的機械的研磨
（ＣＭＰ）を使用して平坦化され、図８に示すように、
導電層１４５により開口部１７０が埋め込まれる。この
導電層の埋め込み方法はＣＭＰ法に限らずエッチバック
法等を用いることも可能である。導電層１４５は、モリ
ブデン、ポリシリコン、アルミニウム、タングステン、
銅、ケイ化モリブデン（ＭｏＳｉ）、ケイ化タングステ
ン（ＷＳｉ）等の任意の導電材料である。この導電層１
４５は、ビット線及びビット線コンタクトを構成する。
ン１５０及び１６０は、従来のレジスト剥離処理を使用
して同時に取除かれ、開口部１７０が形成される。その
後、全面に導電材料が堆積された後、化学的機械的研磨
（ＣＭＰ）を使用して平坦化され、図８に示すように、
導電層１４５により開口部１７０が埋め込まれる。この
導電層の埋め込み方法はＣＭＰ法に限らずエッチバック
法等を用いることも可能である。導電層１４５は、モリ
ブデン、ポリシリコン、アルミニウム、タングステン、
銅、ケイ化モリブデン（ＭｏＳｉ）、ケイ化タングステ
ン（ＷＳｉ）等の任意の導電材料である。この導電層１
４５は、ビット線及びビット線コンタクトを構成する。
【００２３】前記レジストパターン１５０と基板１０５
との接触を防ぐための別の実施の形態として、コンタク
トリソグラフィの前にバッファシリコン酸化膜を設けて
もよい。この図示せぬ薄いバッファシリコン酸化膜は、
図２の拡散領域１２２上を熱酸化して形成され、約１０
０オングストローム程度の膜厚を有している。この場
合、図７に示すステップにおけるレジストパターン１５
０及び１６０の除去と、図８に示すステップにおける導
電層１４５の形成との間に、ビット線コンタクトを開口
するため、湿式エッチング等の簡単なエッチング処理が
行われる。
との接触を防ぐための別の実施の形態として、コンタク
トリソグラフィの前にバッファシリコン酸化膜を設けて
もよい。この図示せぬ薄いバッファシリコン酸化膜は、
図２の拡散領域１２２上を熱酸化して形成され、約１０
０オングストローム程度の膜厚を有している。この場
合、図７に示すステップにおけるレジストパターン１５
０及び１６０の除去と、図８に示すステップにおける導
電層１４５の形成との間に、ビット線コンタクトを開口
するため、湿式エッチング等の簡単なエッチング処理が
行われる。
【００２４】上記実施の形態によれば、エッチングなし
でメタライゼイション構造を形成できる。エッチング処
理を回避することにより、ＬＳＩ装置の製造を簡単化で
き、製造コストを減少できる。さらに、ウエハのトポグ
ラフィが緩和されるため、段差の影響でプロセスマージ
ンが劣化することがなく、微細なレジストを作ることが
できる。また、ピラーレジストパターン１５０及びビッ
ト線レジストパターン１６０は装置の最小寸法より大き
な解像度により形成できるため、高解像度リソグラフィ
処理の回数を減少できる。尚、この発明は上記実施の形
態に限定されるものではなく、発明の要旨を変えない範
囲において種々変形実施可能なことは勿論である。
でメタライゼイション構造を形成できる。エッチング処
理を回避することにより、ＬＳＩ装置の製造を簡単化で
き、製造コストを減少できる。さらに、ウエハのトポグ
ラフィが緩和されるため、段差の影響でプロセスマージ
ンが劣化することがなく、微細なレジストを作ることが
できる。また、ピラーレジストパターン１５０及びビッ
ト線レジストパターン１６０は装置の最小寸法より大き
な解像度により形成できるため、高解像度リソグラフィ
処理の回数を減少できる。尚、この発明は上記実施の形
態に限定されるものではなく、発明の要旨を変えない範
囲において種々変形実施可能なことは勿論である。
【００２５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、複雑な高解像度リソグラフィ処理、及びエッチング
処理を行うことなく、電気的接合部を形成可能な半導体
装置の製造方法を提供できる。
ば、複雑な高解像度リソグラフィ処理、及びエッチング
処理を行うことなく、電気的接合部を形成可能な半導体
装置の製造方法を提供できる。
【図１】本発明のプロセスに従って形成された電気接続
を有する半導体装置の一部分の断面図。
を有する半導体装置の一部分の断面図。
【図２】本発明による電気接続部の形成プロセスを示す
断面図。
断面図。
【図３】本発明による電気接続部の形成プロセスを示す
ものであり、図２に続く工程を示す断面図。
ものであり、図２に続く工程を示す断面図。
【図４】本発明による電気接続部の形成プロセスを示す
ものであり、図３に続く工程を示す断面図。
ものであり、図３に続く工程を示す断面図。
【図５】本発明による電気接続部の形成プロセスを示す
ものであり、図４に続く工程を示す断面図。
ものであり、図４に続く工程を示す断面図。
【図６】本発明による電気接続部の形成プロセスを示す
ものであり、図５に続く工程を示す断面図。
ものであり、図５に続く工程を示す断面図。
【図７】本発明による電気接続部の形成プロセスを示す
ものであり、図６に続く工程を示す断面図。
ものであり、図６に続く工程を示す断面図。
【図８】本発明による電気接続部の形成プロセスを示す
ものであり、図７に続く工程を示す断面図。
ものであり、図７に続く工程を示す断面図。
【図９】従来技術のメタライゼイション処理を示す断面
図。
図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
１０５…シリコン基板、 １００…ゲート電極構造、 １１５…ポリシリコン層、 １２０…窒化シリコン層、 １２２…拡散領域、 １２５…シリコン酸化膜、 １３０…側壁スペーサ、 １４５…導電層、 １５０…ピラーレジストパターン、 １５５、１６５…シリコン酸化膜、 １６０…ビット線レジストパターン、 １７０…開口部。
Claims (9)
- 【請求項１】 基板上にレジストパターンを形成し、 前記レジストパターン上を除く前記基板上に絶縁層を形
成し、 前記レジストパターンを除去して前記絶縁層に開口部を
形成し、 導電層を前記開口部中に形成する工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 基板上に第１のレジストパターンを形成
し、 前記第１のレジストパターン上を除く前記基板上に第１
の絶縁層を形成し、 前記第１の絶縁層及び前記第１のレジストパターン上に
第２のレジストパターンを形成し、 前記第２のレジストパターン上を除く前記第１の絶縁層
上に第２の絶縁層を形成し、 前記第１及び第２のレジストパターンを除去して前記第
１及び第２の絶縁層に開口部を形成し、 前記開口部中に導電層を一括して形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記絶縁層は液相堆積処理によって形成
されることを特徴とする請求項１又は２記載の半導体装
置の製造方法。 - 【請求項４】 前記導電層は、タングステン、モリブデ
ン、ポリシリコン、アルミニウム、銅、ケイ化モリブデ
ン、及びケイ化タングステンにより構成されたグループ
から選択された材料で形成されることを特徴とする請求
項１又は２記載の半導体装置の製造方法。 - 【請求項５】 前記第１のレジストパターンは、前記基
板の表面上に形成された拡散領域上に形成される請求項
２記載の半導体装置の製造方法。 - 【請求項６】 前記第１のレジストパターンを形成する
前に、前記基板上にバッファシリコン酸化膜が形成さ
れ、前記バッファシリコン酸化膜は、前記開口部の形成
の後で前記導電層の形成の前に取除かれることを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項７】 前記基板は、半導体材料の本体上に形成
された導電層を含んでいることを特徴とする請求項２記
載の半導体装置の製造方法。 - 【請求項８】 前記第１の絶縁膜は、前記第１のレジス
トパターンのレベルの高さとほぼ等しい高さに形成され
ることを特徴とする請求項２載の半導体装置の製造方
法。 - 【請求項９】 前記第２の絶縁膜は、前記第２のレジス
トパターンのレベルの高さとほぼ等しい高さに形成され
ることを特徴とする請求項２記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/717,974 US6010955A (en) | 1996-09-23 | 1996-09-23 | Electrical connection forming process for semiconductor devices |
| US717974 | 1996-09-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116905A true JPH10116905A (ja) | 1998-05-06 |
Family
ID=24884291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253332A Pending JPH10116905A (ja) | 1996-09-23 | 1997-09-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6010955A (ja) |
| JP (1) | JPH10116905A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476492B2 (en) | 2000-01-14 | 2002-11-05 | Hitachi, Ltd. | Semiconductor device having a capacitor and an interconnect layer with molybdenum-containing tungsten |
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
| US7262128B2 (en) | 2003-07-30 | 2007-08-28 | Seiko Epson Corporation | Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards |
| KR100985213B1 (ko) * | 2008-04-30 | 2010-10-05 | 성균관대학교산학협력단 | 저온 액상 증착 기술을 이용한 실리콘산화물 절연막의제조방법 |
| JP2011119743A (ja) * | 1999-06-02 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888896A (en) * | 1996-06-27 | 1999-03-30 | Micron Technology, Inc. | Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component |
| US6004870A (en) * | 1997-08-26 | 1999-12-21 | Texas Instruments Incorporated | Method for forming a self-aligned contact |
| TW406369B (en) * | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing damascene |
| JP3525788B2 (ja) | 1999-03-12 | 2004-05-10 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3700460B2 (ja) * | 1999-04-05 | 2005-09-28 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2001044195A (ja) * | 1999-07-28 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TW428248B (en) * | 1999-09-30 | 2001-04-01 | Taiwan Semiconductor Mfg | Structure and method of metal conductive layer and dielectric layer |
| US6635566B1 (en) * | 2000-06-15 | 2003-10-21 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit |
| US6355563B1 (en) * | 2001-03-05 | 2002-03-12 | Chartered Semiconductor Manufacturing Ltd. | Versatile copper-wiring layout design with low-k dielectric integration |
| US6518166B1 (en) * | 2001-04-23 | 2003-02-11 | Taiwan Semiconductor Manufacturing Company | Liquid phase deposition of a silicon oxide layer for use as a liner on the surface of a dual damascene opening in a low dielectric constant layer |
| US6964929B1 (en) | 2002-05-02 | 2005-11-15 | Cypress Semiconductor Corporation | Method of forming a narrow gate, and product produced thereby |
| US7670902B2 (en) * | 2005-07-26 | 2010-03-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and structure for landing polysilicon contact |
| US20090032491A1 (en) * | 2007-08-03 | 2009-02-05 | International Business Machines Corporation | Conductive element forming using sacrificial layer patterned to form dielectric layer |
| KR101406888B1 (ko) * | 2007-12-13 | 2014-06-30 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939071A (en) * | 1984-03-06 | 1990-07-03 | Harris Corporation | Method for forming low resistance, sub-micrometer semiconductor gate structures |
| US4621415A (en) * | 1985-06-14 | 1986-11-11 | Litton Systems, Inc. | Method for manufacturing low resistance sub-micron gate Schottky barrier devices |
| US5171718A (en) * | 1987-11-27 | 1992-12-15 | Sony Corporation | Method for forming a fine pattern by using a patterned resist layer |
| US4963501A (en) * | 1989-09-25 | 1990-10-16 | Rockwell International Corporation | Method of fabricating semiconductor devices with sub-micron linewidths |
| JP2778600B2 (ja) * | 1990-03-20 | 1998-07-23 | 富士通株式会社 | 半導体装置の製造方法 |
| US5158910A (en) * | 1990-08-13 | 1992-10-27 | Motorola Inc. | Process for forming a contact structure |
| JPH04130619A (ja) * | 1990-09-20 | 1992-05-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5413668A (en) * | 1993-10-25 | 1995-05-09 | Ford Motor Company | Method for making mechanical and micro-electromechanical devices |
| US5484747A (en) * | 1995-05-25 | 1996-01-16 | United Microelectronics Corporation | Selective metal wiring and plug process |
| JP3469976B2 (ja) * | 1995-10-19 | 2003-11-25 | 三菱電機株式会社 | 多層配線の形成方法 |
-
1996
- 1996-09-23 US US08/717,974 patent/US6010955A/en not_active Expired - Fee Related
-
1997
- 1997-09-18 JP JP9253332A patent/JPH10116905A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119743A (ja) * | 1999-06-02 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014081643A (ja) * | 1999-06-02 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6476492B2 (en) | 2000-01-14 | 2002-11-05 | Hitachi, Ltd. | Semiconductor device having a capacitor and an interconnect layer with molybdenum-containing tungsten |
| US6548904B2 (en) | 2000-01-14 | 2003-04-15 | Hitachi, Ltd. | Semiconductor device having a capacitor and a metal interconnect layer with tungsten as a main constituent material and containing molybdenum |
| US6784549B2 (en) | 2000-01-14 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device having a capacitor and a metal interconnect layer with tungsten as a main constituent material and containing molybdenum |
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
| US7262128B2 (en) | 2003-07-30 | 2007-08-28 | Seiko Epson Corporation | Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards |
| KR100985213B1 (ko) * | 2008-04-30 | 2010-10-05 | 성균관대학교산학협력단 | 저온 액상 증착 기술을 이용한 실리콘산화물 절연막의제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6010955A (en) | 2000-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4735679A (en) | Method of improving silicon-on-insulator uniformity | |
| US5578524A (en) | Fabrication process of a semiconductor device with a wiring structure | |
| JPH10116905A (ja) | 半導体装置の製造方法 | |
| EP0895283B1 (en) | Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide | |
| US6680511B2 (en) | Integrated circuit devices providing improved short prevention | |
| US6852579B2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JP2000058652A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
| JP4306852B2 (ja) | 広域平坦化された半導体装置の製造方法 | |
| JPH10125865A (ja) | 半導体装置、半導体記憶装置、およびその製造方法 | |
| JP2008042075A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2972554B2 (ja) | 半導体装置の製造方法 | |
| JPH10340952A (ja) | 集積回路の多層配線形成方法 | |
| KR100321693B1 (ko) | 티타늄실리사이드를이용한반도체소자의게이트전극및비트라인형성방법 | |
| KR100357189B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR20080061038A (ko) | 반도체 장치의 폴리실리콘 콘택 형성 방법 | |
| US6110835A (en) | Method for fabricating an electrode structure for a cylindrical capacitor in integrated circuit | |
| US6117768A (en) | Void-free tungsten-plug contact for ULSI interconnection | |
| JP4299380B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000294629A (ja) | 半導体装置及びその製造方法 | |
| JPH08316434A (ja) | 半導体メモリ装置およびその製造方法 | |
| JPH02114549A (ja) | ウエファ上に形成されプレナー化された導電性ピラーによるサブミクロン接点の形成方法 | |
| JP2002009144A (ja) | 半導体装置の製造方法 | |
| KR0172298B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR19990074636A (ko) | 반도체소자의 콘택 형성방법 |