KR0172298B1 - 반도체 소자의 평탄화 방법 - Google Patents
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Abstract
본 발명은 DRAM 제조 공정에 있어서 비트 라인용 폴리실리콘막을 콘택하는 단계; 상기 폴리실리콘막상에 소자에 사용될 두께보다 두껍게 실리사이드막을 형성하는 단계; 주변 회로부를 마스킹하여 선택적으로 셀부만 상기 실리사이드막을 부분식각하는 단계를 포함하여 후속공정에서 전하저장전극이 셀부에 디파인(Define)될 시 셀부 및 주변 회로부의 단차를 완화시키는 것을 특징으로 하는 반도체 소자의 평탄화 방법으로 중간 정도 있는 전도층(본 발명에 있어서는 비트 라인)을 두껍게 도포하고 셀부는 종래 방법에 따라 형성되어지는 두께만큼만 남기고 부분식각 함으로써, 이 후 공정에 있어서 셀부에만 캐패시터가 형성되어 결국은 셀부와 주변 회로부 사이의 단차가 없어져 후속 금속 배선 공정을 용이하게 수행할 수 있는 효과가 있다.
Description
제1a도 내지 제1f도는 본 발명의 일실시예에 따른 반도체 소자의 평탄화 과정을 나타낸 공정 단면도.
제2a도 내지 제2b도는 본 발명의 다른실시예에 따른 반도체 소자의 평탄화 과정을 나타낸 공정 단면도.
제3도는 본 발명의 일실시예에 의해 형성된 제2절연막의 기울기와 본 발명의 다른실시에에 의해 스페이서 패턴 적용한 후의 제2절연막의 기울기를 비교해서 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 필드 산화막
30 : 게이트 산화막 40 : 게이트 전극
50 : 게이트 스페이서 패턴 60 : 소오스/드레인 접합층
70, 100, 120 : 절연막 80 : 폴리실리콘막
90 : 실리사이드막 110 : 전하저장전극
130 : 금속 배선 140 : 셀부
150 : 주변 회로부 160 : LPCVD 산화막
본 발명은 반도체 소자 제조 공정중 반도체 소자의 평탄화 방법에 관한 것으로, 특히 64M DRAM급 이상의 초고집적 반도체 소자의 평탄화 방법에 관한 것이다.
반도체 소자를 평탄화 하는 방법은 여러 가지가 있을 수 있으나 몇 가지 예를 살펴보면 다음과 같다.
첫째, 셀부를 산화시켜 그 단차를 전반부에서 주변회로보다 낮추는 방법이 있는데 이는 게이트 전극 형성 공정이나, 후속 콘택홀 형성 공정시상이 단차에 의한 사진, 식각 공정의 어려움을 야기시키는 단점이 있다.
둘째, 절연막을 아주 두껍게 도포한 후 셀부만 식각하여 그 단차를 완화시키는 방법이 있으나, 이는 주변회로에 존재하는 콘택 홀의 단차비를 증가시켜 충입 공정의 어려움을 증가시키는 단점이 있다.
셋째, 화학적 기계적 폴리싱(Chhmical Mechanical Polishing : 이하 CMP라 칭함)공정이 있으나, 입자(particle) 조절이나 공정의 난이도 때문에 그 실용성이 크게 떨어지는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 각 부간의 단차를 줄임으로써, 후속 금속 배선 공정을 용이하게 할 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 DRAM 제조 공정에 있어서, 비트 라인용 폴리실리콘막을 콘택하는 단계; 상기 폴리실리콘막 상에 소자에 사용될 두께보다 두껍게 실리사이드막을 형성하는 단계; 주변 회로부를 마스킹하여 선택적으로 셀부만 상기 실리사이드막을 부분식각하는 단계를 포함하여 후속공정에서 전하저장전극이 셀부에 디파인(Define)될 시 셀부 및 주변 회로부의 단차를 완화시키는 것을 특징으로 한다.
이하, 첨부된 도면을 제1a도 내지 제1e도 및 제2a도 내지 제2b도를 참조하여 본 발명을 상세하게 설명한다.
제a도 내지 제1e도는 본 발명의 일실시예에 따른 반도체 소자의 평탄화 과정을 나타낸 공정 단면도이다.
제1a도에 도시된 바와 같이, 실리콘 기판(10)상에 공지의 기술로 소자 분리 산화막인 필드 산화막(20)을 성장시키고, 게이트 산화막(30), 게이트 전극(40), 게이트 스페이서 패턴(50) 및 소오스/드레인 접합(60)을 차례로 형성하여 트랜지스터 구조를 형성한 상태에서, 제1BPSG막(70)을 형성하고 상기 소오스/드레인 접합(60)이 노출되는 콘택홀을 형성한 후, 전도성 폴리실리콘막(80)을 증착하여 상기 콘택홀을 충입시키고, 전체구조 상부에 실리사이드막(90)을 형성한다.
이때, 상기 폴리실리콘막(80)및 실리사이드막(90)을 비트 라인을 이루는 것으로, 비트 라인 저항값을 고려해서 전도성 폴실리사이드막은 얇게, 실리사이드막은 두껍게 형성하고, 또한 후속 공정에서 셀부의 실리사이드막(90)을 부분 식각할때, 그 난이도를 고려하여 두께를 결정한다.
이어서, 제1b도에 도시된 바와 같이, 레티클(Reticle)의 극성과 감광막 극성을 조절하여 주변 회로부와 오버랩되는 부분에 감광막 패턴을 형성한 다음, 경사 식각(Taper Etch)공정에 의해 셀부의 실리사이드막을 부분식각하여 주변 회로부와 셀 부의 경계부위에서 약 45°의 경사를 이루도록 한다.
이때, 식각되어지고 남은 셀부의 실리사이드막 두께는 종래 기술에 의해 셀부에 형성되어지는 두께와 동일하도록 부분식각을 실시한다.
이어서, 제1c도에 도시된 바와 같이, 비트 라인 마스크를 사용한 사진 식각 공정을 거쳐 상기 실리사이드막(90)및 폴리실리콘막(80)을 패터닝하여 비트 라인을 형성한 후, 전체구조 상부에 제2BPSG막(100)을 형성한다.
이어서, 제1d도에 도시된 바와 같이, 전하저장전극 콘택 마스크를 사용하여 실리콘기판(10)의 소오스/드레인 접합층(60)이 노출되는 전하저장전극 콘택홀을 형성한 후 폴리실리콘막을 증착 및 패터닝하여 전하저장전극(110)을 디파인한다.
이어서, 제1e도에 도시된 바와 같이, 전체구조 상부에 제3 BPSG막을 형성하여 절연 및 평탄화를 실시하고, 제3 BPSG막 상부에 금속 배선공정을 실시한다.
제2a도 내지 제2b도는 본 발명의 다른 실시예에 따른 반도체 소자 평탄화 과정을 나타낸 공정도이다.
이를 간단히 살펴보면, 먼저 제2a도와 같이 제1a도의 구조에서 레티클(Reticle)의 극성과 감광막 극성을 조절하여 주변 회로부(150)와 오버랩되는 부분에 감광막 패턴을 형성한 다음, 건식식각에 의해 셀부(140)의 실리사이드막(90)을 부분식각한다.
그리고, 제2b도와 같이 상기에 비트 라인 마스크를 사용한 사진 식각 공정을 거쳐 비트 라인(80, 90)을 형성한 후, 전체구조 상부에 LPCVD에 의한 산화막(160)을 증착하고 마스크 없이 비등방성 식각에 의해 비트 라인 패턴과 주변 회로부의 실리사이드막(90) 측벽에 각각 스페이서 패턴을 형성한다. 이때, 상기 LPCVD(Low Pressure chemical Vapor Deposition; 이하 LPCVD라 칭함) 산화막 대신 LPCVD 질화막을 사용하거나, PECVD(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 칭함)에 의한 산화막이나 질화막을 사용할 수 있다.
그리고, 이후 공정은 상기 일실시예와 동일하게 수행된다.
여기서, 제3도는 스페이서를 형성하지 않았을 경우의 제2 BPSG막(100)기울기와 본 발명의 다른 실시예에 의해 스페이서 패턴(160)을 적용한 후의 제2BPSG막(100)의 기울기를 비교해서 나타낸 도면으로, 스페이서 적용시 평탄화가 우수함을 보여준다.
상기와 같이 이루어지는 본 발명은 중간 정도 있는 전도층(본 발명에 있어서는 비트 라인)을 두껍게 도포하고 셀부는 종래 방법에 따라 형성되어지는 두께만큼만 남기고 부분식각함으로써, 이 후 공정에 있어서 셀 부에만 캐패시터가 형성되어 결국은 셀부와 주변 회로부 사이의 단차가 없어져 후속 금속 배선 공정을 용이하게 수행할 수 있는 효과가 있다.
Claims (3)
- DRAM 제조 공정에 있어서; 비트 라인용 폴리실리콘막을 콘택하는 단계; 상기 폴리실리콘막 상에 소자에 사용될 두께보다 두껍게 시리사이드막을 형성하는 단계; 주변 회로부를 마스킹하여 선택적으로 셀부만 상기 실리사이드막을 부분식각하는 단계를 포함하여 후속공정에서 전하저장전극이 셀부에 디파인(Define)될 시 셀부 및 주변 회로부의 단차를 완화시키는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제1항에 있어서; 상기 실리사이드막의 식각시 경사식각을 실시하여 셀부 및 주변 회로부의 경계지역이 일정한 경사를 가지도록 하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제1항에 있어서; 상기 실리사이드막의 부분 식각후, 부분 식각에 의해 경사진 부위에 스페이서 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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