KR100209708B1 - 반도체 소자의 배선 형성방법 - Google Patents

Abstract

디램에서 I자형 활성영역을 사용하여 셀프얼라인 콘택으로 두 개의 비트라인을 동시에 형성하기에 적당한 반도체 소자의 배선 형성방법에 대한 것으로 그 형성방법은 기판상에 직선형의 활성영역과 필드절연막을 형성하는 공정과, 기판상에 활성영역상에 게이트 라인을 형성하는 공정과, 게이트 라인 양측의 활성영역에 불순물 영역을 형성하는 공정과, 게이트 라인 일측의 상기 불순물 영역에 콘택홀을 형성하는 공정과, 콘택홀에 도전층과 제1절연막을 형성하는 공정과, 콘택홀의 불순물 영역과 콘택되는 제1도전영역을 형성함과 동시에 도전층과 연결되도록 도전층과 제1절연막을 식각하여 제2도전영역을 형성하는 공정과, 제2도전영역의 양측에 측벽절연막을 형성하는 공정을 포함하여 형성된다. 따라서, 공정을 단순화시킬 수 있고 또한 신뢰성 있는 반도체 소자의 배선을 형성할 수 있다.

Description

반도체 소자의 배선 형성방법

본 발명은 반도체 소자의 배선형성에 대한 것으로 특히 디램에서 I자형 활성영역을 사용하여 셀프얼라인 콘택으로 두 개의 비트라인을 동시에 형성하기에 적당한 반도체 소자의 배선 형성방법에 대한 것이다.

일반적으로 반도체 메모리 소자는 그 집적도를 높이기 위한 미세패턴 형성기술이 발달하였고 또한 여러 가지 활성영역의 모양이 제안되었다. 그 중 대각선(diagonal) 모양의 활성영역을 갖는 디램은 패턴의 축소 및 심한 왜곡이 발생하였고 또한 고집적화 측면에서도 불리하였다. 이에 따라 T자형 디램 셀이 제안되어 고집적화 문제는 해결할 수 있었으나 역시 패턴의 왜곡 문제와 트랜지스터의 스피드가 저하되는 문제가 있었다. 이에 따라 초고집적 디램 소자에 적당한 I자형의 활성영역을 갖는 디램이 제안되었고 이에 따른 다양한 배선형성방법이 연구되고 있다.

이하 첨부 도면을 참조하여 종래의 반도체 소자의 배선을 설명하면 다음과 같다.

제1a도는 종래의 반도체 소자의 배선 단면을 나타낸 평면도이고, 제1b도는 종래 반도체 소자의 배선 단면을 나타낸 도면이다.

먼저 대각선의(diagonal) 활성영역을 가진 반도체 소자의 배선은 제1a도와 1b도에 도시한 바와 같이 기판(1)위에 나란히 일렬로 형성되는 게이트 라인(2)과 기판(1)에 콘택되고 게이트 라인(2)에 수직하도록 일방향으로 형성되는 비트라인(3)과 기판(1)에 콘택되고 게이트 라인(2)사이에 걸쳐 형성되는 직사각형 모양의 노드 전극(4)과 노드 전극(4) 위에 형성되는 플레이트 전극(5)으로 이루어진다. 이와 같은 대각선(diagonal)의 활성영역을 가진 반도체 소자의 배선은 사진 식각으로 패턴할 때 패턴의 축소 및 왜곡 등의 문제가 발생한다.

상기와 같은 반도체 소자의 배선은 다음과 같은 문제가 있다.

첫째, 대각선 모양의 활성영역에 배선을 형성할 경우 직선 형태의 패턴과 대각선 형태의 두 개의 패턴 마스크를 이용하여 사진 식각공정을 두 번 적용해야 하는 공정의 복잡함이 있다.

둘째, 대각선 모양의 활성영역을 이용하여 배선을 패턴할 때 패턴의 축소 및 왜곡 현상이 일어나서 원하는 소자를 제조하기가 어렵다.

셋째, 상기와 같이 패턴의 축소 및 왜곡으로 인하여 고집적 소자를 제조하기가 어렵다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로써 배선 형성을 위한 공정을 단순화시키기 신뢰성 있는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.

제1a도는 종래의 반도체 소자의 배선 단면을 나타낸 평면도.

제1b도는 종래 반도체 소자의 배선 단면을 나타낸 도면.

제2도는 본 발명 반도체 소자의 배선 단면을 나타낸 평면도.

제3a도 내지 제3e도는 제2도의 I-I선상의 본 발명 반도체 소자의 배선 제조방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 기판 12 : 필드절연막

13 : 게이트 라인 14 : 제1캡 절연막

15 : 제1측벽절연막 16 : 제1층간절연막

17 : 제1전도층 17a : 제1비트라인

17b : 제2비트라인 18 : 제2전도층

19 : 제2층간절연막 19a : 제2캡 절연막

19b : 제2측벽절연막 20 : 제2측벽절연막

21 : I자형 활성영역 22 : 비트라인 콘택영역

23 : 캐패시터 콘택영역

상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 배선 형성방법은 기판상에 직선형의 활성영역과 필드절연막을 형성하는 공정과, 상기 기판상에 활성 영역상에 게이트 라인을 형성하는 공정과, 상기 게이트 라인 양측의 활성영역에 불순물 영역을 형성하는 공정과, 상기 게이트 라인 일측의 상기 불순물 영역에 콘택홀을 형성하는 공정과, 상기 콘택홀에 도전층과 제1절연막을 형성하는 공정과, 상기 콘택홀의 상기 불순물 영역과 콘택되는 제1도전영역을 형성함과 동시에 상기 도전층과 연결되도록 상기 도전층과 제1절연막을 식각하여 제2도전영역을 형성하는 공정과, 상기 제2도전영역의 양측에 측벽절연막을 형성하는 공정을 포함함을 특징으로 한다.

이하 첨부 도면을 참조하여 반도체 소자의 배선 형성방법을 설명하면 다음과 같다.

제2도는 본 발명 반도체 소자의 배선에 따른 평면도이고, 제3a도 내지 3e도는 제2도의 I-I선상의 본 발명 반도체 소자의 배선 제조방법을 나타낸 공정단면도이다.

먼저 본 발명 반도체 소자의 배선에 따른 평면도를 설명하면 제2도에 도시한 바와 같이(제3e도 참조) 기판(11)상에 I자형 활성영역(21)이 있고 상기 I자형 활성영역(21)에 게이트 라인(13)이 소정 간격을 갖고 형성되어 있으며 또한 상기 I자형 활성 영역(21)의 게이트 라인(11)과 수직하게 제1비트라인(17a)이 형성되었고, 상기 I자형 활성영역(21)의 드레인 영역과 콘택되도록 제2비트라인(17b)이 형성되었다. 여기서 비트 라인 콘택영역(22)은 드레인 영역에 형성되며 캐패시터 콘택영역(23)은 소오스 영역에 형성되는 것을 포함하여 구성된다.

상기와 같은 구성을 갖는 반도체 소자의 배선 형성방법은 먼저 제3a도에 도시한 바와 같이 기판(11)에 셀로우 트랜치를 형성하고 화학기상 증착법으로 산화막을 증착한 후 에치백하여 필드절연막(12)을 형성한다.

다음으로 전면에 화학기상 증착법으로 얇게 게이트 산화막을 증착한 후 전면에 폴리실로콘층을 증착하고 질화막을 증착한다. 이후에 게이트 형성 마스크를 이용하여 사진 식각하여 제1캡 절연막(14)과 게이트 라인(13)과 게이트 산화막을 형성한다. 그리고 전면에 화학기상 증착법으로 질화막을 증착하고 에치백하여 게이트 라인(13) 측면에 제1측벽절연막(15)을 형성한다. 그리고 게이트 라인(13) 양측의 I자형 활성영역(21)에 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.(제3a도에는 도시되지 않았다.) 그리고 전면에 화학기상 증착법으로 제1층간절연막(16)을 증착한 후 감광막을 도포하여 노광 및 현상공정으로 선택적으로 패터닝하여 패터닝된 감광막을 마스크로 이용하여 I자형 활성영역(21)의 드레인 영역에 콘택홀을 형성한다.

제3b도에 도시한 바와 같이 드레인 영역과 콘택되도록 전면에 제1전도층(17)과 제2전도층(18) 및 제2층간절연막(19)을 차례로 증착한다. 여기서 제1전도층(17)은 도핑된 폴리실리콘층으로 증착하고 제2전도층(18)은 텅스텐 실리사이드로 증착하며 제2층간절연막(19)은 질화막을 사용하여 증착한다. 그리고 전면에 감광막(20)을 도포하여 제1비트라인(17a)을 형성시킬 부분을 노광 및 현상공정으로 선택적으로 패터닝한다.

제3c도에 도시한 바와 같이 패터닝된 감광막(20)을 마스크로 이용하여 상기 제2층간절연막(19)을 식각하여 제2캡 절연막(19a)과 제2측벽절연막(19b)을 형성한다.

제3d도에 도시한 바와 같이 드레인 영역에 콘택된 제1전도층(17)과 제2전도층(18)상에 형성된 제2비트라인 패턴 마스크와 제2캡 절연막(19a)을 마스크로 이용하여 드러난 제2전도층(18)과 제1전도층(17)을 식각하여 제1비트라인(17a)과 제2비트라인(17b)을 형성한다. 이와 같이 제1비트라인(17a)과 제2비트라인(17b) 형성을 위한 전도층을 동시에 증착하고 동시에 패턴하여 형성한다.

제3e도에 도시한 바와 같이 전면에 질화막을 증착한 후 에치백하여 제1비트라인(17a) 상부의 제2전도층(18) 양측면에 제3측벽절연막(20)을 형성한다.

이와 같은 방법에 의하여 본 발명에 따른 반도체 소자의 배선 형성공정을 완료한다.

상기와 같이 제조된 반도체 소자의 배선 형성방법은 다음과 같은 효과가 있다.

첫째, I자형 활성영역에 비트라인 형성시 패드없이도 비트라인과 불순물영역과의 연결이 가능하고 또한 제1비트라인과 제2비트라인 형성을 위한 전도층도 한 번에 증착하고 한 번에 패터닝하므로 배선 형성 공정을 보다 단순화시킬 수 있다.

둘째, I자형 활성영역에 비트라인을 형성하므로 배선형성을 위한 패턴의 축소 및 왜곡 현상 등의 문제를 해결하여 보다 신뢰성 있는 배선을 형성할 수 있다.

셋째, 배선형성을 할때 패드 없이 비트라인 형성이 가능하므로 패드의 두께 및, 패드와 비트라인간의 절연층의 두께차로 인한 셀지역과 페리(peri)영역간의 전체적인 단차도 감소시킬 수 있다.

Claims (7)

1. 기판상에 직선형의 활성영역과 필드절연막을 형성하는 공정과, 상기 기판상에 활성 영역상에 게이트 라인을 형성하는 공정과, 상기 게이트 라인 양측의 활성영역에 불순물 영역을 형성하는 공정과, 상기 게이트 라인 일측의 상기 불순물 영역에 콘택홀을 형성하는 공정과, 상기 콘택홀에 도전층과 제1절연막을 형성하는 공정과, 상기 콘택홀의 상기 불순물 영역과 콘택되는 제1도전영역을 형성함과 동시에 상기 도전층과 연결되도록 상기 도전층과 제1절연막을 식각하여 제2도전영역을 형성하는 공정과, 상기 제2도전영역의 양측에 측벽절연막을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 배선 형성방법.
2. 제1항에 있어서, 상기 게이트 라인의 양측면과 상부에 질화막으로 절연됨을 특징으로 하는 반도체 소자의 배선 형성방법.
3. 제1항에 있어서, 상기 게이트 라인 일측의 콘택홀은 드레인 영역에 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
4. 제1항에 있어서, 도전층은 폴리실리콘측과 텅스텐 실리사이드를 이층으로 적층하여 형성할 수 있는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
5. 제1항에 있어서, 상기 제1절연막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
6. 제1항에 있어서, 상기 제1도전영역은 제2비트라인으로 그리고 상기 제2도전영역은 제2비트라인으로 사용되도록 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
7. 제1항에 있어서, 상기 측벽절연막은 질화막을 사용함을 특징으로 하는 반도체 소자의 배선 형성방법.