KR100356785B1 - 디램(dram) 소자의 적층형 캐패시터 제조 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

DRAM 소자의 캐패시터 제조 방법.

2. 발명이 해결하려고 하는 기술적 과제

DRAM 소자에서의 캐패시터 용량을 증대시키려함.

3. 발명의 해결방법의 요지

DRAM소자의 캐패시터의 한쪽 플레이트(Plate)를 형성하는 폴리실리콘을 두껍게 증착한 후, 플레이트 전극 형성을 위한 각각 2회의 포토레지스트 마스크 패턴 형성 및 식각 공정을 이용하여 캐패시터 플레이트의 양단부의 단면 모양을 기둥형태로 형성하여 굴곡을 형성하므로써, 캐패시터의 대응 면적을 증가시켜 종래와 동일한 디자인 룰을 이용하면서도 캐패시터의 용량을 증가시킴.

4. 발명의 중요한 용도

고집적 반도체 소자, 특히 DRAM 소자의 제조에 이용됨.

Description

디램 (DRAM) 소자의 적층형 캐패시터 제조 방법.

본 발명은 일반적으로 디램(DRAM) 소자 제조 방법애 관한 것으로서, 특히 DRAM 소자의 적층형 캐패시터(Stacked capacitor)를 제조하는 방법에 관한 것이다.

적층형 DRAM 소자의 경우, 제 1도에 도시한 바와같이 한개의 트랜지스터와 한개의 캐패시터로 DRAM 셀이 이루어지는데, 캐패시터 각각의 플레이트(Plate) 전극을 이루는 폴리실리콘(11,13) 사이에 산화막-질화막-산화막으로 이루어진 ONO 구조의 절연막(12)을 형성하여 캐패시터를 제조하게 된다. 이때, DRAM 소자의 캐패시터 용량은 ONO 구조의 절연막(ONO ; Oxide-Nitride-Oxide)과 캐패시터 플레이트용 폴리 실리콘과의 대응면적과 비례하게 되므로 캐패시터의 용량을 증대시키기 위해서는 캐패시터 플레이트용 폴리실리콘과 절연막의 대응 면적을 최대로 확장해야 하는데 DRAM 소자의 고집적화로 인해 DRAM 셀이 차지하는 면적이 작기 때문에 어려운 문제점으로 대두되고 있다.

따라서 전술한 문제점을 해결하기 위해 안출된 본 발명은, DRAM소자의 캐패시터의 한쪽 플레이트(Plate)를 형성하는 폴리실리콘을 두껍게 증착한 후, 플레이트 전극 형성을 위한 각각 2회의 포토레지스트 마스크 패턴 형성 및 식각 공정을 이용하여 캐패시터 플레이트의 양단부의 단면 모양을 기둥형태로 형성하여 굴곡을 형성하므로써, 캐패시터의 대응 면적을 증가시켜 종래와 동일한 디자인 룰을 이용하면서도 캐패시터의 용량을 증대시킬 수 있는 DRAM 소자의 적층형 캐패시터 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 DRAM 소자의 적층형의 캐패시터를 제조하는 방법은, 반도체 기판 상에 모스 트랜지스터, 층간 절연막, 콘택 홀이 형성된 전체 구조 상부에 캐패시터 플레이트용 제1 폴리실리콘을 소정의 두께로 증착하고 도핑을 실시하는 단계와, 전체 구조 상부에 포토레지스트를 도포하고, 상기 캐패시터 플레이트용 제1 폴리실리콘을 정의하기 위한 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘을 식각하는 단계와, 잔류 포토레지스트를 제거하는 단계와, 전체 구조 상부에 다시 포토레지스트를 도포한 다음, 상기 캐패시터 플레이트용 제1 폴리실리콘 각각의 양단을 소정의 폭만큼 덮고, 상기 제1 폴리실리콘의 나머지 부분만 오픈되도록 하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘이 소정의 두께로 잔류하도록 상기 캐패시터 플레이트용 제1 폴리실리콘의 일부를 식각하여 상기 제1 폴리실리콘의 양단부의 단면 모양을 기둥 형태로 형성하는 단계와, 잔류 포토레지스트를 제거하고 상기 캐패시터 플레이트용 제1 폴리실리콘 상에 산화막-질화막-산화막으로 이루어진 절연막을 형성하는 단계 및, 전체 구조 상부에 캐패시터 플레이트용 제2 폴리실리콘을 증착하고 도핑을 실시하는 단계를 포함해서 이루어진 것을 특징으로 한다.

이제 본 발명의 한 실시예에 대하여 첨부 도면을 참조하여 보다 상세하게 설명하게 된다. DRAM 소자의 적층형 캐패시터 제조시, 먼저 제 2A도에 도시한 바와같이, 반도체 기판(21)상에 모스 트랜지스터, 층간 절연막(22), 콘택 홀이 형성된 전체 구조 상부에, 캐패시터 플레이트용 폴리실리콘(23)을 약 5000Å 내지 7000Å의 두께로 두껍게 증착하고 도핑을 실시한 다음, 캐패시터의 플레이트 전극을 형성하기 위한 포토레지스트 패턴(24)을 형성한다. 다음에 제 2B도에 도시한 바와같이, 상기 포토레지스트 패턴(24)을 식각 배리어로 이용하여 상기 폴리실리콘(23)을 식각하고 잔류 포토레지스트(24)를 제거한 다음, 상기 폴리실리콘(23) 각각의 양단을 소정 의 폭만큼 덮고, 나머지 부분은 오픈되도록 하는 포토레지스트 패턴(25)을 형성한다. 이때, 상기 소정의 폭 A는 약 0.2um 정도가 되는 것이 바람직하다. 다음에는 제 2C도에 도시한 바와같이, 상기 포토레지스트 패턴(25)을 식각 배리어로 이용하여 상기 폴리실리콘(23)의 일부를 식각한다. 이때, 상기 폴리실리콘(23)의 잔류하는 두께 B는 약 2000Å 내지 3000Å이 되도록한다. 다음에 제 2D도에 도시한 바와같이, 잔류 포토레지스트(25)를 제거한 다음 산화막-질화막-산화막으로 이루어진 ONO 구조의 절연막(26)을 증착하고, 그 위에 캐패시터의 다른쪽 플레이트용 폴리실리콘(27)을 증착하고 도핑을 실시하여 적층형 캐패시터를 제조하게 된다.

고집적 반도체 소자 제조시, 전술한 바와같은 본 발명에 따라 DRAM 소자의 적층형 캐패시터를 제조하므로써, 종래와 동일한 디자인 룰을 가지면서도, 간단한 공정으로 캐패시터 용량을 증가시킬 수 있다는 장점이 있다.

제 1도는 종래의 적층형 DRAM 소자의 단면도.

제 2A도 내지 제 2D도는 본 발명에 따라 적층형 캐패시터를 제조하는 방법의 공정도.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 층간 절연막

23,27 : 캐패시터 플레이트용 폴리실리콘

24,25 : 포토레지스트 26 : ONO막

Claims (4)

1. 디램(DRAM) 소자의 적층형 캐패시터를 제조하는 방법에 있어서,

   반도체 기판 상에 모스 트랜지스터, 층간절연막, 콘택홀이 형성된 전체 구조 상부에 제 1폴리실리콘을 증착하고 도핑을 실시하는 단계와,

   전체 구조 상부에 소정의 제 1포토레지스트 패턴을 형성하는 단계와,

   상기 제 1포토레지스트 패턴을 식각 베리어로 이용하여 제 1폴리실리콘의 일부를 1차 식각하는 단계와,

   상기 제 1포토레지스트 패턴을 제거하는 단계와,

   상기 결과물 상에 상기 잔류된 제 1폴리실리콘의 양단을 소정 폭만큼 덮고 나머지 부분을 오픈시키는 제 2포토레지스트 패턴을 형성하는 단계와,

   상기 제 2포토레지스트 패턴을 식각 베리어로 이용하여 상기 잔류된 제 1 폴리실리콘의 일부를 2차 식각하여 상기 잔류된 제 1 폴리실리콘의 양단 모양을 기둥형태로 형성하는 단계와,

   상기 제 2포토레지스트 패턴을 제거하는 단계와,

   상기 양단이 기둥 형태를 가진 제 1폴리실리콘 상에 산화막-질화막-산화막으로 이루어진 절연막을 형성하는 단계와,

   상기 절연막 상에 제 2폴리실리콘을 증착하고 도핑하는 단계를 포함해서 이루어진 적층형 캐패시터 제조 방법.
2. 제 1항에 있어서, 상기 제 1폴리실리콘의 양단부의 기둥의 폭은 0.2㎛인 것을 특징으로 하는 적층형 캐패시터 제조 방법.
3. 제 1항에 있어서,

   상기 제 1폴리실리콘의 증착 두께는 약 5000Å 내지 7000Å인 것을 특징으로 하는 적층형 캐패시터 제조 방법.
4. 제 1항에 있어서.

   상기 2차 식각된 제 1폴리실리콘 두께는 약 2000Å 내지 3000Å인 것을 특징으로 하는 적층형 캐패시터 제조 방법.