KR960043178A - 디램(dram) 소자의 적층형 캐패시터 제조 방법 - Google Patents
디램(dram) 소자의 적층형 캐패시터 제조 방법 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
DRAM 소자의 캐패시터 제조 방법.
2. 발명이 해결하려고 하는 기술적 과제.
DRAM 소자에서의 캐패시터 용량을 증대시키려함.
3. 발명의 해결방법의 요지
DRAM 소자의 캐패시터의 한쪽 플레이트(Plate)를 형성하는 폴리실리콘을 두껍게 증착한 후, 플레이트 전극 형성을 위한 각각 2회의 포토레지스트 마스크 패턴 형성 및 식각 공정을 이용하여 캐패시터 플레이트의 양단부의 단면 모양을 기둥형태로 형성하여 굴곡을 형성하므로써, 캐패시터의 대응 면적을 증가시켜 종래와 동일한 디자인 룰을 이용하면서도 캐패시터의 용량을 증가시킴.
4. 발명의 중요한 용도
고집적 반도체 소자, 특히 DRAM 소자 제조에 이용됨.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명에 따라 적층형 캐패시터를 제조하는 방법의 공정도.
Claims (4)
- 디램(DRAM) 소자의 적층형 캐패시터를 제조하는 방법에 있어서, 반도체 기판 상에 모스 트랜지스터, 층간 절연막, 콘택 홀이 형성된 전체 구조 상부에 플레이트용 제1폴리실리콘을 소정의 두께로 증착하고 도핑을 실시하는 단계와, 전체 구조 상부에 포토레지스트를 도포하고, 상기 캐패시터 플레이트용 제1폴리실리콘을 정의하기 위한 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각배리어로 이용하여 상기 캐패시터 플레이트용 제1폴리실리콘을 식각하는 단계와, 잔류 포토레지스트를 제거하는 단계와, 전체 구조 상부에 다시 포토레지스트를 도포한 다음, 상기 캐패시터 플레이트용 제1폴리실리콘 각각의 양단을 소정의 폭만큼 덮고, 상기 제1폴리실리콘의 나머지 부분만 오픈되도록 하는 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1폴리실리콘이 소정의 두께로 잔류하도록 상기 캐패시터 플레이트용 제1폴리실리콘의 일부를 식각하여 상기 제1폴리실리콘의 양단부의 단면 모양을 기둥 형태로 형성하는 단계와, 잔류 포토레지스트를 제거하고 상기 캐패시터 플레이트용 제1폴리 실리콘 상에 산화막-질화막-산화막으로 이루어진 절연막을 형성하는 단계 및, 전체 구조 상부에 캐패시터 플레이트용 제2폴리실리콘을 증착하고 도핑을 실시하는 단계를 포함해서 이루어진 적층형 캐패시터 제조 방법.
- 제1항에 있어서, 상기 제1폴리실리콘의 양단부의 기둥의 폭은 약0.2㎛인 것을 특징으로 하는 적층형 캐패시터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 캐패시터 플레이트용 제1폴리실리콘의 증착되는 두께는 약 5000Å 내지 7000Å인 것을 특징으로 하는 적층형 캐패시터 제조 방법.
- 제3항에 있어서, 상기 캐패시터 플레이트용 제1폴리실리콘의 잔류하는 두께는 약 2000Å 내지 3000Å인 것을 특징으로 하는 적층형 캐패시터 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR100356785B1 KR100356785B1 (ko) | 2003-03-26 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002277B1 (ko) * | 1991-11-29 | 1995-03-15 | 삼성전자주식회사 | Dram의 제조방법 |
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1995
- 1995-05-16 KR KR1019950012420A patent/KR100356785B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR100356785B1 (ko) | 2003-03-26 |
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