KR960015940A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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KR960015940A
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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 전하보존전극을 형성하기 전에 플레이트전극의 일부가 되는 제1도전층 패턴을 형성하고, 전하보존전극 콘택홀을 형성하며, 이를 통하여 확산영역과 접목되는 제2도전층 패턴과 그 상측에 접촉되는 이중원통 형상의 제3도전층 패턴을 형성하여 전하보존전극을 구성하고, 상기 제1도전층 패턴과 접촉되는 제4도보전층 패턴을 형성하여 플레이트전극을 구성하였으므로, 전하보존전극의 표면적이 증가되어 캐패시터의 정전용량도 증가되므로 소자동작의 신뢰성이 증가되고 소자의 고집적화에 유리하다.

Description

반도체소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2H도는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조 공정도,
제3도는 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조공정의 단면도.

Claims (7)

  1. 반도체기판상에 소자분리를 위한 필드산화막과 게이트산화막과 게이트전극 및 확산영역을 형성하는 공정과, 상기 게이트전극과 확산영역상에 실리사이드막을 형성하는 공정과, 상기 구조의 전표면에 식각장벽층을 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분 보다 넓게 식각장벽층을 노출시키는 제1도전층 패턴을 형성하는 공정과, 상기 제1도전층 패턴상에 제1유전막을 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분상의 제2도전층에서 식각장벽층까지 순차적으로 제거하여 전하보존전극 콘택홀을 형성하는 공정과, 상기 전하보존전극 콘택홀을 통하여 상기 확산영역상의 실리사이드막과 접촉되고 상기 제1다결정실리콘층 패턴과도 양측이 중첩되는 제2도전층 패턴을 형성하는 공정과, 상기 제2도전층 패턴시에 이중 원통형상의 제3도전층 패턴을 형성하는 공정과, 상기 제2 및 제3도전층 패턴의 노출되어 있는 표면에 제2유전막을 형성하는 공정과, 상기 제3도전층 패턴 양측의 제1도전층 패턴상의 제1유전막을 제거하여 제1도전층을 노출시키는 공정과, 상기 구조의 전표면에 제4도전층을 형성하여 상기 제1도전층 패턴과 접촉되는 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 게이트전극과 확상영역의 표면에 저항 감소를 위하여 Mo, Ti, Ta, Cr 및 Nb로 이루어진 군에서 임의로 선택되는 하나의 전이금속으로된 실리사이드막을 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 게이트전극과 확산영역의 표면에 실리사이드막을 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 식각장벽을 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제1 내지 제4도전층을 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제1항에 있어서, 상기 제1 및 제2유전막을 산화막의 단층 구조나 산화막-질화막-산화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 제1항에 있어서, 상기 제1도전층 패턴 형성을 위한 식각 공정을 습식 등방성식각으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940027923A 1994-10-28 1994-10-28 반도체 소자의 캐패시터 제조방법 KR0161724B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859949B1 (ko) * 2002-07-19 2008-09-23 매그나칩 반도체 유한회사 아날로그 반도체 소자의 제조방법

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