KR940001255A - 반도체 메모리장치 및 그 제조방법 - Google Patents
반도체 메모리장치 및 그 제조방법 Download PDFInfo
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- H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
- H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 기둥모양으로 형성된 기둥전극, 상기 기둥전극의 상부와 연결되고 두 겹으로 겹쳐진 원통모양으로 형성된 원통전극 및 상기 기둥전극의 중간부에서 사방으로 펼쳐진 원반모양으로 형성된 원반전극으로 형성된 스토리지전극을 포함하는 커패시터를 포함하는 반도체 메모리장치 및 그 제조방법을 제공한다. 따라서, 고신뢰도 및 고집적도의 메모리장이를 제조할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 종래 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도들.
제5도는 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도.
제6도 내지 제12도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제1실시예를 설명하기 위해 도시된 단면도들.
제13도 내지 제18도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제 2실시예를 설명하기 위해 도시된 단면도들.
제19도 및 제20도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제3실시예를 설명하기 위해 도시된 단면도들.
Claims (15)
- 기둥모양으로 형성된 기둥전극, 상기 기둥전극의 상부와 연결되고 두겹으로 겹쳐 원통모양으로 형성된 원통전극 및 상기 기둥전극의 중간부에서 사방으로 펼쳐진 원반모양으로 형성된 원반전극으로 형성된 스토리지전극을 포함하는 커패시터를 포함하는 반도체 메모리장치.
- 반도체기관 전면에 제1도전층을 형성하는 공정, 상기 제1도전층 상에 각 셀 단위로 격리되는 모양으로 소정의 패턴을 형성하는 공정, 상기 제1도전층을 각 셀 단위로 한정되도록 식각함으로써 제1의 스토리지전극 패턴을 형성하는 공정, 소정의 패턴 및 제1의 스토리지전극 패턴 측벽에 제1의 측벽스페이서를 형성하는 공정, 소정의 패턴을 제거하는 공정, 제1의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 소정의 깊이로 식각함으로써 제2의 스토리지전극 패턴을 형성하는 공정, 제1의 측벽스페이서를 제거하는 공정, 상기 제2의 스토리지전극 패턴 측벽에 제2의 측벽스페이서를 형성하는 공정, 제2의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 이방성 식각함으로써 스토리지전극을 형성하는 공정 및 상기 제2의 측벽스페이서를 제거하는 공정을 포함하는 반도체 메모리장치의 제조방법.
- 제2항에 있어서, 상기 소정의 패턴은, 제1도전층 전면에 제1의 제1절연층을 형성하는 공정, 상기 제1의 제1절연층 전면에 감광막을 형성하는 공정, 각 셀 단위로 상기 감광막을 한정함으로써 제1의 감광막패턴을 형성하는 공정, 제1의 감광막패턴을 식각마스크로 하여 상기 제1의 제1절연층을 이방성 식각하는 공정 및 등방성식각을 이용하여 상기 제1의 제1절연층을 식각하는 공정에 의해 형성되고, 상기 제1의 스토리지전극 패턴은, 소정의 패턴을 형성한 후, 제1의 감광막패턴을 식각마스크로 하여 상기 제1도전층을 식각하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제3항에 있어서, 반도체기판 상에 제1도전층을 형성하는 공정 이전에, 반도체기판 전면에, 제2의 제1절연층, 제1의 제2절연층 및 제3의 제1절연층을 적층하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제1 및 제2의 측벽스페이서를 구성하는 물질로, 상기 제2절연층을 구성하는 물질과 동일한 물질을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 제2의 제1절연층을 형성하기 전에, 반도체기판 전면에, 제2의 제2절연층을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제6항에 있어서, 상기 제1의 측벽스페이서는 제2절연층을 구성하는 물질과 동일물질로써 형성되고, 상기 제2의 측벽스페이서는 제1절연층을 구성하는 물질과 동일물질로서 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제2항에 있어서, 상기 소정의 패턴은, 제1도전층 전면에 제3의 제2절연층, 제4의 제1절연층 및 감광막을 적층하는 공정, 각 셀 단위로 한정되도륵 상기 감광막을 패터닝함으로써 제2의 감광막패턴을 형성하는 공정, 상기 제2의 감광막패턴을 식각마스크로 하여 제4의 제1절연층 및 제3의 제2절연층을 이방성 식각하는 공정에 의해 형성되고, 상기 제1의 스토리지전극 패턴은, 제2의 감광막패턴을 식각마스크로 하여 제4의 제1절연층 및 제3의 제2철연층을 이방성 식각하는 공정 이후에, 결과물 전면에, 제5의 제1절연층을 도포하는 공정, 상기 제5의 제1절연층을 이방성 식각함으로써 상기 소정의 패턴 측벽에 제3의 측벽스페이서를 형성하는 공정 및 상기 제3의 측벽스페이서 및 제1도전층 상에 남아있는 상기 제4의 제1절연층을 식각마스크로 하여 상기 제1도전층을 식각하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 제1도전층을 형성하는 공정 이전에, 반도체기판 전면에, 제4의 제2절연층, 제6의 제1절연층, 제5의 제2절연층 및 제7의 제1절연층을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제9항에 있어서, 제4의 제2절연층을 형성하는 공정 이후에, 제8의 제1절연층 및 제6의 제2절연층을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제10항에 있어서, 제6의 제2절연층을 형성하는 공정을 상기 제1도전층을 구성하는 물질과 같은 물질을 증착하는 공정으로 대신하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제2항에 있어서, 상기 제1 및 제2의 측벽스페이서를 구성하는 물질로, 상기 제1절연층을 구성하는 물질과 동일한 물질을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제3항 내지 제12항 중 어느 한 항에 있어서, 상기 제1절연층 및 제2절연층을 구성하는 물질로, 임의의 식각공정에 대해 상기 제1도전층을 구성하는 물질과는 그 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제13항에 있어서, 상기 제1절연층을 구성하는 물질로는 산화물을 사용하고, 상기 제2절연층을 구성하는 물질로는 질화물을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제13항에 있어서, 상기 제1절연층을 구성하는 물질로는 질화물을 사용하고, 상기 제2절연층을 구성하는 물질로는 산화물을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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|---|---|---|---|
| KR1019920011155A KR960001331B1 (ko) | 1992-06-25 | 1992-06-25 | 반도체 메모리장치 및 그 제조방법 |
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| KR1019920011155A KR960001331B1 (ko) | 1992-06-25 | 1992-06-25 | 반도체 메모리장치 및 그 제조방법 |
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| KR960001331B1 KR960001331B1 (ko) | 1996-01-26 |
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| Application Number | Title | Priority Date | Filing Date |
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1992
- 1992-06-25 KR KR1019920011155A patent/KR960001331B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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