KR940003029A - 반도체 메모리장치의 커패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 륵히 반도체기판 전면에 제1도전층을 형성하는 공정, 제1도 전층 상에 각셀 단위로 한정된 모양의 제 1패 턴을 형성하는 공정, 제 1패턴 측벽에 제 1의 측벽스페이서를 형성하는 공정, 제1의 측벽스페이서 측벽에 제2의 측벽스페이서를 형성하는 공정, 제1패턴, 제1의 측벽스페이서 및 제2의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 식각함으로써 제1의 스토리전극 패턴을 형성하는 공정, 제1패턴 및 제2의 측벽스페이서를 제거하는 공정, 결과물상에 제3의 측벽스페이서를 형성하는 공정, 및 상기 제3의 측벽스페이서를 식각마스크로 하고 상기 제1도전층을 식각대상물로 한 이방성식각 공정을 결과물 전면에 행함으로써 스토리지전극을 형성하는 공정을 포함하는 반도체 메모리장치의 커패시터 제조방법을 제공한다. 따라서, 누설전류, 공간 등의 문제를 방지하고 두 겹의 원통모양으로 형성된 스토리지전극을 형성할 수 있으므로, 반도체 메모리장치의 신뢰도 및 집적도를 증가시킬 수 있다.

Description

반도체 메모리장치의 커패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도 내지 제9도는 본 발며에 의한 반도체 메모리장치의 커패시터 제조방법의 제1실시예를 설명하기 위해 도시된 단면도들,
제10도 및 제11도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제2실시예를 설명하기 위해 도시된 단면도를,
제12도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제3실시예를 설명하기 위해 도시된 단면도들.

Claims (20)

  1. 반도체기판 전면에 제 1도전층을 형성하는 공정, 제 1도전층상에 각 셀 단위로 한정된 모양의 제 1패턴을 형성 하는 공정, 제1패턴 측벽에 제1의 측벽스페이서를 형성하는 공정, 제1의 측벽스페이서 측벽에 제2의 측벽스페이서를 형성하는 공정, 제1패틴, 제1의 측벽스페이서 및 제2의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 식각함으로써 제1의 스토리지전극 패턴을 형성하는 공정, 제1패턴 및 제2의 측벽스페이서를 제거하는 공정, 결과물 상에 제3의 측벽스페이서를 형성하는 공정, 및 상기 제3의 측벽스페이서를 식각마스크로 하고 상기 제 1도 전층을 식각대상물로 한 이방성 식각 공정을 결과물 전면에 행함으로써 스토리지 전극을 형성하는 공정을 포함하는 반도체 메모리장치의 커패시터 제조방법.
  2. 제1항에 있어서, 제1도전층을 헝성하기 전에, 반도체기관상에 식각저지층, 제1의 층간막, 제2의 층간막 및 제3의 층간막을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  3. 제2항에 있어서, 제2의 중간막을 형성하는 공정을, 상기 제1도전층과 같은 도전물질로 된 제2도전층을 형성하는 공정으로 대치하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  4. 제1항에 있어서, 제1패턴 및 제2의 측벽스페이서률 제거하는 공정 이 후에, 상기 제1의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 소정깊이 식각하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제1항에 있어서, 제3의 측벽스페이서를 형성하는 공정 이후에, 상기 제1의 측벽스페이서를 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 반도체기판 전면에 제 1도전층을 형성하는 공정, 제 1도전층상에 제3도전층을 형성하는 공정, 제3도전층상에 제1의 물질층 및 제2의 물질층을 차례대로 적층하는 공정, 각 셀 단위로 한정되도록 상기 제1의 물질층을 패터닝함으로써 제1의 제2패턴을 형성하는 공정, 제1의 제2패턴을 식각마스크로 하여 제2패턴 하부에 있는 도전층을 소정깊이로 식각함으로써 제3의 스토리지전극 패턴을 형성하는 공정, 상기 제1의 제2패턴을 등방성식각하여 제2의 제2패턴을 형성하는 공정, 제2의 제2패턴 및 제3의 스토리지전극 패턴의 측벽에 제7의 측벽스페이서를 형성하는 공정, 및 제4의 측벽스페이서를 식각마스크로 하여 상기 제1의 도전층 및 제3의 도전층을 식각함으로써 스토리지전극을 형성하는 공정을 포함하는 반도체 메모리장치의 커패시터 제조방법.
  7. 제6항에 있어서, 제1도전층을 형성하는 공정 전에, 반도체기판 상에 식각저지층 및 제4의 층간막을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서, 상기 제1의 물질층을 구성하는 물질로 임외의 식각공정에 대해 상기 제3도전층을 구성하는 물질과는 그 식각율이 다른 물질을, 상기 제2의 물질층을 구성하는 물질로 임의의 등방성 식각공정에 대해 상기 제1의 물질층을 구성하는 물질과는 그 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시퍼 제조방법.
  9. 제8항에 있어서, 제1도전층 및 제3도전층을 구성하는 물질로는 다결정실리콘을 사용하고, 제2의 물질층을 구성하는 물질로는 포토레지스트, 산화물 또는 질화물 중 어느 한 물질을 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  10. 제9항 및 제7항 줄 어느 한 항에 있어서, 제2외 물질층을 구성하는 물질로 포토레지스트 또는 산화물 중 어느 한 물질을 사용할 경우, 상기 제 1의 물질충을 구성하는 물질로는 질화물을, 상기 제4의 측벽스펜서를 구성하는 물질로는 산화물을, 상기 제4의 측벽스페이서를 구성하는 물필질는 산화물을, 그리고 상기 식각저지층을 구성하는 물질로는 질화물을 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  11. 제9항 및 제7항 중 인느 한 항에 있어서, 제2의 물질층을 구성하는 물질로 포토레지스트 또는 질화물 중 어느 한 물질을 사용할 경우, 상기 제 1의 물질층을 구성 하는 물질로는 산화물을, 그리고 상기 제4의 측벽스페이서를 구성하는 물질로는 질화물을 사용하는 것을 륵징으로 하는 반도체 메모리장치의 패시터 제조방법.
  12. 제6항에 있어서, 상기 소정깊이는 제3도전층 두께정도인 것을 특징으로 하는 반도체 메모리장치의 재조방법.
  13. 반도체기관 전면에 제1도전층을 형성하는 공정, 제1도전층상에 제3의 물질층, 제4의 물질층 및 제5의 물질층을 차례대로 형성하는 공정, 상기 제5의 물질층과 제4의 물질층을 각 셀 단위로 한정되도록 패터닝함으로써 제5의 물질층과 제4의 물질층으로 형성된 제3패턴을 형성하는 공정, 제3 패턴측에 제5의 측벽스페이서를 형성하는 공정, 제5의 측벽스페이서와 제3패턴을 식각마스크로 하고 제3의 물질층을 식각대상물로 한 식각공정을 행함으로써 상기 제3의 물질층으로 된 제4패턴을 형성하는 공정, 제5의 물질층으로된 제3패턴 및 제5의 측벽스패이서를 제거하는 공정, 제4의 물질층으로된 제3패턴 및 제4패턴 측벽에 제6의 측벽스페이서를 형성하는 공정, 제3패턴을 제거하는 공정, 및 제6의 측벽스페이서를 식각마스크로 하고 상기 제1도전층을 식각대상물로 한 이방성식각 공정을 결과물 전면에 행함으로써 스토리지 전극을 완성하는 공정을 포함하는 반도체 메모러장치의 커패시터 제조방법.
  14. 제13항에 있어서, 제1도전층을 형성하는 공정 이전에, 반도체기판 상에 식각저지충 및 제5의 충간막을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  15. 제14항에 있어서, 상기 제3의 물질층을 구성하는 물질로는 임의의 식각에 대해 상기 제1도전층을 구성하는 물질과는 그 식각을이 다른 물질을, 상기 제4의 물질층을 구성하는 물질로는 임의의 식각에 대해 상기 제1도전층을 구성하는 물질과는 그 식각율이 같은 물질을, 상기 제5물질층을 구성하는 물질로는 임의의 식각에 대해 상기 제5의 측벽스페이서를 구성하는 물질과는 그 식각율이 같고, 상기 제4의 물질층, 제3의 물질층 및 제1도전층을 구성하는 물질과는 그 식각율이 다른 물질을, 상기 제6의 측벽스페이서를 구성하는 물질로는 임의의 이방성식각에 대해 상기 제1도전층을 구성하는 물질과는 그 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 제1도전층을 구성하는 물질로는 다결정실리콘을, 상기 제3의 물질층을 구성하는 물질로는 질화물을, 상기 제4의 물질층을 구성하는 물질로는 다결정 실리콘을. 상기 제5의 물질층을 구성하는 물질로는 다결정 실리콘을, 상기 제5의 물질층을 구성하는 물질로는 산화물율, 상기 제5의 측벽스페이서률 구성 하는 물질로는 산화물을, 상기 제6의 측벽스페이서를 구성하는 물질로는 산화물을, 상기 재5의 층간막을 구성하는 물질로는 산화물을, 그리고 상기 식각저지층을 구성하는 물질로는 질화물을 사용하는 것을 륵징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  17. 제15항에 있어서, 상기 제1도전층을 구성하는 물질로는 다결정실리콘을, 상기 제3의 물질층을 구성하는 물질로는 산화물을, 상기 제4의 물질층을 구성하는 물질로는 다결정 실리콘을, 상기 제5의 물질층을 구성하는 물질로는 질화물을, 상기 제5의 스패이서를 구성하는 물질로는 질화물을, 그리고 상기 제6의 스패이서를 구성하는 물질로는 질화물을 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시떠 제조방법.
  18. 제13항 및 제15항에 있어서. 제3패턴을 제거하는 공정이전 또는 이후에, 제1도전층 상에 적층되어 있는 물질들을 식각마스크로 하여 상기 제1도전층을 소정깊이로 식각하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  19. 제18항에 있어서, 제3패턴을 제거하는 공정 이 후에, 상기 제6의 측벽스페이서를 식각마스크로 하고 상기 제3의 물질층을 식각대상물로 한 이방성식각을 결과물 전면에 행하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  20. 제15항에 있어서, 제3패턴을 제거하는 공정은, 이방성식각에 의해 진행되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP17319293A JP3940440B2 (ja) 1992-07-15 1993-07-13 半導体メモリ装置のキャパシター製造方法
DE4323363A DE4323363B4 (de) 1992-07-15 1993-07-13 Verfahren zur Herstellung eines Kondensators für ein Halbleiterspeicherbauelement
US08/091,369 US5399518A (en) 1992-07-15 1993-07-15 Method for manufacturing a multiple walled capacitor of a semiconductor device

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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0132859B1 (ko) * 1993-11-24 1998-04-16 김광호 반도체장치의 커패시터 제조방법
JP3520114B2 (ja) * 1994-07-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US5451537A (en) * 1994-08-12 1995-09-19 Industrial Technology Research Institute Method of forming a DRAM stack capacitor with ladder storage node
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US5834320A (en) * 1995-06-05 1998-11-10 Motorola, Inc. Method of assembling a semiconductor device using a magnet
US5789291A (en) * 1995-08-07 1998-08-04 Vanguard International Semiconductor Corporation Dram cell capacitor fabrication method
US5643819A (en) * 1995-10-30 1997-07-01 Vanguard International Semiconductor Corporation Method of fabricating fork-shaped stacked capacitors for DRAM cells
JPH09191088A (ja) 1995-11-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5712202A (en) * 1995-12-27 1998-01-27 Vanguard International Semiconductor Corporation Method for fabricating a multiple walled crown capacitor of a semiconductor device
US5543345A (en) * 1995-12-27 1996-08-06 Vanguard International Semiconductor Corp. Method for fabricating crown capacitors for a dram cell
US5656532A (en) * 1996-01-11 1997-08-12 Vanguard International Semiconductor Corporation Method for fabricating a coaxial capacitor of a semiconductor device
US5733808A (en) * 1996-01-16 1998-03-31 Vanguard International Semiconductor Corporation Method for fabricating a cylindrical capacitor for a semiconductor device
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell
US5607874A (en) * 1996-02-02 1997-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a DRAM cell with a T shaped storage capacitor
US5856220A (en) * 1996-02-08 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a double wall tub shaped capacitor
US5946566A (en) * 1996-03-01 1999-08-31 Ace Memory, Inc. Method of making a smaller geometry high capacity stacked DRAM device
US5604148A (en) * 1996-03-08 1997-02-18 United Microelectronics Corporation Process of fabricating stacked capacitor configuration for dynamic random access memory
US5677221A (en) * 1996-06-19 1997-10-14 Vanguard International Semiconductor Corp. Method of manufacture DRAM capacitor with reduced layout area
TW312831B (en) 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(3)
TW312037B (en) * 1996-08-07 1997-08-01 United Microelectronics Corp Manufacturing method of capacitor of dynamic random access memory
GB2324409A (en) * 1996-08-07 1998-10-21 United Microelectronics Corp Method of forming data storage capacitors in dynamic random access memory cells
TW312829B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Semiconductor memory device with capacitor(6)
TW306064B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 6)
TW427012B (en) * 1996-08-16 2001-03-21 United Microelectronics Corp The manufacturing method of double-combined capacitor DRAM cells
US5759890A (en) * 1996-08-16 1998-06-02 United Microelectronics Corporation Method for fabricating a tree-type capacitor structure for a semiconductor memory device
US5739060A (en) * 1996-08-16 1998-04-14 United Microelecrtronics Corporation Method of fabricating a capacitor structure for a semiconductor memory device
TW304290B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp The manufacturing method for semiconductor memory device with capacitor
TW308727B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (4)
TW306036B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 2)
TW312828B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(5)
TW304288B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
GB2321776A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp Method of fabricating a stacked capacitor
TW308729B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (3)
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor
TW366592B (en) * 1996-08-16 1999-08-11 United Microelectronics Corp DRAM memory and the manufacturing method for the memory cells
TW302524B (en) * 1996-08-16 1997-04-11 United Microelectronics Corp Memory cell structure of dynamic random access memory and manufacturing method thereof
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
US5688713A (en) * 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers
US5670410A (en) * 1996-09-25 1997-09-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming integrated CMP stopper and analog capacitor
US5677223A (en) * 1996-10-07 1997-10-14 Vanguard International Semiconductor Corporation Method for manufacturing a DRAM with reduced cell area
US5731130A (en) * 1996-11-12 1998-03-24 Vanguard International Semiconductor Corporation Method for fabricating stacked capacitors on dynamic random access memory cells
KR100466454B1 (ko) * 1997-02-04 2005-07-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
TW418462B (en) * 1997-02-04 2001-01-11 Matsushita Electronics Corp Semiconductor device and manufacturing method thereof
US5893748A (en) * 1997-02-10 1999-04-13 Advanced Micro Devices, Inc. Method for producing semiconductor devices with small contacts, vias, or damascene trenches
GB2323705B (en) * 1997-03-27 2002-02-20 Nec Corp Semiconductor device with memory cell and fabrication method thereof
NL1006113C2 (nl) * 1997-05-22 1998-11-25 United Microelectronics Corp Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel.
US5851603A (en) * 1997-07-14 1998-12-22 Vanguard International Semiconductor Corporation Method for making a plasma-enhanced chemical vapor deposited SiO2 Si3 N4 multilayer passivation layer for semiconductor applications
US5926710A (en) * 1997-10-23 1999-07-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells using a novel stacked capacitor process
US5854105A (en) * 1997-11-05 1998-12-29 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts
US5851877A (en) * 1998-01-06 1998-12-22 Vanguard International Semiconductor Corporation Method of forming a crown shape capacitor
TW382810B (en) * 1998-03-20 2000-02-21 United Semiconductor Corp Method of fabricating stack capacitor
JP3235565B2 (ja) 1998-04-30 2001-12-04 日本電気株式会社 半導体不揮発性記憶装置の製造方法
TW410471B (en) * 1998-05-22 2000-11-01 United Microelectronics Corp Manufacturing method for dual cylinder capacitor
GB2341271B (en) * 1998-09-01 2001-04-18 United Semiconductor Corp Method of fabricating capacitor
US6121108A (en) * 1998-10-28 2000-09-19 United Microelectroincs Corp. Method for fabricating a capacitor in a dynamic random access memory
US6030878A (en) * 1998-11-25 2000-02-29 United Microelectronics Corp. Method of fabricating a dynamic random access memory capacitor
US6403416B1 (en) 1999-01-07 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM)
TW415084B (en) * 1999-03-05 2000-12-11 Nanya Technology Corp Fabrication method of crown-shaped capacitor structure
TW413932B (en) * 1999-03-05 2000-12-01 Nanya Plastics Corp Manufacturing method of crown-type capacitor structure
US6136661A (en) * 1999-06-14 2000-10-24 Vanguard International Semiconductor Corporation Method to fabricate capacitor structures with very narrow features using silyated photoresist
US6130127A (en) * 1999-07-23 2000-10-10 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having cactus-shaped stacked capacitors with increased capacitance
US6372151B1 (en) 1999-07-27 2002-04-16 Applied Materials, Inc. Storage poly process without carbon contamination
KR100380279B1 (ko) * 2000-10-26 2003-04-16 주식회사 하이닉스반도체 커패시터의 제조방법
US6686235B2 (en) * 2001-04-12 2004-02-03 Micron Technology, Inc. Buried digit spacer-separated capacitor array
KR100704741B1 (ko) * 2002-03-29 2007-04-11 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 조명 유닛 및 그것을 이용한 액정 표시 장치
KR100670396B1 (ko) * 2004-12-30 2007-01-16 동부일렉트로닉스 주식회사 사이드 로브 현상을 이용한 실린더형 커패시터 형성 방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
TWI404192B (zh) * 2009-12-29 2013-08-01 Taiwan Memory Corp 冠狀電容器之製造方法
JP6408372B2 (ja) * 2014-03-31 2018-10-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその駆動制御方法、並びに、電子機器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2644908B2 (ja) * 1990-06-25 1997-08-25 松下電子工業株式会社 半導体装置の製造方法
KR930009583B1 (ko) * 1990-11-29 1993-10-07 삼성전자 주식회사 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell

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Publication number Publication date
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