DE4323363A1 - Verfahren zur Herstellung eines Kondensators für ein Halbleiterspeicherbauelement - Google Patents
Verfahren zur Herstellung eines Kondensators für ein HalbleiterspeicherbauelementInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung
eines Kondensators mit einer doppelzylindrischen Speicherelek
trode für ein, insbesondere hochintegriertes, Halbleiterspei
cherbauelement.
Die durch Reduzierung der Speicherzellenfläche verursachte Ver
ringerung der Zellenkapazität ist zu einem ernsthaften Hinder
nis bei der Steigerung der Packungsdichte in dynamischen Spei
chern mit wahlfreiem Zugriff (DRAMs) geworden. Um eine höhere
Packungsdichte in einem Halbleiterspeicherbauelement zu er
zielen, ist daher das Problem der verringerten Zellenkapazität
zu lösen, da diese die Auslesefähigkeit herabsetzt, die Rate
strahlungsinduzierter Fehler ("soft errors") einer Speicher
zelle erhöht und im Niederspannungsbetrieb durch Behinderung
der Bauelementfunktion eine erhöhte Leistung verbraucht.
Normalerweise kann in einem 64Mb DRAM mit einer Speicherzellen
fläche von 1,5 µm2 selbst durch Einsatz eines Materials mit hö
herer Dielektrizitätskonstante, z. B. Tantaloxid (Ta2O5), bei
Verwendung einer üblichen, zweidimensionalen, geschichteten
Kondensatorzelle keine ausreichende Zellenkapazität erhalten
werden. Es sind daher geschichtete Kondensatoren mit einer
dreidimensionalen Struktur zur Verbesserung der Zellenkapazität
vorgeschlagen worden. Zu derartigen geschichteten Kondensatoren
gehören solche mit Doppelschichtstruktur, Rippenstruktur, Zy
linderstruktur, ausgedehnter Schichtstruktur und Boxstruktur.
Hiervon wird bevorzugt die Zylinderstruktur für den dreidimen
sionalen, geschichteten Kondensator verwendet, die sich beson
ders für eine integrierte Speicherzelle mit 64Mb oder mehr eig
net, da sowohl deren Außen- wie auch deren Innenfläche als ef
fektive Kondensatorfläche zu wirken vermag. Außerdem ist jüngst
ein verbesserter geschichteter Kondensator vorgestellt worden,
bei dem innerhalb des Zylinders Säulen oder ein weiterer, inne
rer Zylinder ausgebildet sind. So können nicht nur die Innen- und
Außenseite des Zylinders sondern auch die Außenseite der
Säulen bzw. die Innen- und Außenseite des inneren Zylinders,
die bzw. der im Inneren dieses äußeren Zylinders gebildet sind
bzw. ist, als effektive Kondensatorfläche dienen.
Beispielsweise wurde von T. Kaga et al. ein kronenförmiger, ge
schichteter Kondensator vorgeschlagen (siehe T. Kaga et al.,
Crown-Shaped Stacked-Capacitor Cell for 1,5V Operation 64Mb
DRAMs, IEEE Transactions on Electron Devices, Band 38, Nr. 2,
Februar 1991, Seiten 255 bis 260), bei dem im Inneren des (äu
ßeren) Zylinders ein innerer Zylinder ausgebildet ist; dieser
Kondensator wird nachfolgend als doppelzylindrischer Kondensa
tor bezeichnet.
Die Fig. 1 bis 4 zeigen Querschnitte zur Erläuterung des be
kannten Verfahrens zur Herstellung des doppelzylindrischen, ge
schichteten Kondensators für ein Halbleiterspeicherbauelement,
wie es in dem obigen Artikel von T. Kaga et al. beschrieben
ist.
Fig. 1 veranschaulicht einen Schritt zur Bildung einer ersten
polykristallinen Siliziumschicht (34) zur Bildung äußerer
Zylinder und eines Abstandshalters (36). Im einzelnen werden
hierzu ein Halbleitersubstrat in aktive Gebiete und Isolations
gebiete mittels einer Feldoxidschicht (12) unterteilt, auf je
dem aktiven Gebiet jeweils Transistoren mit gemeinsamer Bit
leitung (20) und gemeinsamem Drain-Gebiet (16) sowie jeweils
einem Source-Gebiet (14) und einer Gate-Elektrode (18) gebil
det, wonach auf der gesamten resultierenden Substratoberseite
zur Isolierung der Transistoren von weiteren, nachfolgend zu
bildenden, leitfähigen Schichten eine Isolationsschicht (19)
aufgebracht wird. Anschließend wird auf die so erhaltene re
sultierende Struktur eine Planarisierungsschicht (22) aufge
bracht. Dann werden Kontaktlöcher zur jeweiligen Verbindung ei
ner Speicherelektrode mit einem Source-Gebiet (14) durch teil
weises Entfernen der Planarisierungsschicht (22) und der Isola
tionsschicht (19) auf dem jeweiligen Source-Gebiet (14) er
zeugt. Danach werden durch eine erste Abscheidung von polykri
stallinem Silizium jeweilige, die Kontaktlöcher füllende Säu
lenelektrodenteile (30) gebildet, woraufhin nacheinander auf
der so erhaltenen resultierenden Struktur ganz flächig eine er
ste Siliziumdioxidschicht (24), eine Siliziumnitridschicht (26)
und eine zweite Siliziumdioxidschicht (32) aufgebracht werden.
Anschließend werden durch teilweises Entfernen der zweiten Si
liziumdioxidschicht (32), der Siliziumnitridschicht (26) und
der ersten Siliziumdioxidschicht (24), die über den jeweiligen
Source-Gebieten (14) gebildet sind, Mulden erzeugt. Jede Mulde
ist so geformt, daß sie einer individuellen Zelleneinheit
zugeordnet ist und die Oberseite des jeweiligen Säulenelek
trodenteils (30) freilegt. Dann wird zur Erzeugung der äußeren
Zylinder durch ein zweites Abscheiden von polykristallinem
Silizium auf der gesamten Oberfläche der resultierenden
Struktur eine erste polykristalline Siliziumschicht (34)
gebildet, wonach eine dritte Siliziumdioxidschicht auf die
erste polykristalline Siliziumschicht (34) aufgebracht wird.
Die dritte Siliziumdioxidschicht wird anisotrop geätzt, wodurch
aus der dritten Siliziumdioxidschicht der Abstandshalter (36)
an der inneren Seitenwand jeder Mulde entsteht.
Fig. 2 veranschaulicht einen Schritt zur Bildung einer zweiten
polykristallinen Siliziumschicht (38) und einer vierten Sili
ziumdioxidschicht (40). Nach der Schrittfolge von Fig. 1 wird
hierfür die zweite polykristalline Siliziumschicht (38) zur Er
zeugung äußerer Zylinder durch drittes Abscheiden von poly
kristallinem Silizium auf der gesamten Oberfläche der re
sultierenden Struktur, die den Abstandshalter (36) beinhaltet,
gebildet, wonach die vierte Siliziumdioxidschicht (40) ganzflä
chig auf die resultierende Struktur aufgebracht wird, damit die
zweite polykristalline Siliziumschicht (38) nicht freiliegt.
Fig. 3 veranschaulicht einen Schritt zur Bildung von Speicher
elektroden (100). Nach der Schrittfolge von Fig. 2 wird hierfür
zunächst die vierte Siliziumdioxidschicht (40) zurückgeätzt.
Der Rückätzvorgang wird ganz flächig mit der resultierenden
Struktur durchgeführt, bis ein Teil der zweiten polykristal
linen Siliziumschicht (38) freigelegt ist. Der freigelegte Teil
der zweiten polykristallinen Siliziumschicht wird dann
anisotrop geätzt, um einen Teil der ersten polykristallinen
Siliziumschicht (34) freizulegen, der ebenso durch anisotropes
Ätzen entfernt wird, wodurch Speicherelektroden (100) erzeugt
werden, die jeweils einen äußeren Zylinder (34′) und einen
inneren Zylinder (38′) beinhalten. Das Bezugszeichen (40′)
bezeichnet hierbei einen im inneren Zylinder gebildeten
Oxidrest, der vom Zurückätzen der vierten Siliziumdioxidschicht
(40) übriggeblieben ist.
Fig. 4 veranschaulicht einen Schritt zur Vervollständigung der
Kondensatoren. Nach Entfernen des Oxidrests (40′), des Abstands
halters (36) und der zweiten Siliziumdioxidschicht (32) wird
eine dielektrische Schicht (110) auf der gesamten Oberfläche
jeder Speicherelektrode (100) gebildet. Daraufhin wird durch
ein viertes Abscheiden von polykristallinem Siliziummaterial
auf der gesamten Oberfläche der erhaltenen Struktur eine
Plattenelektrode (120) gebildet, wodurch die Kondensatoren,
jeweils bestehend aus Speicherelektrode (100), dielektrischer
Schicht (110) und Plattenelektrode (120), vervollständigt sind.
Mit dem obigen bekannten Verfahren zur Herstellung eines
Kondensators für ein Halbleiterspeicherbauelement kann eine
Speicherelektrode vom Doppelzylinder-Typ mit einem innerhalb
eines äußeren Zylinders gelegenen inneren Zylinders hergestellt
werden, wodurch die Zellenkapazität des Halbleiterspeicherbau
elements vergrößert wird. Dieses Verfahren ist jedoch mit
gewissen Schwierigkeiten verbunden.
Erstens werden, wie in Fig. 1 gezeigt, die Kontaktlöcher nach
deren Erzeugung zur Bildung der Säulenelektrodenteile mit dem
ersten polykristallinen Silizium gefüllt. Die genaue Füllung
der Kontaktlöcher mit dem ersten polykristallinen Silizium ist
entscheidend, weil die Gestalt des über dem jeweiligen Kontakt
loch gebildeten äußeren Zylinders von dem Zustand abhängt, der
sich durch das Füllen der Kontaktlöcher mit dem ersten polykri
stallinen Silizium ergibt. Die Einhaltung dieser Prozeßbedin
gung ist jedoch sehr schwierig.
Zweitens geschieht es beim Erzeugen der Mulden durch aniso
tropes Ätzen der zweiten Siliziumdioxidschicht (32), wie in
Fig. 1 gezeigt, leicht, daß die Mulden mit einer schrägen
Seitenwand gebildet werden, was beim nachfolgenden Bilden der
Plattenelektrode Hohlräume zwischen Zellen hervorrufen kann.
Die elektrischen Eigenschaften des Speicherbauelements werden
dadurch möglicherweise verschlechtert.
Drittens ist das in Fig. 3 gezeigte Zurückätzen der vierten Si
liziumdioxidschicht (40) schwierig zu steuern, so daß eine ein
heitliche Zellenkapazität nicht in einfacher Weise sicherge
stellt werden kann.
Viertens kann sich, da die Speicherelektrode, wie in Fig. 2 ge
zeigt, aus drei polykristallinen Siliziumschichten besteht, ei
ne natürliche Oxidschicht an den Grenzflächen der polykristal
linen Siliziumschichten bilden. Dies führt zu einer Erhöhung
des elektrischen Serienwiderstands und einer Verringerung der
gegenseitigen Haftfähigkeit der Schichten, so daß sich Teile
der polykristallinen Siliziumschicht ablösen können, wenn eine
Kraft auf sie einwirkt, z. B. während eines Wafer-Schleuder
schritts.
Fünftens besteht eine hohe Gefahr der Erzeugung von Leckströ
men, da die so erhaltene doppelzylindrische Elektrode scharf
kantige Enden aufweist.
Der Erfindung liegt daher als technisches Problem die Bereit
stellung eines Verfahrens zur Herstellung eines Kondensators
mit doppelzylindrischer Speicherelektrode für ein Halbleiter
speicherbauelement zugrunde, der mit hoher Zuverlässigkeit
arbeitet und eine hohe Zellenkapazität für das Speicherbau
element zur Verfügung stellt.
Dieses Problem wird durch ein Verfahren mit den Merkmalen des
Patentanspruches 1 gelöst. Durch das Bilden der äußeren Ätz
maske zur Erzeugung des äußeren sowie der inneren Ätzmaske zur
Erzeugung des inneren Zylinders jeweils auf der leitfähigen
Struktur und durch das anisotrope Ätzen der letzteren unter
Verwendung dieser äußeren und inneren Ätzmaske wird die doppel
zylindrische Speicherelektrode jedes Kondensators aus der ein
lagig aus einer einzigen leitfähigen Schicht bestehenden leit
fähigen Struktur herausgearbeitet. Dies verhindert den Einfluß
einer natürlichen Oxidschicht zwischen zwei leitfähigen Schich
ten, stellt eine sehr haltbare Elektrodenstruktur zur Verfügung
und ermöglicht eine hohe Zellenkapazität. Außerdem weist die so
gefertigte Speicherelektrode keinen scharfen oberen Rand auf,
so daß diesbezügliche Leckströme vermieden werden.
In Weiterbildung der Erfindung besteht die leitfähige Struktur
nach Anspruch 2 aus einem bereits in individuelle Zellen
einheiten unterteilt gefertigten leitfähigen Muster, das gemäß
Anspruch 3 mit einem nach oben vor stehend abgestuften Teil ver
sehen sein kann. In letzterem Fall bestehen die äußere bzw. die
innere Ätzmaske gemäß Anspruch 4 bevorzugt aus je einem Ab
standshalter an der äußeren bzw. inneren Seitenwand dieses vor
stehend abgestuften Teils.
Alternativ zur Verwendung eines vor stehend abgestuften Teils
des leitfähigen Musters, das zu einem gegenüber dem Raum zwi
schen den beiden Zylindern tieferen mittigen Einschnitt der
Speicherelektrode führt, wird gemäß Anspruch 6 vorgesehen, die
die innere und äußere Ätzmaske zur Doppelzylindererzeugung als
Abstandshalter an den Seitenwänden eines zuvor auf der leit
fähigen Struktur gebildeten Abstandshalters anzubringen, der
vor dem Herausarbeiten der Doppelzylinderstruktur entfernt
wird. Bei dieser Verfahrensvariante entspricht die Tiefe des
Einschnitts zwischen den Zylindern dem mittigen Einschnitt im
Inneren des inneren Zylinders, woraus sich eine hohe effektive
Elektrodenfläche und damit Speicherkapazität ergibt.
Bei einer vorteilhaften Ausgestaltung der Erfindung nach An
spruch 9 wird eine zweite Abstandsschicht aus einem leitfähigen
Material vorgesehen, die beim Ätzen des leitfähigen Musters zum
Heraus arbeiten der Doppelzylinderstruktur für die Speicherelek
trode mitgeätzt wird und dadurch einen rippenförmig struktu
rierten Elektrodenzusatzteil zur Verfügung stellt, der die
effektive Speicherelektrodenfläche weiter erhöht.
Alternativ zu einer bereits in individuelle Zelleneinheiten
unterteilten leitfähigen Struktur ist gemäß Anspruch 10 als
leitfähige Struktur ein leitfähiges Schichtmuster vorgesehen,
das noch durchgehend ausgebildet ist und jeweils mit einer Ver
tiefung außerhalb von Bereichen der äußeren Ätzmaske versehen
ist. Auf diese zunächst noch durchgängige leitfähige Struktur
werden dann zunächst die äußere und die innere Ätzmaske auf
gebracht und anschließend in einem einzigen Ätzvorgang des
leitfähigen Musters dasselbe derart geätzt, daß gleichzeitig
das leitfähige Muster in individuelle Zelleneinheiten unter
teilt und für jede Zelleneinheit die Speicherelektrode mit
Doppelzylinderstruktur herausgearbeitet werden, wozu bevorzugt
nach einer der Verfahrensvarianten der Ansprüche 11 bis 17 vor
gegangen wird.
Bevorzugte Ausführungsformen der Erfindung, die nachfolgend be
schrieben werden, sowie zu deren besserem Verständnis die oben
beschriebene bekannte Ausführungsform sind in den Zeichnungen
dargestellt. Es zeigen:
Fig. 1 bis 4 Querschnitte zur Veranschaulichung eines bekann
ten Verfahrens zur Herstellung eines Konden
sators mit doppelzylindrischer Speicherelektrode
für ein Halbleiterspeicherbauelement,
Fig. 5 bis 9 Querschnitte zur Veranschaulichung eines ersten
erfindungsgemäßen Verfahrens zur Herstellung
eines Kondensators mit doppelzylindrischer
Speicherelektrode für ein Halbleiterspeicher
bauelement,
Fig. 10 und 11 Querschnitte zur Veranschaulichung eines zweiten
erfindungsgemäßen Verfahrens zur Herstellung
eines Kondensators mit doppelzylindrischer
Speicherelektrode für ein Halbleiterspeicher
bauelement,
Fig. 12 bis 15 Querschnitte zur Veranschaulichung eines dritten
erfindungsgemäßen Verfahrens zur Herstellung
eines Kondensators mit doppelzylindrischer
Speicherelektrode für ein Halbleiterspeicher
bauelement,
Fig. 16 bis 23 Querschnitte zur Veranschaulichung eines vierten
erfindungsgemäßen Verfahrens zur Herstellung
eines Kondensators mit doppelzylindrischer
Speicherelektrode für ein Halbleiterspeicher
bauelement,
Fig. 24 bis 30 Querschnitte zur Veranschaulichung eines fünften
erfindungsgemäßen Verfahrens zur Herstellung
eines Kondensators mit doppelzylindrischer
Speicherelektrode für ein Halbleiterspeicher
bauelement und
Fig. 31 bis 35 Querschnitte zur Veranschaulichung eines
sechsten erfindungsgemäßen Verfahrens zur Her
stellung eines Kondensators mit doppelzylind
rischer Speicherelektrode für ein Halbleiter
speicherbauelement.
Die Erfindung wird nachfolgend detaillierter unter Bezugnahme
auf die beigefügten Zeichnungen beschrieben.
Dieses erste Beispiel eines erfindungsgemäßen Herstellungsver
fahrens wird anhand der Fig. 5 bis 9 erläutert.
Fig. 5 veranschaulicht einen Schritt zur Bildung eines Musters
(52) aus einem ersten Material auf einer ersten leitfähigen
Schicht (50). Im einzelnen wird hierfür zunächst zur Festlegung
eines aktiven Gebietes und eines Isolationsgebietes eine Feld
oxidschicht (12) auf einem Halbleitersubstrat (10) gebildet.
Danach werden mehrere Transistoren, die sich jeweils gemeinsam
eine Bitleitung (20) und ein Drain-Gebiet (16) teilen sowie ein
Source-Gebiet (14) und eine Gate-Elektrode (18) aufweisen, auf
dem aktiven Gebiet gebildet. Die Gate-Elektrode (18) wird zur
Bildung einer Wortleitung (18′) in den Bereich über der Feld
oxidschicht (12) erstreckt. Daraufhin wird eine reine Oxid
schicht, z. B. eine Schicht aus Hochtemperaturoxid (HTO), ganz
flächig auf die resultierende Struktur aufgebracht, wodurch ei
ne Isolationsschicht (19) zur Isolierung der Transistoren von
in nachfolgenden Prozeßschritten zu bildenden leitfähigen Ele
menten (z. B. Speicherelektroden) entsteht. Ein isolierendes Ma
terial, z. B. Borphosphorglas (BPSG) oder Phosphorglas (PSG),
wird ganzflächig auf die resultierende Struktur, d. h. auf die
Isolationsschicht (19), aufgebracht, wonach ein Planarisie
rungsschritt durchgeführt wird, um eine Planarisierungsschicht
(22) mit planarer Oberseite zu erzeugen.
Auf der Planarisierungsschicht (22) werden zwei isolierende Ma
terialien, deren Ätzraten sich hinsichtlich eines beliebigen
Ätzvorgangs unterscheiden, z. B. ein Oxid wie HTO und ein Nitrid
wie Siliziumnitrid (Si3N4), abwechselnd abgeschieden, um eine
Ätzstoppschicht (42) sowie eine erste, zweite und dritte
isolierende Zwischenschicht (44, 46 und 48) als eine erste,
eine zweite und eine dritte Abstandsschicht zu bilden. Hierbei
werden die Ätzstoppschicht durch Abscheiden eines Nitrids, wie
Siliziumnitrid, in einer Dicke von ungefähr 10nm bis 20nm, die
erste isolierende Zwischenschicht (44) durch Abscheiden eines
Oxids, wie HTO, in einer Dicke von ungefähr 50nm bis 100nm, die
zweite isolierende Zwischenschicht (46) durch Abscheiden eines
Nitrids, wie Siliziumnitrid, in einer Dicke von ungefähr 50nm
bis 100nm und die dritte isolierende Zwischenschicht (48) durch
Abscheiden eines Oxids, wie HTO, in einer Dicke von ungefähr
50nm bis 100nm gebildet. Die erste und die dritte isolierende
Zwischenschicht (44 und 48) werden zur Trennung der isolieren
den Zwischenschicht (46) von der darunterliegenden Struktur,
d. h. der Ätzstoppschicht (42) und der darüber liegenden Struk
tur (z. B. einer in einem nachfolgenden Schritt zu bildenden
ersten leitfähigen Schicht) angeordnet.
Als nächstes werden durch Entfernen des direkt über einem je
weiligen Source-Gebiet (14) eines Transistors abgeschiedenen
Materials Kontaktlöcher zur Verbindung der jeweiligen Speicher
elektrode mit dem Source-Gebiet (14) erzeugt. Daraufhin wird
ein leitfähiges Material, z. B. störstellendotiertes polykri
stallines Silizium, in einer Dicke von 400nm bis 600nm auf der
Oberfläche der die Kontaktlöcher aufweisenden resultierenden
Struktur abgeschieden, wodurch eine die Kontaktlöcher füllende
erste leitfähige Schicht (50) entsteht. Auf die erste leitfähi
ge Schicht (50) wird ein erstes Material, dessen Ätzrate sich
von derjenigen des die erste leitfähige Schicht bildenden
Materials hinsichtlich eines beliebigen Ätzvorgangs unter
scheidet, in einer Dicke von ungefähr 100nm bis 150nm aufge
bracht, wodurch eine Schicht aus diesem ersten Material ent
steht. Diese Schicht aus dem ersten Material wird so struk
turiert, daß sie individuelle Zelleneinheiten unterteilt ist,
wodurch das Muster (52) aus dem ersten Material gebildet wird.
Als Material hierfür kann bevorzugt ein Siliziumoxid Verwendung
finden.
Fig. 6 veranschaulicht einen Schritt zur Bildung eines ersten
und eines zweiten Abstandshalters (54 und 56) sowie eines er
sten leitfähigen Musters (50a). Nach der Schrittfolge von Fig.
5 wird hierfür zunächst Siliziumnitrid ganz flächig auf die re
sultierende Struktur, die das darauf gebildete Muster (52)
aus dem ersten Material beinhaltet, aufgebracht, um eine
Siliziumnitridschicht mit einer Dicke von ungefähr 50nm bis
100nm zu erzeugen. Die Siliziumnitridschicht wird daraufhin
anisotrop geätzt, so daß der erste Abstandshalter (54) an den
Seitenwänden des Musters (52) aus dem ersten Material entsteht.
Anschließend wird auf die resultierende Struktur ganz flächig
ein Oxid in einer Dicke von ungefähr 50nm bis 100nm zur Bildung
einer Oxidschicht aufgebracht, wonach die Oxidschicht zur
Bildung des zweiten Abstandshalters (56) an den Seitenwänden
der ersten Abstandsschicht (54) anisotrop geätzt wird. Unter
Verwendung des Musters (52) aus dem ersten Material sowie des
ersten und des zweiten Abstandshalters (54 und 56) als Ätzmaske
wird dann der frei liegende Teil der ersten leitfähigen Schicht
(50) anisotrop geätzt, bis ein entsprechender Teil der Ober
seite der dritten isolierenden Zwischenschicht (48) freiliegt,
wodurch das erste leitfähige Muster (50a) hergestellt ist.
Fig. 7 veranschaulicht einen Schritt zur Bildung eines zweiten
leitfähigen Musters (50b), das in der Nähe seines Randes einen
hervorstehend abgestuften Teil aufweist. Hierzu wird nach
Entfernen des Musters (52) aus dem ersten Material, des zweiten
Abstandshalters (56) und der dritten isolierenden Zwischen
schicht (48), die jeweils aus einem Oxid bestehen, das erste
leitfähige Muster (50a) in eine vorbestimmte Tiefe, z. B.
ungefähr 50nm, unter Verwendung des ersten Abstandshalters (54)
als Ätzmaske geätzt, so daß das zweite leitfähige Muster (50b)
mit dem in der Nähe seines Randes angeordneten, vorstehend
abgestuften Teil gebildet wird, der in einem nachfolgenden
Schritt zur Bildung eines dritten Abstandshalters verwendet
wird.
Fig. 8 veranschaulicht einen Schritt zur Bildung dritter
Abstandshalter (58a und 58b) für die Erzeugung einer Doppel
zylinderstruktur und zur Ätzung des zweiten leitfähigen Musters
(50b). Hierfür werden zunächst nach der Schrittfolge von Fig. 7
der erste Abstandshalter (54) und die zweite isolierende Zwi
schenschicht (56), die beide aus Siliziumnitrid bestehen, ent
fernt. Dann wird ein zweites Material, dessen Ätzrate sich von
derjenigen des ersten leitfähigen Materials (50) hinsichtlich
eines beliebigen Ätzvorgangs unterscheidet, z. B. ein Silizium
oxid, wie ein HTO, oder Siliziumnitrid, in einer Dicke von
ungefähr 50nm bis 100nm ganz flächig auf die resultierende
Struktur zur Bildung einer Schicht aus dem zweiten Material
aufgebracht. Als zweites Material wird in diesem Beispiel
bevorzugt ein HTO verwendet. Anschließend wird die Schicht aus
dem zweiten Material anisotrop geätzt, so daß der Erzeugung
einer doppelzylindrischen Struktur dienende dritte Abstands
halter (58a und 58b) an der Seitenwand des hervorstehend
abgestuften Teils des zweiten leitfähigen Musters (50b) sowie
ein zusätzlicher Abstandshalter (58′) an der Seitenwand des
zweiten leitfähigen Musters (50b) entstehen. Hierbei bezeichnen
die Bezugszeichen (58a) bzw. (58b) die zur Bildung eines äuße
ren bzw. eines inneren Zylinders dienenden dritten Abstandshal
ter. Gleichzeitig wird die erste isolierende Zwischenschicht
(44) teilweise geätzt, so daß ein Teil der Ätzstoppschicht (42)
zwischen den Teilen des zweiten leitfähigen Musters (50b) frei
gelegt wird. Daraufhin wird unter Verwendung sowohl des einen
dritten Abstandshalters (58a) zur Bildung des äußeren Zylinders
als auch des anderen dritten Abstandshalters (58b) zur Bildung
des inneren Zylinders als Ätzmaske das zweite leitfähige Muster
(50b) anisotrop in eine Tiefe von ungefähr 300nm bis 500nm ge
ätzt, wodurch eine jeweilige Speicherelektrode (100) entsteht.
Der mit einer gestrichelten Linie markierte Teil stellt hierbei
denjenigen Teil dar, der in diesem Ätzschritt entfernt wird,
wobei die Ätztiefe durch eine Kontrolle der Ätzzeit gesteuert
wird (dieses Ätzen wird als zeitgenaues Ätzen bezeichnet).
Fig. 9 veranschaulicht einen Schritt zur Vervollständigung der
Kondensatoren. Nach der Schrittfolge von Fig. 8 werden hierfür
zunächst die dritten Abstandshalter (58a und 58b), der zusätz
liche Abstandshalter (58′) sowie die erste isolierende Zwi
schenschicht (44), die sämtlich aus einem Siliziumoxid beste
hen, durch Naßätzen unter Verwendung eines gepufferten Oxidätz
mittels (BOE) oder einer verdünnten HF-Lösung entfernt. Dann
wird eine dünne dielektrische Schicht (110), z. B. eine Oxid/
Nitrid/Oxid(ONO)-Schicht, eine Nitrid/Oxid(NO)-Schicht oder ei
ne Ta2O5-Schicht, auf die gesamte Oberfläche der Speicherelek
troden (100) in einer SiO2-äquivalenten Dicke von ungefähr 4,5
nm bis 6nm aufgebracht. Anschließend wird ein leitfähiges Mate
rial, nämlich störstellendotiertes polykristallines Silizium,
auf der dielektrischen Schicht (110) zur Bildung der Platten
elektrode (120) abgeschieden.
Das zweite Beispiel eines erfindungsgemäßen Herstellungsverfah
rens wird anhand der Fig. 10 und 11 erläutert.
Die Verfahrensdurchführung dieses Beispiels entspricht derjeni
gen des Beispiels 1, mit der Ausnahme, daß statt der zweiten
isolierenden Zwischenschicht (46) eine zweite leitfähige Schicht
als zweite Abstandsschicht gebildet wird. Als Material für die
zweite leitfähige Schicht wird bevorzugt dasselbe Material wie
für die erste leitfähige Schicht (50) verwendet.
Fig. 10 veranschaulicht einen Schritt zur Bildung eines zweiten
leitfähigen Musters (50), das nahe seines Randes einen hervor
stehend abgestuften Teil aufweist. Dieser Schritt wird in der
selben Weise durchgeführt, wie zu Fig. 7 im Beispiel 1 beschrie
ben. Jedoch wird nun beim anisotropen Ätzen des ersten leitfä
higen Musters (50a) unter Verwendung des ersten Abstandshalters
(54) als Ätzmaske zur Erzeugung des zweiten leitfähigen Musters
(50b) gleichzeitig die zweite leitfähige Schicht (60) geätzt,
wodurch ein zweites leitfähiges Schichtmuster (60) in individu
elle Zelleneinheiten unterteilt unterhalb des zweiten leitfähi
gen Musters (50b) gebildet wird. Das zweite leitfähige Schicht
muster (60) wird so zu einem rippenförmig strukturierten Elek
trodenzusatzteil, der elektrisch mit dem doppelzylindrischen
Speicherelektrodenteil verbunden ist.
Fig. 11 veranschaulicht einen Schritt zur Vervollständigung der
Kondensatoren dieses Ausführungsbeispiels. Hierzu werden nach
der Schrittfolge von Fig. 10 die zu den Fig. 8 und 9 beschrie
benen Schritte in gleicher Weise wie im Beispiel 1 durchge
führt, so daß jeweils eine Speicherelektrode (100) entsteht,
die einen doppelzylindrischen Elektrodenteil (100b) mit zwei
Zylindern (einem inneren und einem äußeren), einen Säulen
elektrodenteil (100a), dessen eines Ende mit dem Source-Gebiet
(14) eines Transistors und dessen anderes Ende mit dem doppel
zylindrischen Elektrodenteil (100b) diesen tragend verbunden
sind, sowie einen rippenförmig strukturierten Elektrodenzusatz
teil (100c), durch den der Säulenelektrodenteil (100a) mittig
hindurchtritt, beinhaltet.
Das dritte Beispiel eines erfindungsgemäßen Herstellungs
verfahrens wird anhand der Fig. 12 bis 15 erläutert.
Im Ausführungsbeispiel 1 werden nach dem teilweisen Ätzen des
ersten leitfähigen Musters (50a) zur Erzeugung des zweiten
leitfähigen Musters (50b) die dritten Abstandshalter (58a und
58b) zur Erzeugung der doppelzylindrischen Speicherelektrode an
der Seitenwand des vorstehenden Teils des zweiten leitfähigen
Musters (50b) gebildet. Demgegenüber werden in diesem Ausfüh
rungsbeispiel dritte Abstandshalter (62a und 62b) zur Erzeugung
einer doppelzylindrischen Speicherelektrode direkt an der
Seitenwand des ersten Abstandshalters (54) gebildet, ohne daß
das erste leitfähige Muster (50a) (wie in Fig. 7) zuvor geätzt
wird.
Fig. 12 veranschaulicht einen Schritt zur Freistellung des
ersten Abstandshalters (54) auf dem ersten leitfähigen Muster
(50a). Nach Durchführung der in den Fig. 5 und 6 gezeigten
Schritte werden hierzu der zweite Abstandshalter (56) und das
Schichtmuster (52) aus dem ersten Material, die beide aus einem
Siliziumoxid bestehen, durch Naßätzen unter Verwendung eines
gepufferten Oxidätzmittels (BOE) oder einer verdünnten
HF-Lösung entfernt.
Fig. 13 veranschaulicht einen Schritt zur Bildung der dritten
Abstandshalter (62a und 62b). Nach der Schrittfolge von Fig. 12
wird hierfür zunächst ein zweites Material, dessen Ätzrate von
derjenigen der Materialien für den ersten Abstandshalter (54)
und das erste leitfähige Muster (50a) hinsichtlich eines
beliebigen Ätzvorgangs verschieden ist, z. B. ein Oxid, wie ein
HTO, ganzflächig auf der resultierenden Struktur in einer Dicke
von ungefähr 50nm bis 100nm abgeschieden, wodurch eine Schicht
aus dem zweiten Material entsteht. Die Schicht aus dem zweiten
Material wird dann anisotrop geätzt, um die dritten Abstands
halter (62a und 62b) zur Erzeugung doppelzylindrischer Spei
cherelektroden zu bilden. Die Bezugszeichen (62a) bzw. (62b)
bezeichnen hierbei die jeweiligen dritten Abstandshalter zur
Erzeugung eines äußeren bzw. eines inneren Zylinders. Gleich
zeitig wird ein zusätzlicher Abstandshalter (62′) an der Sei
tenwand jedes Teils des ersten leitfähigen Musters (50a) gebil
det.
Fig. 14 veranschaulicht einen Schritt zur Ätzung des ersten
leitfähigen Musters (50a). Nach Entfernen des ersten Abstands
halters (54) wird hierbei das erste leitfähige Muster (50a)
anisotrop in eine Tiefe von ungefähr 300nm bis 500nm unter Ver
wendung des zur Erzeugung des äußeren Zylinders dienenden einen
(62a) und des zur Erzeugung des inneren Zylinders dienenden an
deren dritten Abstandshalters (62b) als Ätzmaske in derselben
Weise wie im Ausführungsbeispiel 1 geätzt. Mit dem Entfernen
des aus Siliziumnitrid bestehenden ersten Abstandshalters (54)
wird auch die ebenfalls aus Siliziumnitrid bestehende zweite
isolierende Zwischenschicht (46) beseitigt. Der mit einer ge
strichelten Linie markierte Teil stellt hierbei denjenigen Teil
des ersten leitfähigen Musters (50a) dar, der in diesem Ätz
schritt entfernt wird.
Fig. 15 veranschaulicht einen Schritt zur Vervollständigung der
Kondensatoren. Nach der Schrittfolge von Fig. 14 werden hierbei
zunächst die dritten Abstandshalter (62a und 62b), der zusätz
liche Abstandshalter (62′) sowie die erste isolierende Zwischen
schicht (44) entfernt. Daraufhin werden in derselben Weise wie
im Ausführungsbeispiel 1 eine dünne dielektrische Schicht (110)
und eine Plattenelektrode (120) gebildet, wodurch die Konden
satoren, jeweils bestehend aus Speicherelektrode (100), di
elektrischer Schicht (110) und Plattenelektrode (120), ver
vollständigt sind.
Bei diesem Ausführungsbeispiel ist die Höhe der Speicherelek
troden um ungefähr 50nm bis 100nm größer als diejenige der
Speicherelektroden im ersten Ausführungsbeispiel. Während im
ersten Beispiel das erste leitfähige Muster (50a) zur Erzeugung
des zweiten leitfähigen Musters geätzt (50b) wird, benötigt das
vorliegende Beispiel keinen derartigen Ätzvorgang. Auf diese
Weise wird bei gleicher Dicke der leitfähigen Schichten eine
höhere Speicherelektrode erzielt als im ersten Ausführungs
beispiel.
Zusätzlich ist zu bemerken, daß es auch in diesem Beispiel mög
lich ist, die zweite isolierende Zwischenschicht (46) durch ei
ne zweite leitfähige Schicht bestehend aus demselben Material
wie die erste leitfähige Schicht zu ersetzen, wodurch eine
Speicherelektrode mit derselben Gestalt (d. h. mit einem rippen
förmig strukturierten Elektrodenzusatzteil unter dem doppelzy
lindrischen Elektrodenhauptteil), wie sie in Fig. 11 gezeigt
ist, auch bei diesem Ausführungsbeispiel erhalten werden kann.
Das vierte Beispiel eines erfindungsgemäßen Herstellungsver
fahrens wird anhand der Fig. 16 bis 23 beschrieben.
Fig. 16 veranschaulicht einen Schritt zur Bildung einer ersten
leitfähigen Schicht (50) sowie Schichten (78, 80 und 82) aus
einem ersten, einem zweiten und einem dritten Material.
Im einzelnen wird zunächst wie im Beispiel 1 vorgegangen, und
zwar bis zum Punkt der Bildung der ersten leitfähigen Schicht
(50) (siehe Fig. 5), mit der Ausnahme, daß keine zweite (46)
und keine dritte isolierende Zwischenschicht (48) gebildet wer
den. Anschließend wird ein Material mit einer Ätzrate, die ge
genüber derjenigen des die erste leitfähige Schicht (50) bil
denden Materials hinsichtlich eines beliebigen Ätzvorgangs ver
schieden ist, z. B. eines Nitrids wie Siliziumnitrid, oder eines
Oxids, wie ein HTO, in einer Dicke von ungefähr 100nm auf die
erste leitfähige Schicht (50) zur Bildung der Schicht (78) aus
dem ersten Material aufgebracht. Ebenso wird ein zweites Mate
rial, dessen Ätzrate hinsichtlich eines beliebigen anisotropen
Ätzvorgangs derjenigen des die erste leitfähige Schicht (50)
bildenden Materials entspricht, z. B. polykristallines Silizium,
in einer Dicke von ungefähr 100nm auf die Schicht (78) aus dem
ersten Material aufgebracht, wodurch die Schicht (80) aus dem
zweiten Material entsteht. Dann wird ein drittes Material, des
sen Ätzrate von denjenigen der Materialien der Schichten (78
und 80) aus dem zweiten und ersten Material sowie der ersten
leitfähigen Schicht (50) hinsichtlich eines beliebigen isotro
pen Ätzvorgangs verschieden ist, z. B. eines Oxids, wie ein HTO,
oder eines Nitrids, wie Siliziumnitrid, in einer Dicke von un
gefähr 100nm auf die Schicht aus dem zweiten Material zur Bil
dung der Schicht (82) aus dem dritten Material aufgebracht.
Fig. 17 veranschaulicht einen Schritt zur Bildung eines Mehr
schichtmusters (83). Hierzu werden die Schichten (80, 82) aus
dem dritten und dem zweiten Material mittels eines üblichen
photolithographischen Prozesses anisotrop geätzt, wodurch das
Mehrschichtmuster (83) in individuelle Zelleneinheiten unter
teilt gebildet wird, das aus Mustern (82a und 80a) der Schich
ten aus dem dritten und dem zweiten Material besteht.
Fig. 18 veranschaulicht einen Schritt zur Bildung eines ersten
Abstandshalters (84) und eines ersten Musters (78a) der Schicht
aus dem ersten Material. Hierfür wird zunächst nach der Schritt
folge von Fig. 17 ein Oxid, wie ein HTO, in einer Dicke von un
gefähr 100nm ganz flächig auf der resultierenden Struktur, die
das Mehrschichtmuster (83) beinhaltet, zur Bildung einer Oxid
schicht aufgebracht. Die so erhaltene Oxidschicht wird zur Er
zeugung des ersten Abstandshalters (84) an den Seitenwänden des
Mehrschichtmusters (83) anisotrop geätzt. Dann wird die Schicht
(78) aus dem ersten Material unter Verwendung des Mehr
schichtmusters (83) und des ersten Abstandshalters (84) als
Ätzmaske anisotrop geätzt, um das erste Muster (78a) der
Schicht aus dem ersten Material zu erzeugen.
Fig. 19 veranschaulicht einen Schritt zur Bildung zweiter
Abstandhalter (86a und 86b) für die Erzeugung einer doppelten
Zylinderstruktur. Hierfür wird zunächst nach dem Entfernen des
ersten Abstandshalters (84) und des Musters (82a) der Schicht
aus dem dritten Material durch Naßätzen unter Verwendung eines
Ätzmittels, wie z. B. eines BOE, ein Oxid, wie z. B. ein HTO, in
einer Dicke von ungefähr 50nm ganz flächig auf die resultierende
Struktur aufgebracht, wodurch eine Oxidschicht entsteht. Die
Oxidschicht wird dann anisotrop geätzt, so daß ein der Erzeu
gung eines äußeren Zylinders dienender zweiter Abstandshalter
(86a) an den Seitenwänden des Musters (80a) der Schicht aus dem
zweiten Material und ein der Erzeugung eines inneren Zylinders
dienender zweiter Abstandshalter (86b) an den Seitenwänden des
ersten Musters (78a) der Schicht aus dem ersten Material
gebildet werden.
Fig. 20 veranschaulicht einen Schritt zur Bildung eines Musters
(50c) der ersten leitfähigen Schicht. Hierfür wird zunächst
nach der Schrittfolge von Fig. 19 das auf der resultierenden
Struktur befindliche Muster (80a) der Schicht aus dem zweiten
Material anisotrop geätzt, bis die Oberseite des ersten Musters
(78a) der Schicht aus dem ersten Material freiliegt, wodurch
das Muster (80a) der Schicht aus dem zweiten Material beseitigt
ist. Gleichzeitig wird ein Bereich (zwischen Teilen desjenigen
zweiten Abstandshalters (86a), der an den Seitenwänden des
ersten Musters (78a) der Schicht aus dem ersten Material zur
Erzeugung der äußeren Zylinder angeordnet ist) der ersten
leitfähigen Schicht (50), die aus demselben Material besteht
wie die Schicht aus dem zweiten Material, teilweise geätzt, und
zwar in eine Tiefe, die gleich der Dicke des Musters (80a) der
Schicht aus dem zweiten Material ist, wodurch das Muster (50c)
der ersten leitfähigen Schicht mit jeweiligen Vertiefungen
zwischen diesen Teilen des zweiten Abstandshalters gebildet
wird. Dieser Schritt ist einfach durchführbar, weil die das
Muster (80a) der Schicht aus dem zweiten Material und die erste
leitfähige Schicht (50) bildenden Materialien dieselben sind.
Es wird folglich ein Muster (50c) der ersten leitfähigen
Schicht erhalten, das zwischen den einzelnen Zelleneinheiten
jeweils eine Vertiefung aufweist.
Weil das Maß der Ätzung der ersten leitfähigen Schicht (50)
(die Tiefe der Vertiefungen) durch die Dicke des Musters (80a)
der Schicht aus dem zweiten Material festgelegt wird, kann
dieser Schritt in einfacher Weise durchgeführt werden, ohne daß
wie im Fall des zeitgenauen Ätzprozesses Probleme hinsichtlich
der Reproduzierbarkeit auftreten.
Fig. 21 veranschaulicht einen Schritt zur Bildung eines zweiten
Musters (78b) der Schicht aus dem ersten Material. Hierzu wird
nach der Schrittfolge von Fig. 20 das erste Muster (78a) der
Schicht aus dem ersten Material unter Verwendung des einen
zweiten Abstandshalters (86b) als Ätzmaske anisotrop geätzt, so
daß das zweite Muster (78b) der Schicht aus dem ersten Material
aus dem ersten Material bestehend und unter diesem zweiten
Abstandshalter (86b) gelegen erzeugt wird.
Fig. 22 veranschaulicht einen Schritt zur Bildung von doppel
zylindrischen Speicherelektroden (100). Hierzu wird nach der
Schrittfolge von Fig. 21 mit der resultierenden Struktur ganz
flächig ein anisotroper Ätzvorgang durchgeführt, wobei die
zweiten Abstandshalter (86a und 86b) als Ätzmaske und das Mu
ster (50c) der ersten leitfähigen Schicht als Ätzobjekt dienen,
bis die Oberseite der ersten isolierenden Zwischenschicht (44)
freiliegt, wodurch die doppelzylindrischen Speicherelektroden
(100) gebildet werden. Es sei an dieser Stelle erwähnt, daß die
Tiefe der Vertiefungen des Musters (50c) der ersten leitfähigen
Schicht die Dicke (t) des die beiden Zylinder tragenden unteren
Elektrodenteils bestimmt.
Fig. 23 veranschaulicht einen Schritt zur Bildung einer dünnen
dielektrischen Schicht (110) und einer Plattenelektrode (120),
was die Kondensatoren vervollständigt. Hierzu werden nach dem
Entfernen der zweiten Abstandshalter (86a und 86b), des zweiten
Musters (78b) der Schicht aus dem ersten Material sowie der
ersten isolierenden Zwischenschicht (44) die dünne dielektri
sche Schicht (110) und die Plattenelektrode (120) in derselben
Weise wie im Ausführungsbeispiel 1 gebildet, so daß Konden
satoren entstehen, die jeweils aus einer Speicherelektrode
(100), einer dielektrischen Schicht (110) und einer Platten
elektrode (120) aufgebaut sind.
In diesem Ausführungsbeispiel ist beim Erzeugen der Vertiefun
gen in der ersten leitfähigen Schicht (50) deren Tiefe durch
die Dicke des Musters (80a) der zweiten Abdeckschicht bestimmt.
Das Verfahren nach diesem Ausführungsbeispiel ist daher leicht
reproduzierbar.
Dieses Beispiel eines erfindungsgemäßen Herstellungsverfahren
wird anhand der Fig. 24 bis 30 beschrieben.
Fig. 24 veranschaulicht einen Schritt zur Bildung einer ersten
leitfähigen Schicht (50) und eines Mehrschichtmusters (79).
Hierbei wird bis zum Punkt der Bildung der ersten leitfähigen
Schicht (50) wie im Ausführungsbeispiel 1 (siehe Fig. 5) ver
fahren, mit der Ausnahme, daß die erste, die zweite und die
dritte isolierende Zwischenschicht (44, 46 und 48) nicht vorge
sehen werden. Nach Erzeugung der Kontaktlöcher für die Verbin
dung der Speicherelektroden mit den Source-Gebieten (14) wird
zur Bildung der ersten leitfähigen Schicht (50) ein leitfähiges
Material, z. B. störstellendotiertes polykristallines Silizium,
in einer Dicke von ungefähr 400nm bis 600nm ganz flächig auf der
resultierenden Struktur abgeschieden. Anschließend wird ein Ma
terial, dessen Ätzrate von derjenigen des die erste leitfähige
Schicht bildenden Materials hinsichtlich eines beliebigen Ätz
vorgangs verschieden ist, z. B. ein Oxid (i.e. ein CvD-Oxid)
oder ein Nitrid (i.e. Siliziumnitrid), in einer Dicke von
ungefähr 50nm bis 100nm ganz flächig auf der ersten leitfähigen
Schicht zur Bildung einer Schicht aus einem ersten Material
abgeschieden. Dann wird ein Material, dessen Ätzrate von
denjenigen der die Schicht aus dem ersten Material und die
erste leitfähige Schicht bildenden Materialien hinsichtlich
eines beliebigen Ätzvorgangs verschieden ist, z. B. ein Nitrid
(wenn das erste Material ein Oxid ist) oder ein Oxid (wenn das
erste Material ein Nitrid ist) in einer Dicke von ungefähr 50nm
und 100nm zur Bildung einer Schicht aus dem zweiten Material
auf der Schicht aus dem ersten Material abgeschieden. Auf die
Schicht aus dem zweiten Material wird ein Fotolack aufgetragen,
um eine Fotolackschicht zu bilden, die durch einen Belichtungs-
und Entwicklungsprozeß strukturiert wird, so daß ein Fotolack
muster (PR) entsteht, das individuelle Zelleneinheiten fest
legt. Unter Verwendung des Fotolackmusters (PR) als Ätzmaske
werden die Schichten aus dem zweiten und aus dem ersten
Material geätzt, wodurch das Mehrschichtmuster (79) bestehend
aus dem Muster (78′) des ersten Materials und dem Muster (80′)
des zweiten Materials erzeugt wird.
Optional kann eine Abstandsschicht (49) auf der Planarisie
rungsschicht (22) vor Erzeugung der Kontaktlöcher gebildet wer
den. Die Abstandsschicht (49) wird vorzugsweise durch Abschei
den eines Materials, das hinsichtlich eines beliebigen Ätzvor
gangs dieselbe oder eine ähnliche Ätzrate besitzt wie das das
Muster (80′) aus dem zweiten Material bildende Material, z. B.
eines Nitrids oder eines Oxids, in einer Dicke von ungefähr
50nm bis 100nm auf der Planarisierungsschicht (22) gebildet.
Fig. 25 veranschaulicht einen Schritt zur Bildung einer Schicht
(82) aus einem dritten Material und eines ersten Abstandshal
ters (83). Hierzu wird nach Entfernen des Fotolackmusters (PR)
daßelbe Material wie dasjenige, aus dem das Muster der Schicht
aus dem ersten Material besteht, ganzflächig auf der resultie
renden Struktur, die das Mehrschichtmuster (79) beinhaltet, in
einer Dicke von ungefähr 50nm bis 100nm abgeschieden, um so die
das Mehrschichtmuster (79) bedeckende Schicht (82) aus dem
dritten Material mit einem zwischen den Mehrschichtmusterteilen
vertieften Bereich zu bilden. Anschließend wird dasselbe Mate
rial wie dasjenige, aus dem das Muster (80′) der Schicht aus
dem zweiten Material besteht, in einer Dicke von ungefähr 50nm
auf die Schicht (82) aus dem dritten Material aufgebracht, wo
durch eine Schicht entsteht, die anisotrop geätzt wird, so daß
der erste Abstandshalter (83) an der Seitenwand des vertieften
Bereiches der Schicht (82) aus dem dritten Material gebildet
wird, wodurch folglich die Schicht (82) aus dem dritten Materi
al zwischen dem Mehrschichtmuster (79) und dem ersten Abstands
halter (83) liegt.
Fig. 26 veranschaulicht einen Schritt zur Bildung eines Musters
(82a) der Schicht aus dem dritten Material. Hierzu wird nach
der Schrittfolge von Fig. 25 die Schicht aus dem dritten
Material unter Verwendung des ersten Abstandshalters (83) als
Ätzmaske anisotrop geätzt, bis die Oberseite der ersten
leitfähigen Schicht (50) freiliegt. Das Muster (82a) der
Schicht aus dem dritten Material wird dadurch unterhalb des
ersten Abstandshalters (83) gebildet.
Weil das Material des Musters (80′) der Schicht aus dem zweiten
Material als Teil des Mehrschichtmusters (79) eine hinsichtlich
des anisotropen Ätzvorgangs von derjenigen des die Schicht (82)
aus dem dritten Material bildenden Materials unterschiedliche
Ätzrate besitzt, schützt das Muster (80′) aus dem zweiten
Material bei diesem Vorgang das Muster (78′) aus dem ersten
Material davor, anisotrop geätzt zu werden. Weiterhin ist
anzumerken, daß die Teile des Musters (82a) aus dem dritten
Material jeweils in Gestalt eines Zylinders gebildet werden,
der das jeweilige Muster (78′) aus dem ersten Material
vollständig umgibt und in einem vorbestimmten Abstand zu diesem
angeordnet ist. Dieser Abstand ist durch die Dicke der Schicht
(82) aus dem dritten Material bestimmt.
Fig. 27 veranschaulicht einen Schritt zur Bildung eines Ab
standshalters (90a) aus einer Schicht eines vierten Materials
als eine äußere Ätzmaske zur jeweiligen Erzeugung eines äußeren
Zylinders sowie eines Musters (90b) aus der Schicht des vierten
Materials als eine innere Ätzmaske zur jeweiligen Erzeugung ei
nes inneren Zylinders. Hierzu wird nach Entfernen des ersten
Abstandshalters (83) und des Musters (80′) der Schicht aus dem
zweiten Material ein Material, dessen Ätzrate hinsichtlich ei
nes beliebigen Ätzvorgangs von denjenigen der die erste leit
fähige Schicht (50) und das Muster (78′) des ersten Materials
bildenden Materialien verschieden ist, z. B. dasselbe Material
wie für das Muster (80′) der Schicht aus dem zweiten Material
(i.e. ein Nitrid oder ein Oxid) ganzflächig auf der resultie
renden Struktur abgeschieden, wodurch die Schicht aus dem vier
ten Material entsteht, die anschließend zurückgeätzt wird, bis
das Muster (78′) aus dem ersten Material und das Muster (82a)
aus dem dritten Material freiliegen, wodurch der Abstandshalter
(90a) aus dem vierten Material als äußere Ätzmaske zur jeweili
gen Erzeugung eines äußeren Zylinders an der äußeren Seitenwand
des Musters (82a) aus dem dritten Material sowie das Muster
(90b) aus dem vierten Material als innere Ätzmaske zur jeweili
gen Erzeugung eines inneren Zylinders im Zwischenraum zwischen
dem Muster (78′) aus dem ersten Material und dem Muster (82a)
aus dem dritten Material gebildet werden.
Fig. 28 veranschaulicht einen Schritt zur Bildung eines Musters
(50c) der ersten leitfähigen Schicht, das den Abstandshalter
(90a) aus dem vierten Material als äußere Ätzmaske zur Erzeu
gung der äußeren Zylinder und das Muster (90b) aus dem vierten
Material zur Erzeugung der inneren Zylinder beinhaltet. Hierzu
werden, nachdem die erste leitfähige Schicht (50) unter Verwen
dung des Musters (78′) aus dem ersten Material, des Musters
(82a) aus dem dritten Material sowie des Abstandshalters und
des Musters (90a und 90b) aus dem vierten Material als Ätzmaske
in eine Tiefe von ungefähr 50nm bis 100nm anisotrop geätzt wur
de, um das Muster (50c) der ersten leitfähigen Schicht mit Ver
tiefungen zwischen den Teilen der äußeren Ätzmaske zu erzeugen,
das Muster (78′) aus dem ersten Material und das Muster (82a)
aus dem dritten Material durch Naßätzen unter Verwendung einer
Lösung eines Oxidätzmittels, wie z. B. eines BOEs oder einer
Nitridätzlösung, wie z. B. Phosphorsäure, entfernt.
Fig. 29 veranschaulicht einen Schritt zur Bildung von Speicher
elektroden (100). Hierzu wird nach der Schrittfolge von Fig. 28
das Muster (50c) der ersten leitfähigen Schicht unter Verwen
dung des Abstandshalters und des Musters (90a und 90b) aus dem
vierten Material als Ätzmaske anisotrop geätzt, bis die Ober
seite der unterhalb des Musters (50c) der ersten leitfähigen
Schicht angeordneten Abstandsschicht (49) freiliegt, wodurch
unterteilt in individuelle Zelleneinheiten jeweilige doppel
zylindrische Speicherelektroden (100) erzeugt werden.
Fig. 30 veranschaulicht einen Schritt zur Bildung einer dünnen
dielektrischen Schicht (110) und einer Plattenelektrode (120),
was die Kondensatorherstellung abschließt. Hierzu werden nach
Entfernen des Abstandshalters und des Musters (90a und 90b) aus
dem vierten Material sowie der Abstandsschicht (49) die dielek
trische Schicht (110) und die Plattenelektrode (120) in dersel
ben Weise wie im Ausführungsbeisspiel 1 aufgebracht, wodurch
Kondensatoren entstehen, die jeweils eine Speicherelektrode
(100), eine dielektrische Schicht (110) sowie eine Plattenelek
trode (120) beinhalten.
Hierbei steht zur Erhöhung der Zellenkapazität der Oberflächen
bereich, in welchem die Abstandsschicht über der Planarisie
rungsschicht entfernt wurde, als effektiver Zellenkapazitätsbe
reich zur Verfügung.
Dieses Beispiel eines erfindungsgemäßen Herstellungsverfahrens
wird anhand der Fig. 31 bis 35 beschrieben. Es zeigt ein Ver
fahren, bei dem eine zweite Ätzstoppschicht auf der ersten
leitfähigen Schicht des Ausführungsbeispiels 5 aufgebracht
wird. Abgesehen von dieser Bildung einer zweiten Ätzstopp
schicht ähneln die Verfahrensschritte denen des Beispiels 5.
Fig. 31 veranschaulicht einen Schritt zur Bildung einer ersten
leitfähigen Schicht (50), einer zweiten Ätzstoppschicht (51)
und eines Mehrschichtmusters (79). Hierbei wird bis zum Punkt
der Bildung der ersten leitfähigen Schicht (50) wie im Beispiel
1 (siehe Fig. 5) vorgegangen, mit der Ausnahme, daß das Auf
bringen der zweiten und der dritten isolierenden Zwischen
schicht (46 und 48) unterbleibt. Dann wird auf der ersten leit
fähigen Schicht (50) der resultierenden Struktur die zweite
Ätzstoppschicht (51) in einer Dicke von ungefähr 2 nm bis 3 nm
gebildet. Als in diesem Beispiel verwendete zweite Ätzstopp
schicht (51) ist bevorzugt vorgesehen, daß die Bildung einer
natürlichen Oxidschicht erlaubt wird, wenn die erste leitfähige
Schicht (50) freiliegt. Die natürliche Oxidschicht kann jedoch
durch eine Oxidschicht oder eine Nitridschicht, die durch
irgendeinen üblichen Prozeßschritt so dünn wie die natürliche
Oxidschicht gebildet werden können, ersetzt werden.
Anschließend wird auf dieselbe Weise wie im Beispiel 5 das
Mehrschichtmuster (79) auf der natürlichen Oxidschicht (51)
gebildet. Jedoch unterscheidet sich das das Muster (78′) der
Schicht aus dem ersten Material bildende Material in diesem
Beispiel von dem das Muster der Schicht aus dem ersten Material
im Beispiel 5 bildenden Material. Genauer gesagt kann für das
Muster (78′) aus dem ersten Material ein Material verwendet
werden, das hinsichtlich eines beliebigen Ätzvorgangs dieselbe
Ätzrate aufweist wie das Material, aus dem die erste leitfähige
Schicht (50) besteht, zum Beispiel störstellendotiertes poly
kristallines Silizium.
Außerdem wird zur Bildung der ersten Ätzstoppschicht (42) auf
der Planarisierungsschicht (22) ein Material mit hinsichtlich
eines beliebigen Ätzvorgangs derselben oder einer ähnlichen
Ätzrate wie diejenige des das Muster (80′) der Schicht aus dem
zweiten Material bildenden Materials in einer Dicke von unge
fähr 7 nm bis 50 nm auf der Planarisierungsschicht (22) abge
schieden. Daraufhin wird zur Bildung der ersten isolierenden
Zwischenschicht (44) ein Material mit einer hinsichtlich eines
beliebigen Ätzvorgangs von derjenigen des die Schicht aus dem
zweiten Material bildenden Materials unterschiedlichen Ätzrate
in einer Dicke von ungefähr 7 nm bis 100 nm auf der ersten
Ätzstoppschicht (42) abgeschieden.
Fig. 32 veranschaulicht einen Schritt zur Bildung eines ersten
Abstandshalters (83) und eines Musters (82a) aus einer Schicht
eines dritten Materials. Dieser Schritt wird in derselben Weise
durchgeführt, wie zu den Fig. 25 und 26 des Ausführungsbei
spiels 5 beschrieben, wobei die oben erhaltene zweite Ätzstopp
schicht (51) verwendet wird, mit der Ausnahme, daß für das
Muster (82a) aus dem dritten Material ein Material mit hin
sichtlich eines beliebigen Ätzvorgangs derselben Ätzrate wie
diejenige des das Muster (78′) aus dem ersten Material bilden
den Materials, zum Beispiel polykristallines Silizium, ver
wendet wird.
Fig. 33 veranschaulicht einen Schritt zur Bildung eines Ab
standshalters (90a) aus einer Schicht eines vierten Materials
als eine äußere Ätzmaske zur jeweiligen Erzeugung eines äußeren
Zylinders sowie eines Musters (90b) aus der Schicht des vierten
Materials als einer inneren Ätzmaske zur jeweiligen Erzeugung
eines inneren Zylinders. Hierzu wird nach dem Entfernen des er
sten Abstandshalters (83) und des Musters (80′) aus dem zweiten
Material ein viertes Material, zum Beispiel ein Nitrid, auf die
resultierende Struktur aufgebracht, um die Schicht aus dem
vierten Material zu bilden, die dann anisotrop geätzt wird, bis
die Oberseiten des Musters (78′) aus dem ersten Material und
des Musters (82a) aus dem dritten Material freiliegen, um den
Abstandshalter (90a) aus dem vierten Material als äußere Ätz
maske zur jeweiligen Erzeugung des äußeren Zylinders und das
Muster (90b) aus dem vierten Material als innere Ätzmaske zur
jeweiligen Erzeugung eines inneren Zylinders zu bilden. Wenn
anstelle der natürlichen Oxidschicht eine eigens hergestellte
Oxidschicht oder eine Nitridschicht als zweite Ätzstoppschicht
verwendet wird, kann dieses Oxid oder Nitrid als die Schicht
aus dem vierten Material auf die resultierende Struktur, auf
der das Muster (78′) aus dem ersten Material und das Muster
(82a) aus dem dritten Material gebildet sind, aufgebracht
werden.
Fig. 34 veranschaulicht einen Schritt zur Bildung von Speicher
elektroden (100). Hierfür wird nach der Schrittfolge von Fig.
33 unter Verwendung des Musters (78′) aus dem ersten Material,
des Musters (82a) aus dem dritten Material sowie des Abstands
halters und des Musters (90a und 90b) aus dem vierten Material
als Ätzmaske der Bereich der zweiten Ätzstoppschicht (51), der
zwischen Teilen des als äußere Ätzmaske fungierenden Abstands
halters (90a) aus dem vierten Material liegt, selektiv ent
fernt, um den entsprechenden Bereich der Oberseite der ersten
leitfähigen Schicht (50) zwischen diesen Teilen des Abstands
halters (90a) aus dem vierten Material freizulegen. Anschlie
ßend werden das Muster (78′) aus dem ersten Material, das Mu
ster (82a) aus dem dritten Material sowie der freigelegte Be
reich der ersten leitfähigen Schicht (50) zwischen diesen Tei
len des Abstandshalters (90a) aus dem vierten Material entfernt,
so daß ein Muster der ersten leitfähigen Schicht entsteht, das
zwischen diesen Teilen des Abstandshalters (90a) aus dem vier
ten Material jeweils eine Vertiefung aufweist (von einer ähnli
chen Gestalt wie diejenigen des Musters (50c) der ersten leit
fähigen Schicht in Fig. 28). Nach Entfernen des Musters (78′)
aus dem ersten Material und des Musters (82a) aus dem dritten
Material werden dann der hierdurch freigelegte Bereich der
zweiten Ätzstoppschicht (51) sowie die erste leitfähige Schicht
(50) anisotrop geätzt, bis die Oberseite der ersten isolieren
den Zwischenschicht (44) freiliegt.
Fig. 35 veranschaulicht einen Schritt zur Bildung einer dünnen
dielektrischen Schicht (110) und einer Plattenelektrode (120)
zur Vervollständigung der Kondensatoren. Hierzu werden nach dem
Entfernen des Abstandshalters und des Musters (90a und 90b) aus
dem vierten Material sowie der ersten isolierenden Zwischen
schicht (44) die dünne dielektrische Schicht (110) sowie die
Plattenelektrode (120) in derselben Weise wie im Ausführungs
beispiel 1 aufgebracht, wodurch die Kondensatoren vervoll
ständigt sind, die jeweils eine Speicherelektrode (100), eine
dielektrische Schicht (110) und eine Plattenelektrode (120)
beinhalten.
Gemäß dem vorliegenden Beispiel (Ausführungsbeispiel 6) kann
durch Verwendung der auf der ersten leitfähigen Schicht gebil
deten zweiten Ätzstoppschicht die jeweilige Speicherelektrode
mit einer Doppelzylinderstruktur gebildet werden, bei der beide
Zylinder gleich hoch sind.
Gemäß der vorliegenden Erfindung kann die Speicherelektrode
jedes Kondensators aus einer einzigen leitfähigen Schicht
erhalten werden. Dies verhindert Einflüsse durch eine natür
liche Oxidschicht zwischen verschiedenen leitfähigen Schichten.
Die Speicherelektrode ist aus einem Stück dieser leitfähigen
Schicht, d. h. einlagig, gebildet, so daß sie nicht leicht
bricht, während durch das Vorsehen eines inneren und eines
äußeren Zylinders, die gleich hoch sind, eine große Zellen
kapazität sichergestellt wird. Die so geformte Speicher
elektrode unterliegt auch nicht der Gefahr des Brechens auf
grund schwacher Bindungskräfte zwischen einzelnen Schicht
teilen, wie dies der Fall ist, wenn die Speicherelektrode aus
mehreren separat gebildeten Schichten aufgebaut ist.
Da die Speicherelektrode der vorliegenden Erfindung keine
scharfen Enden aufweist, wird das Auftreten von Leckströmen
verhindert. Außerdem wird die Bildung von Speicherelektroden
mit schrägen Wänden verhindert, da zur Bildung der Speicher
elektrode die leitfähige Schicht direkt unter Verwendung einer
Ätzmaske geätzt wird. So kann die Bildung von Hohlräumen ver
hindert werden, wodurch sich bei Anwendung der vorliegenden
Erfindung die Zuverlässigkeit für das Halbleiterspeicherbau
element erhöht.
Darüber hinaus läßt sich die Unterseite des Speicherelektroden
hauptteils als effektiver Zellenkapazitätsbereich verwenden,
was die Zellenkapazität für hohe Integrationsdichten erhöht.
Weiterhin ist es möglich, die Speicherelektrode mit einem
rippenförmig strukturierten Elektrodenzusatzteil unterhalb des
doppelzylindrischen Elektrodenhauptteils auszubilden. Auch dies
vergrößert die Zellenkapazität.
Es versteht sich, daß der Fachmann neben den oben beschriebenen
Ausführungsbeispielen durch naheliegende Änderungen in der
Gestaltung und sonstigen Details weitere Beispiele im Rahmen
der Erfindung, wie sie durch die beigefügten Patentansprüche
festgelegt ist, vorzunehmen vermag.
Claims (17)
1. Verfahren zur Herstellung eines Kondensators für ein
Halbleiterspeicherbauelement, gekennzeichnet durch folgende
Schritte:
- - Erzeugen einer leitfähigen Struktur (50a; 50b; 50c) auf einem Halbleitersubstrat (10);
- - Bilden einer äußeren Ätzmaske (62a; 58a; 86a; 90a) zur Erzeu gung eines äußeren Zylinders aus der leitfähigen Struktur so wie einer inneren Ätzmaske (62b; 58b; 86b; 90b) zur Erzeugung eines inneren Zylinders aus der leitfähigen Struktur;
- - Anisotropes Ätzen der leitfähigen Struktur unter Verwendung der äußeren und der inneren Ätzmaske zur Erzeugung einer er sten Elektrode (100) mit Doppelzylinderstruktur;
- - Entfernen der äußeren und der inneren Ätzmaske;
- - Aufbringen einer dünnen dielektrischen Schicht (110) auf die Oberfläche der ersten Elektrode (100); und
- - Bilden einer zweiten Elektrode (120) auf der dielektrischen Schicht (110).
2. Verfahren nach Anspruch 1, weiter dadurch gekennzeich
net, daß die leitfähige Struktur aus einem in individuelle
Zelleneinheiten unterteilten leitfähigen Muster (50a; 50b) be
steht.
3. Verfahren nach Anspruch 2, weiter dadurch gekennzeich
net, daß das leitfähige Muster (50b) in Randnähe einen vor
stehend abgestuften Teil aufweist.
4. Verfahren nach Anspruch 3, weiter dadurch gekennzeich
net, daß als äußere Ätzmaske ein Abstandshalter (58a) an der
äußeren Seitenwand des vorstehend abgestuften Teils und als
innere Ätzmaske ein Abstandshalter (58b) an der inneren
Seitenwand des vor stehend abgestuften Teils des leitfähigen
Musters (50b) erzeugt werden.
5. Verfahren nach Anspruch 4, weiter dadurch gekennzeich
net, daß zur Bildung des leitfähigen Musters (50b) und der die
äußere und innere Ätzmaske bildenden Abstandshalter (58a, 58b)
folgende Schritte durchgeführt werden:
- - Aufbringen einer leitfähigen Schicht (50) auf das Halbleiter substrat (10);
- - Erzeugen eines in individuelle Zelleneinheiten unterteilten Musters (52) aus einem ersten Material auf der leitfähigen Schicht (50);
- - Bilden eines ersten Abstandshalters (54) an der Seitenwand des Musters (52) aus dem ersten Material;
- - Bilden eines zweiten Abstandshalters (56) an der Seitenwand des ersten Abstandshalters (54);
- - anisotropes Ätzen der leitfähigen Schicht (50) unter Verwen dung des Musters (52) aus dem ersten Material sowie des er sten und des zweiten Abstandshalters (54 und 56) als Ätzmaske zur Erzeugung eines vorläufigen, in individuelle Zellenein heiten unterteilten leitfähigen Musters (50a);
- - Entfernen des Musters (52) aus dem ersten Material und des zweiten Abstandshalters (56);
- - anisotropes, teilweises Ätzen des vorläufigen leitfähigen Mu sters (50a) unter Verwendung des ersten Abstandshalters (54) als Ätzmaske zur Erzeugung des leitfähigen Musters (50b) mit dem vorstehend abgestuften Teil;
- - Erzeugen des inneren Abstandshalters (58b) an der inneren Seitenwand des vor stehend abgestuften Teils sowie des äußeren Abstandshalters (58a) an der äußeren Seitenwand des vorste hend abgestuften Teils; und
- - Entfernen des ersten Abstandshalters (54).
6. Verfahren nach Anspruch 2, weiter dadurch gekennzeich
net, daß zur Erzeugung des leitfähigen Musters (50a) und von
die äußere und innere Ätzmaske bildenden Abstandshaltern (62a,
62b) folgende Schritte durchgeführt werden:
- - Aufbringen einer leitfähigen Schicht (50) auf das Halbleiter substrat (10);
- - Erzeugen eines in individuelle Zelleneinheiten unterteilten Musters (52) aus einem ersten Material auf der leitfähigen Schicht (50);
- - Bilden eines ersten Abstandshalters (54) an der Seitenwand des Musters (52) aus dem ersten Material;
- - Bilden eines zweiten Abstandshalters (56) an der Seitenwand der ersten Abstandshalters (54);
- - anisotropes Ätzen der leitfähigen Schicht (50) unter Verwen dung des Musters (52) aus dem ersten Material sowie des er sten und des zweiten Abstandshalters (54 und 56) als Ätzmaske zur Erzeugung des in individuelle Zelleneinheiten unterteil ten leitfähigen Musters (50a);
- - Entfernen des Musters (52) aus dem ersten Material und des zweiten Abstandshalters (56);
- - Erzeugen eines inneren Abstandshalters (62b) an der inneren Seitenwand des ersten Abstandshalters (54) sowie eines äuße ren Abstandshalters (62a) an der äußeren Seitenwand des er sten Abstandshalters (54); und
- - Entfernen der ersten Abstandshalters (54).
7. Verfahren nach einem der Ansprüche 2 bis 6, weiter
dadurch gekennzeichnet, daß vor der Erzeugung des leitfähigen
Musters (50a; 50b) Schritte zum Aufbringen einer Ätzstopp
schicht (42) sowie einer ersten, einer zweiten und einer
dritten Abstandsschicht (44, 46 und 48) auf das Halbleiter
substrat (10) durchgeführt werden.
8. Verfahren nach Anspruch 7, weiter dadurch gekennzeich
net, daß für die erste und die dritte Abstandsschicht (44 und
48) ein Oxid und für die zweite Abstandsschicht (46) ein Nitrid
verwendet werden.
9. Verfahren nach Anspruch 7, weiter dadurch gekennzeich
net, daß die erste und die dritte Abstandsschicht (44 und 48)
aus einem Oxid und die zweite Abstandsschicht (46) aus einem
leitfähigen Material bestehen und daß die zweite Abstands
schicht (46) während der Erzeugung des leitfähigen Musters
(50a; 50b) zur Bildung eines rippenförmig strukturierten
Elektrodenzusatzteils (100c), der unterhalb des zylindrischen
Elektrodenhauptteils (100a) liegt und mit diesem elektrisch
verbunden ist, in individuelle Zelleneinheiten unterteilt wird.
10. Verfahren nach Anspruch 1, weiter dadurch gekennzeich
net, daß die leitfähige Struktur aus einem Muster (50c) einer
leitfähigen Schicht (50) besteht, das außerhalb der äußeren
Ätzmaske (86a; 90a) eine Vertiefung aufweist.
11. Verfahren nach Anspruch 10, weiter dadurch gekennzeich
net, daß das Muster (50c) der leitfähigen Schicht und die
äußere (86a; 90a) und innere Ätzmaske (86b; 90b) mit folgenden
Schritten gebildet werden:
- - Aufbringen einer leitfähigen Schicht (50) auf das Halbleiter substrat (10);
- - Aufbringen einer Schicht (78) aus einem ersten Material auf die leitfähige Schicht (50);
- - Erzeugen eines in individuelle Zelleneinheiten unterteilten Mehrschichtmusters (83), das aus einem Muster (80a) eines zweiten Materials und einem Muster (82a) eines dritten Mate rials besteht;
- - Bilden eines ersten Abstandshalters (84) an der Seitenwand des Mehrschichtmusters (83);
- - anisotropes Ätzen der Schicht aus dem ersten Material (78) unter Verwendung des ersten Abstandshalters (84) und des Mu sters (82a) aus dem dritten Material als Ätzmaske zur Erzeu gung eines Musters (78a) aus dem ersten Material;
- - Entfernen des ersten Abstandshalters (84) und des Musters (82a) aus dem dritten Material;
- - Bilden der äußeren Ätzmaske (86a) an der Seitenwand des Mu sters (78a) aus dem ersten Material sowie der inneren Ätz maske (86b) an der Seitenwand des Musters (80a) aus dem zwei ten Material; und
- - Entfernen des Musters (80a) aus dem zweiten Material und Er zeugen der Vertiefung in der leitfähigen Schicht (50) zum Er halten des Musters (50c) der leitfähigen Schicht.
12. Verfahren nach Anspruch 11, weiter dadurch gekenn
zeichnet, daß nach dem Schritt zum Entfernen des Musters (80a)
aus dem zweiten Material und der Erzeugung der Vertiefung in
der leitfähigen Schicht (50) das Muster (78a) aus dem ersten
Material anisotrop geätzt wird.
13. Verfahren nach Anspruch 12, weiter dadurch gekennzeich
net, daß nach dem anisotropen Ätzen des Musters (78a) aus dem
ersten Material das Muster (50c) der leitfähigen Schicht
anisotrop geätzt wird.
14. Verfahren nach einem der Ansprüche 11 bis 13, weiter
dadurch gekennzeichnet, daß die äußere und die innere Ätzmaske
von einem zweiten und einem dritten Abstandshalter (86a und
86b) gebildet sind, die durch Aufbringen einer Schicht aus dem
dritten Material auf die nach dem Schritt des Entfernens des
ersten Abstandshalters (84) und des Musters (82a) aus dem
dritten Material erhaltenen Struktur und anschließendes
anisotropes Ätzen der Schicht aus dem dritten Material erzeugt
werden.
15. Verfahren nach Anspruch 10, weiter dadurch gekennzeich
net, daß zur Bildung des eine Vertiefung aufweisenden Musters
(50c) der leitfähigen Schicht und der äußeren und inneren Ätz
maske (90a, 90b) folgende Schritte durchgeführt werden;
- - Aufbringen einer leitfähigen Schicht (50) auf das Halbleiter substrat (10);
- - Erzeugen eines in individuelle Zelleneinheiten unterteilten, aus einem Muster (78′) eines ersten Materials und einem Mu ster (80′) eines zweiten Materials bestehenden Mehrschicht musters (79) auf der leitfähigen Schicht (50);
- - Bilden einer das Mehrschichtmuster (79) bedeckenden Schicht (82) aus einem dritten Material mit einem vertieften Bereich;
- - Erzeugen eines ersten Abstandshalters (83) an der Seitenwand des vertieften Bereichs;
- - anisotropes Ätzen der Schicht (82) aus dem dritten Material unter Verwendung des ersten Abstandshalters (83) als Ätzmaske zur Erzeugung eines Musters (82a) aus dem dritten Material unterhalb des ersten Abstandshalters (83);
- - Entfernen des ersten Abstandshalters (83) und des Musters (80′) aus dem zweiten Material;
- - Erzeugen der äußeren Ätzmaske (90a) an der äußeren Seiten wand des Musters (82a) aus dem dritten Material und der inne ren Ätzmaske (90b) zwischen dem Muster (82a) aus dem dritten Material und dem Muster (78′) aus dem ersten Material;
- - teilweises Ätzen der leitfähigen Schicht (50) unter Verwen dung der äußeren und inneren Ätzmaske (90a, 90b), des Musters (82a) aus dem dritten Material und des Musters (78′) aus dem ersten Material als Ätzmaske zur Erzeugung des Musters (50c) der leitfähigen Schicht mit einer Vertiefung; und
- - Entfernen des Musters (78′) aus dem ersten Material und des Musters (82a) aus dem dritten Material.
16. Verfahren nach Anspruch 15, weiter dadurch gekenn
zeichnet, daß vor dem Schritt zur Erzeugung des Mehrschicht
musters (79) ein Schritt zum Aufbringen einer zweiten Ätzstopp
schicht (51) auf die leitfähige Schicht (50) durchgeführt wird.
17. Verfahren nach Anspruch 15 oder 16, weiter dadurch
gekennzeichnet, daß die äußere Ätzmaske von einem zweiten
Abstandshalter (90a) aus einem vierten Material und die innere
Ätzmaske von einem Muster (90b) aus dem vierten Material gebil
det sind und daß nach dem Entfernen des Musters (78′) aus dem
ersten Material und des Musters (82a) aus dem dritten Material
das Muster (50c) der leitfähigen Schicht unter Verwendung des
zweiten Abstandshalters (90a) und des Musters (90b) aus dem
vierten Material anisotrop geätzt wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR92-12648 | 1992-07-15 | ||
KR92012648A KR960008865B1 (en) | 1992-07-15 | 1992-07-15 | Method for manufacturing a capacitor in semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4323363A1 true DE4323363A1 (de) | 1994-01-20 |
DE4323363B4 DE4323363B4 (de) | 2006-11-23 |
Family
ID=19336407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4323363A Expired - Lifetime DE4323363B4 (de) | 1992-07-15 | 1993-07-13 | Verfahren zur Herstellung eines Kondensators für ein Halbleiterspeicherbauelement |
Country Status (4)
Country | Link |
---|---|
US (1) | US5399518A (de) |
JP (1) | JP3940440B2 (de) |
KR (1) | KR960008865B1 (de) |
DE (1) | DE4323363B4 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2752486A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs |
FR2752488A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur de type en arbre |
NL1006113C2 (nl) * | 1997-05-22 | 1998-11-25 | United Microelectronics Corp | Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel. |
Families Citing this family (67)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0132859B1 (ko) * | 1993-11-24 | 1998-04-16 | 김광호 | 반도체장치의 커패시터 제조방법 |
JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US5451537A (en) * | 1994-08-12 | 1995-09-19 | Industrial Technology Research Institute | Method of forming a DRAM stack capacitor with ladder storage node |
US5573963A (en) * | 1995-05-03 | 1996-11-12 | Vanguard International Semiconductor Corporation | Method of forming self-aligned twin tub CMOS devices |
US5834320A (en) * | 1995-06-05 | 1998-11-10 | Motorola, Inc. | Method of assembling a semiconductor device using a magnet |
US5789291A (en) * | 1995-08-07 | 1998-08-04 | Vanguard International Semiconductor Corporation | Dram cell capacitor fabrication method |
US5643819A (en) * | 1995-10-30 | 1997-07-01 | Vanguard International Semiconductor Corporation | Method of fabricating fork-shaped stacked capacitors for DRAM cells |
JPH09191088A (ja) * | 1995-11-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
US5543345A (en) * | 1995-12-27 | 1996-08-06 | Vanguard International Semiconductor Corp. | Method for fabricating crown capacitors for a dram cell |
US5712202A (en) * | 1995-12-27 | 1998-01-27 | Vanguard International Semiconductor Corporation | Method for fabricating a multiple walled crown capacitor of a semiconductor device |
US5656532A (en) * | 1996-01-11 | 1997-08-12 | Vanguard International Semiconductor Corporation | Method for fabricating a coaxial capacitor of a semiconductor device |
US5733808A (en) * | 1996-01-16 | 1998-03-31 | Vanguard International Semiconductor Corporation | Method for fabricating a cylindrical capacitor for a semiconductor device |
US5552334A (en) * | 1996-01-22 | 1996-09-03 | Vanguard International Semiconductor Company | Method for fabricating a Y-shaped capacitor in a DRAM cell |
US5607874A (en) * | 1996-02-02 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a DRAM cell with a T shaped storage capacitor |
US5856220A (en) * | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
US5946566A (en) * | 1996-03-01 | 1999-08-31 | Ace Memory, Inc. | Method of making a smaller geometry high capacity stacked DRAM device |
US5604148A (en) * | 1996-03-08 | 1997-02-18 | United Microelectronics Corporation | Process of fabricating stacked capacitor configuration for dynamic random access memory |
US5677221A (en) * | 1996-06-19 | 1997-10-14 | Vanguard International Semiconductor Corp. | Method of manufacture DRAM capacitor with reduced layout area |
TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
TW312037B (en) * | 1996-08-07 | 1997-08-01 | United Microelectronics Corp | Manufacturing method of capacitor of dynamic random access memory |
GB2324409A (en) * | 1996-08-07 | 1998-10-21 | United Microelectronics Corp | Method of forming data storage capacitors in dynamic random access memory cells |
US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
TW308727B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
TW306064B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 6) |
TW308729B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (3) |
TW312828B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(5) |
TW366592B (en) * | 1996-08-16 | 1999-08-11 | United Microelectronics Corp | DRAM memory and the manufacturing method for the memory cells |
TW304288B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
US5739060A (en) * | 1996-08-16 | 1998-04-14 | United Microelecrtronics Corporation | Method of fabricating a capacitor structure for a semiconductor memory device |
TW306036B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 2) |
TW312829B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Semiconductor memory device with capacitor(6) |
US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
US5670410A (en) * | 1996-09-25 | 1997-09-23 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of forming integrated CMP stopper and analog capacitor |
US5677223A (en) * | 1996-10-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for manufacturing a DRAM with reduced cell area |
US5731130A (en) * | 1996-11-12 | 1998-03-24 | Vanguard International Semiconductor Corporation | Method for fabricating stacked capacitors on dynamic random access memory cells |
KR100466454B1 (ko) * | 1997-02-04 | 2005-07-25 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
TW418462B (en) * | 1997-02-04 | 2001-01-11 | Matsushita Electronics Corp | Semiconductor device and manufacturing method thereof |
US5893748A (en) * | 1997-02-10 | 1999-04-13 | Advanced Micro Devices, Inc. | Method for producing semiconductor devices with small contacts, vias, or damascene trenches |
US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
US5851603A (en) * | 1997-07-14 | 1998-12-22 | Vanguard International Semiconductor Corporation | Method for making a plasma-enhanced chemical vapor deposited SiO2 Si3 N4 multilayer passivation layer for semiconductor applications |
US5926710A (en) * | 1997-10-23 | 1999-07-20 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory cells using a novel stacked capacitor process |
US5854105A (en) * | 1997-11-05 | 1998-12-29 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts |
US5851877A (en) * | 1998-01-06 | 1998-12-22 | Vanguard International Semiconductor Corporation | Method of forming a crown shape capacitor |
TW382810B (en) * | 1998-03-20 | 2000-02-21 | United Semiconductor Corp | Method of fabricating stack capacitor |
JP3235565B2 (ja) | 1998-04-30 | 2001-12-04 | 日本電気株式会社 | 半導体不揮発性記憶装置の製造方法 |
TW410471B (en) * | 1998-05-22 | 2000-11-01 | United Microelectronics Corp | Manufacturing method for dual cylinder capacitor |
GB2341271B (en) * | 1998-09-01 | 2001-04-18 | United Semiconductor Corp | Method of fabricating capacitor |
US6121108A (en) * | 1998-10-28 | 2000-09-19 | United Microelectroincs Corp. | Method for fabricating a capacitor in a dynamic random access memory |
US6030878A (en) * | 1998-11-25 | 2000-02-29 | United Microelectronics Corp. | Method of fabricating a dynamic random access memory capacitor |
US6403416B1 (en) | 1999-01-07 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM) |
TW415084B (en) * | 1999-03-05 | 2000-12-11 | Nanya Technology Corp | Fabrication method of crown-shaped capacitor structure |
TW413932B (en) * | 1999-03-05 | 2000-12-01 | Nanya Plastics Corp | Manufacturing method of crown-type capacitor structure |
US6136661A (en) * | 1999-06-14 | 2000-10-24 | Vanguard International Semiconductor Corporation | Method to fabricate capacitor structures with very narrow features using silyated photoresist |
US6130127A (en) * | 1999-07-23 | 2000-10-10 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory cells having cactus-shaped stacked capacitors with increased capacitance |
US6372151B1 (en) | 1999-07-27 | 2002-04-16 | Applied Materials, Inc. | Storage poly process without carbon contamination |
KR100380279B1 (ko) * | 2000-10-26 | 2003-04-16 | 주식회사 하이닉스반도체 | 커패시터의 제조방법 |
US6686235B2 (en) | 2001-04-12 | 2004-02-03 | Micron Technology, Inc. | Buried digit spacer-separated capacitor array |
AU2003221004A1 (en) * | 2002-03-29 | 2003-10-13 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
KR100670396B1 (ko) * | 2004-12-30 | 2007-01-16 | 동부일렉트로닉스 주식회사 | 사이드 로브 현상을 이용한 실린더형 커패시터 형성 방법 |
KR100674970B1 (ko) * | 2005-04-21 | 2007-01-26 | 삼성전자주식회사 | 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 |
TWI404192B (zh) * | 2009-12-29 | 2013-08-01 | Taiwan Memory Corp | 冠狀電容器之製造方法 |
JP6408372B2 (ja) * | 2014-03-31 | 2018-10-17 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及びその駆動制御方法、並びに、電子機器 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2644908B2 (ja) * | 1990-06-25 | 1997-08-25 | 松下電子工業株式会社 | 半導体装置の製造方法 |
KR930009583B1 (ko) * | 1990-11-29 | 1993-10-07 | 삼성전자 주식회사 | 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법 |
US5061650A (en) * | 1991-01-17 | 1991-10-29 | Micron Technology, Inc. | Method for formation of a stacked capacitor |
US5084405A (en) * | 1991-06-07 | 1992-01-28 | Micron Technology, Inc. | Process to fabricate a double ring stacked cell structure |
TW243541B (de) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
US5266512A (en) * | 1991-10-23 | 1993-11-30 | Motorola, Inc. | Method for forming a nested surface capacitor |
US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
-
1992
- 1992-07-15 KR KR92012648A patent/KR960008865B1/ko not_active IP Right Cessation
-
1993
- 1993-07-13 DE DE4323363A patent/DE4323363B4/de not_active Expired - Lifetime
- 1993-07-13 JP JP17319293A patent/JP3940440B2/ja not_active Expired - Fee Related
- 1993-07-15 US US08/091,369 patent/US5399518A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2752486A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs |
FR2752488A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur de type en arbre |
NL1006113C2 (nl) * | 1997-05-22 | 1998-11-25 | United Microelectronics Corp | Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel. |
Also Published As
Publication number | Publication date |
---|---|
JPH06188384A (ja) | 1994-07-08 |
US5399518A (en) | 1995-03-21 |
KR960008865B1 (en) | 1996-07-05 |
DE4323363B4 (de) | 2006-11-23 |
JP3940440B2 (ja) | 2007-07-04 |
KR940003029A (ko) | 1994-02-19 |
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