JP3235565B2 - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に、メモリセルの製造方法に関す
る。
憶装置に係わり、特に、メモリセルの製造方法に関す
る。
【０００２】
【従来の技術】図１８は一般的な従来のフローティング
ゲート型半導体不揮発性記憶装置の断面図である。これ
はＰ型シリコン基板１００の表面のフィールド絶縁膜１
０１により、隣り合う領域と電気的に絶縁されたメモリ
セル領域に互いに離間してＮ型のソース１０９・ドレイ
ン１１０が形成され、ドレインとソースによりはさまれ
た領域にはメモリセルのチャネル領域１１３が形成され
る。チャネル領域１１３上には第１のゲート絶縁膜１０
２を介してフローティングゲート１０３が設けられ、こ
のフローティングゲート１０３上には第２のゲート絶縁
膜１１１を介してコントロールゲート１１２が形成され
る。
ゲート型半導体不揮発性記憶装置の断面図である。これ
はＰ型シリコン基板１００の表面のフィールド絶縁膜１
０１により、隣り合う領域と電気的に絶縁されたメモリ
セル領域に互いに離間してＮ型のソース１０９・ドレイ
ン１１０が形成され、ドレインとソースによりはさまれ
た領域にはメモリセルのチャネル領域１１３が形成され
る。チャネル領域１１３上には第１のゲート絶縁膜１０
２を介してフローティングゲート１０３が設けられ、こ
のフローティングゲート１０３上には第２のゲート絶縁
膜１１１を介してコントロールゲート１１２が形成され
る。
【０００３】製造方法としてはシリコン基板１００上に
フィールド絶縁膜１０１、第１のゲート絶縁膜１０２、
チャネル領域１１３等を形成したあと、表面に多結晶シ
リコン膜を堆積し、これをフローティングゲートの形状
に加工した後、Ｎ型不純物を導入してフローティングゲ
ート１０３、ドレイン１１０、およびソース１０９を形
成し、この表面に熱酸化によるシリコン酸化膜を形成
し、このシリコン酸化膜のみ、あるいはシリコン窒化膜
との積層膜からなる第２のゲート絶縁膜１１１を形成す
る。さらに、コントロールゲート１１２を形成し、スタ
ックゲート型半導体不揮発性記憶装置が形成される。
フィールド絶縁膜１０１、第１のゲート絶縁膜１０２、
チャネル領域１１３等を形成したあと、表面に多結晶シ
リコン膜を堆積し、これをフローティングゲートの形状
に加工した後、Ｎ型不純物を導入してフローティングゲ
ート１０３、ドレイン１１０、およびソース１０９を形
成し、この表面に熱酸化によるシリコン酸化膜を形成
し、このシリコン酸化膜のみ、あるいはシリコン窒化膜
との積層膜からなる第２のゲート絶縁膜１１１を形成す
る。さらに、コントロールゲート１１２を形成し、スタ
ックゲート型半導体不揮発性記憶装置が形成される。
【０００４】不揮発性記憶装置の書込特性は第１のゲー
ト絶縁膜１０２によるチャネル領域１１３とフローティ
ングゲート１０３間の接合容量、および第２のゲート絶
縁膜１１１によるフローティングゲートゲート１０３と
コントロールゲート１１２間の接合容量の容量分割によ
り定まり、実効的にフローティングゲート１０３に印加
される電圧を大きくするためには第２ゲート絶縁膜１１
１によるフローティングゲート１０３、コントロールゲ
ート１１２間の接合容量を大きくする必要性がある。
ト絶縁膜１０２によるチャネル領域１１３とフローティ
ングゲート１０３間の接合容量、および第２のゲート絶
縁膜１１１によるフローティングゲートゲート１０３と
コントロールゲート１１２間の接合容量の容量分割によ
り定まり、実効的にフローティングゲート１０３に印加
される電圧を大きくするためには第２ゲート絶縁膜１１
１によるフローティングゲート１０３、コントロールゲ
ート１１２間の接合容量を大きくする必要性がある。
【０００５】これに対する対処方法として、フローティ
ングゲートをフィールド絶縁膜上に平面的に延在させて
いた。このため、スタックゲート型半導体不揮発装置の
大容量化が困難であった。そこで、図１７に示されるよ
うに第１のゲート酸化膜２０２を介して半導体基板１０
０上に形成したフローティングゲート２０３と、前記フ
ローティングゲート２０３と第２ゲート絶縁膜２１１を
介して容量接合するコントロールゲート２１２とからな
るフローティングゲート型半導体不揮発性記憶装置にお
いて、下地形状を反映して形成される凹形状より、深い
凹形状のフローティングゲートを有し、前記フローティ
ングゲートの少なくとも凹状の内側側壁表面に第２のゲ
ート絶縁膜が形成されている構造が発明された（特開平
４−７４４７７号公報）。
ングゲートをフィールド絶縁膜上に平面的に延在させて
いた。このため、スタックゲート型半導体不揮発装置の
大容量化が困難であった。そこで、図１７に示されるよ
うに第１のゲート酸化膜２０２を介して半導体基板１０
０上に形成したフローティングゲート２０３と、前記フ
ローティングゲート２０３と第２ゲート絶縁膜２１１を
介して容量接合するコントロールゲート２１２とからな
るフローティングゲート型半導体不揮発性記憶装置にお
いて、下地形状を反映して形成される凹形状より、深い
凹形状のフローティングゲートを有し、前記フローティ
ングゲートの少なくとも凹状の内側側壁表面に第２のゲ
ート絶縁膜が形成されている構造が発明された（特開平
４−７４４７７号公報）。
【０００６】しかしながら、浮遊ゲートポリシリコン膜
２１１，１１１を図１７，１８に示すように凹形状に加
工する際、一度のフォトリソグラフィーで一つの溝しか
形成することが出来なかった。このため、フローティン
グゲート・コントロールゲート間の接合容量の増加は溝
の深さのみに律速され、容量を増加させることが出来な
いという欠点があった。
２１１，１１１を図１７，１８に示すように凹形状に加
工する際、一度のフォトリソグラフィーで一つの溝しか
形成することが出来なかった。このため、フローティン
グゲート・コントロールゲート間の接合容量の増加は溝
の深さのみに律速され、容量を増加させることが出来な
いという欠点があった。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、シリコン酸化膜、
シリコン窒化膜を交互に成膜、エッチバックすることで
形成するハードマスクによって、自己整合的にフローテ
ィングゲートの形状を２つ以上の溝を有する凹状に形成
すると共に、それに沿うように第２のゲート絶縁膜及び
コントロールゲートを形成することで、コントロールゲ
ート・フローティングゲート間の接合容量を増大させ、
以て、低電圧、高速動作を実現するようにした新規な半
導体不揮発性記憶装置の製造方法を提供することにあ
る。
した従来技術の欠点を改良し、特に、シリコン酸化膜、
シリコン窒化膜を交互に成膜、エッチバックすることで
形成するハードマスクによって、自己整合的にフローテ
ィングゲートの形状を２つ以上の溝を有する凹状に形成
すると共に、それに沿うように第２のゲート絶縁膜及び
コントロールゲートを形成することで、コントロールゲ
ート・フローティングゲート間の接合容量を増大させ、
以て、低電圧、高速動作を実現するようにした新規な半
導体不揮発性記憶装置の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００９】又、本発明に係る半導体不揮発性記憶装置
の製造方法の第１態様は、第１のゲート絶縁膜を介して
半導体基板上に形成したフローティングゲートと、前記
フローティングゲート上に形成した第２のゲート絶縁膜
と、この第２のゲート絶縁膜を介して設けられたコント
ロールゲートとを備えた半導体不揮発性記憶装置の製造
方法において、素子領域内に前記第１のゲート酸化膜、
ポリシリコン膜、第１のシリコン酸化膜、シリコン窒化
膜を順に堆積させる第１の工程と、前記シリコン窒化膜
を所定の形状に加工する第２の工程と、前記シリコン窒
化膜の側壁に順に第２のシリコン酸化膜、シリコン窒化
膜、第３のシリコン酸化膜のサイドウォールを形成する
と共に、前記ポリシリコン膜を表出させる第３の工程
と、前記表出しているポリシリコン膜をエッチングする
第４の工程と、前記表出しているシリコン窒化膜を除去
すると共に、第１のシリコン酸化膜を表出せしめる第５
の工程と、前記第２及び第３のシリコン酸化膜をマスク
にして、前記表出している第１のシリコン酸化膜を除去
する第６の工程と、前記ポリシリコン膜上の前記第２及
び第３のシリコン酸化膜をマスクとして前記ポリシリコ
ン膜をエッチングして溝を備えたフローティングゲート
を形成する第７の工程と、を含むことを特徴とするもの
であり、又、第２態様は、第１のゲート絶縁膜を介して
半導体基板上に形成したフローティングゲートと、前記
フローティングゲート上に形成した第２のゲート絶縁膜
と、この第２のゲート絶縁膜を介して設けられたコント
ロールゲートとを備えた半導体不揮発性記憶装置の製造
方法において、素子領域内に前記第１のゲート酸化膜、
ポリシリコン膜、第１のシリコン酸化膜、シリコン窒化
膜、第２のシリコン酸化膜を順に堆積させる第１の工程
と、前記第２のシリコン酸化膜を所定の形状に加工する
第２の工程と、前記第２のシリコン酸化膜の側壁にシリ
コン窒化膜のサイドウォールを形成する第３の工程と、
前記表出している第２のシリコン酸化膜を除去する第４
の工程と、残ったシリコン窒化膜の両側の側壁に第３の
シリコン酸化膜のサイドウォールを形成し、前記シリコ
ン窒化膜を表出させる第５の工程と、前記表出している
シリコン窒化膜を除去し、第１のシリコン酸化膜を表出
させる第６の工程と、前記表出している第１のシリコン
酸化膜を除去する第７の工程と、前記ポリシリコン膜上
の第１のシリコン酸化膜、シリコン窒化膜、第３のシリ
コン酸化膜をマスクとしてポリシリコン膜をエッチング
して溝を備えたフローティングゲートを形成する第８の
工程と、を含むことを特徴とするものである。
の製造方法の第１態様は、第１のゲート絶縁膜を介して
半導体基板上に形成したフローティングゲートと、前記
フローティングゲート上に形成した第２のゲート絶縁膜
と、この第２のゲート絶縁膜を介して設けられたコント
ロールゲートとを備えた半導体不揮発性記憶装置の製造
方法において、素子領域内に前記第１のゲート酸化膜、
ポリシリコン膜、第１のシリコン酸化膜、シリコン窒化
膜を順に堆積させる第１の工程と、前記シリコン窒化膜
を所定の形状に加工する第２の工程と、前記シリコン窒
化膜の側壁に順に第２のシリコン酸化膜、シリコン窒化
膜、第３のシリコン酸化膜のサイドウォールを形成する
と共に、前記ポリシリコン膜を表出させる第３の工程
と、前記表出しているポリシリコン膜をエッチングする
第４の工程と、前記表出しているシリコン窒化膜を除去
すると共に、第１のシリコン酸化膜を表出せしめる第５
の工程と、前記第２及び第３のシリコン酸化膜をマスク
にして、前記表出している第１のシリコン酸化膜を除去
する第６の工程と、前記ポリシリコン膜上の前記第２及
び第３のシリコン酸化膜をマスクとして前記ポリシリコ
ン膜をエッチングして溝を備えたフローティングゲート
を形成する第７の工程と、を含むことを特徴とするもの
であり、又、第２態様は、第１のゲート絶縁膜を介して
半導体基板上に形成したフローティングゲートと、前記
フローティングゲート上に形成した第２のゲート絶縁膜
と、この第２のゲート絶縁膜を介して設けられたコント
ロールゲートとを備えた半導体不揮発性記憶装置の製造
方法において、素子領域内に前記第１のゲート酸化膜、
ポリシリコン膜、第１のシリコン酸化膜、シリコン窒化
膜、第２のシリコン酸化膜を順に堆積させる第１の工程
と、前記第２のシリコン酸化膜を所定の形状に加工する
第２の工程と、前記第２のシリコン酸化膜の側壁にシリ
コン窒化膜のサイドウォールを形成する第３の工程と、
前記表出している第２のシリコン酸化膜を除去する第４
の工程と、残ったシリコン窒化膜の両側の側壁に第３の
シリコン酸化膜のサイドウォールを形成し、前記シリコ
ン窒化膜を表出させる第５の工程と、前記表出している
シリコン窒化膜を除去し、第１のシリコン酸化膜を表出
させる第６の工程と、前記表出している第１のシリコン
酸化膜を除去する第７の工程と、前記ポリシリコン膜上
の第１のシリコン酸化膜、シリコン窒化膜、第３のシリ
コン酸化膜をマスクとしてポリシリコン膜をエッチング
して溝を備えたフローティングゲートを形成する第８の
工程と、を含むことを特徴とするものである。
【００１０】
【発明の実施の形態】本発明のスタックゲート型メモリ
セルにおいて、シリコン酸化膜、シリコン窒化膜を交互
に成膜、エッチバックすることで形成するハードマスク
によって、自己整合的にフローティングゲートの形状を
凹状に形成し、それに沿うように第２のゲート絶縁膜及
びコントロールゲートを形成することで、コントロール
ゲート・フローティングゲート間の接合容量を増大さ
せ、その結果、低電圧、高速動作を可能にする。
セルにおいて、シリコン酸化膜、シリコン窒化膜を交互
に成膜、エッチバックすることで形成するハードマスク
によって、自己整合的にフローティングゲートの形状を
凹状に形成し、それに沿うように第２のゲート絶縁膜及
びコントロールゲートを形成することで、コントロール
ゲート・フローティングゲート間の接合容量を増大さ
せ、その結果、低電圧、高速動作を可能にする。
【００１１】
【実施例】以下に、本発明に係わる半導体不揮発性記憶
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図１〜図６は、本発明に係わる半導体不揮発性
記憶装置の製造工程を示す図であって、これらの図に
は、第１のゲート絶縁膜２を介して半導体基板１００上
に形成したフローティングゲート３と、前記フローティ
ングゲート３上に形成した第２のゲート絶縁膜１１と、
この第２のゲート絶縁膜１１を介して設けられたコント
ロールゲート１２とを備えた半導体不揮発性記憶装置に
おいて、前記フローティングゲート３上には少なくとも
二つ以上の溝ｍ１，ｍ２，ｍ３が形成されている半導体
不揮発性記憶装置が示され、又、前記溝の少なくとも一
つは、下地形状ｍ０を反映して形成される溝ｍ１の深さ
よりも深い溝ｍ２であることを特徴とする半導体不揮発
性記憶装置が示されている。
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図１〜図６は、本発明に係わる半導体不揮発性
記憶装置の製造工程を示す図であって、これらの図に
は、第１のゲート絶縁膜２を介して半導体基板１００上
に形成したフローティングゲート３と、前記フローティ
ングゲート３上に形成した第２のゲート絶縁膜１１と、
この第２のゲート絶縁膜１１を介して設けられたコント
ロールゲート１２とを備えた半導体不揮発性記憶装置に
おいて、前記フローティングゲート３上には少なくとも
二つ以上の溝ｍ１，ｍ２，ｍ３が形成されている半導体
不揮発性記憶装置が示され、又、前記溝の少なくとも一
つは、下地形状ｍ０を反映して形成される溝ｍ１の深さ
よりも深い溝ｍ２であることを特徴とする半導体不揮発
性記憶装置が示されている。
【００１２】以下に、本発明を詳細に説明する。本具体
例において用いたメモリでは、半導体膜としてシリコン
膜、ゲート酸化膜としてシリコン酸化膜、容量絶縁膜と
してシリコン酸化膜、シリコン窒化膜、シリコン酸化膜
を積層した膜を、半導体基板としてシリコン基板を用い
ている。 （第１の具体例）本発明の第１の具体例について図１〜
図６を用いて説明する。
例において用いたメモリでは、半導体膜としてシリコン
膜、ゲート酸化膜としてシリコン酸化膜、容量絶縁膜と
してシリコン酸化膜、シリコン窒化膜、シリコン酸化膜
を積層した膜を、半導体基板としてシリコン基板を用い
ている。 （第１の具体例）本発明の第１の具体例について図１〜
図６を用いて説明する。
【００１３】まず、第２（ａ）に示すように、ＬＯＣＯ
Ｓ分離法で素子分離領域１を形成したシリコン基板１０
０上の素子領域に、膜厚８０Åのトンネルゲート酸化膜
（第１のゲート酸化膜）２を熱酸化法により形成する。
その後、フローティングゲート電極用の膜厚３０００Å
のポリシリコン膜３、膜厚３００Åのシリコン酸化膜４
と膜厚１５００Åのシリコン窒化膜５を順にＣＶＤ法で
形成する。このシリコン窒化膜５をフォトリソグラフィ
技術とドライエッチング技術によりストライプ状に加工
する（図２（ｂ））。さらにＣＶＤ法によって膜厚５０
０Åのシリコン酸化膜６を成膜し、エッチバックするこ
とによってストライプ状のシリコン窒化膜５の側壁にシ
リコン酸化膜６のサイドウォールを形成する（図２
（ｃ））。その後、ＣＶＤ法によって膜厚５００Åのシ
リコン窒化膜７を成膜し、エッチバックすることによっ
て先程形成したシリコン酸化膜６側壁の外側にシリコン
窒化膜７のサイドウォールを形成する（図３（ａ））。
さらに再びＣＶＤ法によって膜厚５００Åのシリコン酸
化膜８を成膜し、フローティングゲートとなるポリシリ
コン膜３が表出するまでシリコン酸化膜４をエッチバッ
クすることによって上述のシリコン窒化膜７側壁のさら
に外側にシリコン酸化膜８のサイドウォールを形成する
（図３（ｂ））。その後、ドライエッチングによって１
５００Å程度ポリシリコン膜３をエッチングし（図３
（ｃ））、続いて、ホット燐酸により表出している窒化
膜５，７を除去する（図４（ａ））。その後、ドライエ
ッチングにより表出しているシリコン酸化膜４を５００
〜８００Å程度エッチングし（図４（ｂ））、残ってい
るシリコン酸化膜Ｍをハードマスクとして残り１５００
Å程度のポリシリコン膜３をエッチングし、浮遊ゲート
電極３Ｅを凹型に形成する（図４（ｃ））。フローティ
ングゲート上に残留するシリコン酸化膜Ｍをウェットエ
ッチングによって除去し（図５（ａ））、全面に第２の
ゲート絶縁膜であるＯＮＯ膜（酸化膜−窒化膜−酸化
膜）１１を形成する。さらに、この基板表面全面にコン
トロールゲート電極用ポリシリコン膜１２を堆積し、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のポリシリコンパターン３と直交するパター
ン状に第１のゲート酸化膜であるトンネルゲート酸化膜
２が表出するまでコントロールゲート１２Ｅとなるポリ
シリコン膜１２、第２のゲート絶縁膜１１、フローティ
ングゲート電極となるポリシリコン膜３をエッチング加
工し、これをワード線に該当するコントロールゲート電
極パターンとする。最後に、コントロールゲート電極パ
ターンをマスクにして、砒素のイオン注入を行い、ソー
ス９・ドレイン拡散層１０を形成する（図５（ｂ））。
ソース・ドレイン方向における断面模式図を図５（ｃ）
に示す。
Ｓ分離法で素子分離領域１を形成したシリコン基板１０
０上の素子領域に、膜厚８０Åのトンネルゲート酸化膜
（第１のゲート酸化膜）２を熱酸化法により形成する。
その後、フローティングゲート電極用の膜厚３０００Å
のポリシリコン膜３、膜厚３００Åのシリコン酸化膜４
と膜厚１５００Åのシリコン窒化膜５を順にＣＶＤ法で
形成する。このシリコン窒化膜５をフォトリソグラフィ
技術とドライエッチング技術によりストライプ状に加工
する（図２（ｂ））。さらにＣＶＤ法によって膜厚５０
０Åのシリコン酸化膜６を成膜し、エッチバックするこ
とによってストライプ状のシリコン窒化膜５の側壁にシ
リコン酸化膜６のサイドウォールを形成する（図２
（ｃ））。その後、ＣＶＤ法によって膜厚５００Åのシ
リコン窒化膜７を成膜し、エッチバックすることによっ
て先程形成したシリコン酸化膜６側壁の外側にシリコン
窒化膜７のサイドウォールを形成する（図３（ａ））。
さらに再びＣＶＤ法によって膜厚５００Åのシリコン酸
化膜８を成膜し、フローティングゲートとなるポリシリ
コン膜３が表出するまでシリコン酸化膜４をエッチバッ
クすることによって上述のシリコン窒化膜７側壁のさら
に外側にシリコン酸化膜８のサイドウォールを形成する
（図３（ｂ））。その後、ドライエッチングによって１
５００Å程度ポリシリコン膜３をエッチングし（図３
（ｃ））、続いて、ホット燐酸により表出している窒化
膜５，７を除去する（図４（ａ））。その後、ドライエ
ッチングにより表出しているシリコン酸化膜４を５００
〜８００Å程度エッチングし（図４（ｂ））、残ってい
るシリコン酸化膜Ｍをハードマスクとして残り１５００
Å程度のポリシリコン膜３をエッチングし、浮遊ゲート
電極３Ｅを凹型に形成する（図４（ｃ））。フローティ
ングゲート上に残留するシリコン酸化膜Ｍをウェットエ
ッチングによって除去し（図５（ａ））、全面に第２の
ゲート絶縁膜であるＯＮＯ膜（酸化膜−窒化膜−酸化
膜）１１を形成する。さらに、この基板表面全面にコン
トロールゲート電極用ポリシリコン膜１２を堆積し、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のポリシリコンパターン３と直交するパター
ン状に第１のゲート酸化膜であるトンネルゲート酸化膜
２が表出するまでコントロールゲート１２Ｅとなるポリ
シリコン膜１２、第２のゲート絶縁膜１１、フローティ
ングゲート電極となるポリシリコン膜３をエッチング加
工し、これをワード線に該当するコントロールゲート電
極パターンとする。最後に、コントロールゲート電極パ
ターンをマスクにして、砒素のイオン注入を行い、ソー
ス９・ドレイン拡散層１０を形成する（図５（ｂ））。
ソース・ドレイン方向における断面模式図を図５（ｃ）
に示す。
【００１４】図６はコントロールゲート側から基板をみ
た図であり、溝ｍ１、ｍ２に直行するようにソース領域
９、ドレイン領域１０が設けられている。なお溝ｍ２の
深さは下地形状を反映して形成されるくぼみの深さにく
らべて十分大きいものである。 （第２の具体例）次に、本発明の第２の具体例について
図７〜図１１を用いて説明する。
た図であり、溝ｍ１、ｍ２に直行するようにソース領域
９、ドレイン領域１０が設けられている。なお溝ｍ２の
深さは下地形状を反映して形成されるくぼみの深さにく
らべて十分大きいものである。 （第２の具体例）次に、本発明の第２の具体例について
図７〜図１１を用いて説明する。
【００１５】素子分離はＬＯＣＯＳ分離法に限られたも
のではなく、リセスＬＯＣＯＳや、ＳＴＩ（Ｓｈａｌｌ
ｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）においても
適用可能である。また、フローティングゲートの形状は
素子分離領域まで伸延している形状でなくてもよい。次
に、素子分離領域とオーバーラップしていない具体例に
ついて説明する。
のではなく、リセスＬＯＣＯＳや、ＳＴＩ（Ｓｈａｌｌ
ｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）においても
適用可能である。また、フローティングゲートの形状は
素子分離領域まで伸延している形状でなくてもよい。次
に、素子分離領域とオーバーラップしていない具体例に
ついて説明する。
【００１６】まず、図７（ａ）に示すように、ＬＯＣＯ
Ｓ分離法で素子分離領域１を形成したシリコン基板１０
０上の素子領域に、膜厚８０Åのトンネルゲート酸化膜
２を熱酸化法により形成する。その後、フローティング
ゲート電極用の膜厚３０００Åのポリシリコン膜３、膜
厚３００Åのシリコン酸化膜４と膜厚１５００Åのシリ
コン窒化膜５を順にＣＶＤ法で形成する。このシリコン
窒化膜５をフォトリソグラフィ技術とドライエッチング
技術によりストライプ状に加工する（図７（ｂ））。さ
らにＣＶＤ法によって膜厚５００Åのシリコン酸化膜６
を成膜し、エッチバックすることによってストライプ状
のシリコン窒化膜５の側壁にシリコン酸化膜６のサイド
ウォールを形成する（図７（ｃ））。その後、ＣＶＤ法
によって膜厚５００Åのシリコン窒化膜７を成膜し、エ
ッチバックすることによって先程形成したシリコン酸化
膜６側壁の外側にシリコン窒化膜７のサイドウォールを
形成する（図８（ａ））。さらに再びＣＶＤ法によって
膜厚５００Åのシリコン酸化膜８を成膜し、フローティ
ングゲートとなるポリシリコン膜３が表出するまでエッ
チバックすることによって上述のシリコン窒化膜７側壁
のさらに外側にシリコン酸化膜８のサイドウォールを形
成する（図８（ｂ））。その後、ドライエッチングによ
って１５００Å程度ポリシリコン膜３をエッチングし、
（図８（ｃ））、ホット燐酸により表出している窒化膜
５、７を除去する（図９（ａ））。その後、ドライエッ
チングにより表出しているシリコン酸化膜４を５００〜
８００Å程度エッチングし（図９（ｂ））、残っている
シリコン酸化膜Ｍをハードマスクとして残り１５００Å
程度ポリシリコン膜３をエッチングし、フローティング
ゲート電極３Ｅを凹型に形成し、フローティングゲート
電極パターンをマスクにして砒素のイオン注入を行い、
ソース９・ドレイン拡散層１０を形成する（図９
（ｃ））。フローティングゲート上に残留するシリコン
酸化膜Ｍをウェットエッチングによって除去し（図１０
（ａ））、全面に第２のゲート絶縁膜であるＯＮＯ膜１
１を形成する。さらに、この基板表面全面にコントロー
ルゲート電極用ポリシリコン膜１２を堆積し、フォトリ
ソグラフィ技術とドライエッチングによって、ストライ
プ状のポリシリコンパターン３と直交するパターン状に
第１のゲート酸化膜であるトンネルゲート酸化膜２が表
出するまでコントロールゲート１２Ｅとなるポリシリコ
ン膜１２、第２のゲート絶縁膜１１、フローティングゲ
ート電極となるポリシリコン膜３をエッチング加工し、
これをワード線に該当するコントロールゲート電極パタ
ーンとする（図１０（ｂ））。ソース・ドレインに対し
直交方向における断面模式図を図１０（ｃ）に示す。
Ｓ分離法で素子分離領域１を形成したシリコン基板１０
０上の素子領域に、膜厚８０Åのトンネルゲート酸化膜
２を熱酸化法により形成する。その後、フローティング
ゲート電極用の膜厚３０００Åのポリシリコン膜３、膜
厚３００Åのシリコン酸化膜４と膜厚１５００Åのシリ
コン窒化膜５を順にＣＶＤ法で形成する。このシリコン
窒化膜５をフォトリソグラフィ技術とドライエッチング
技術によりストライプ状に加工する（図７（ｂ））。さ
らにＣＶＤ法によって膜厚５００Åのシリコン酸化膜６
を成膜し、エッチバックすることによってストライプ状
のシリコン窒化膜５の側壁にシリコン酸化膜６のサイド
ウォールを形成する（図７（ｃ））。その後、ＣＶＤ法
によって膜厚５００Åのシリコン窒化膜７を成膜し、エ
ッチバックすることによって先程形成したシリコン酸化
膜６側壁の外側にシリコン窒化膜７のサイドウォールを
形成する（図８（ａ））。さらに再びＣＶＤ法によって
膜厚５００Åのシリコン酸化膜８を成膜し、フローティ
ングゲートとなるポリシリコン膜３が表出するまでエッ
チバックすることによって上述のシリコン窒化膜７側壁
のさらに外側にシリコン酸化膜８のサイドウォールを形
成する（図８（ｂ））。その後、ドライエッチングによ
って１５００Å程度ポリシリコン膜３をエッチングし、
（図８（ｃ））、ホット燐酸により表出している窒化膜
５、７を除去する（図９（ａ））。その後、ドライエッ
チングにより表出しているシリコン酸化膜４を５００〜
８００Å程度エッチングし（図９（ｂ））、残っている
シリコン酸化膜Ｍをハードマスクとして残り１５００Å
程度ポリシリコン膜３をエッチングし、フローティング
ゲート電極３Ｅを凹型に形成し、フローティングゲート
電極パターンをマスクにして砒素のイオン注入を行い、
ソース９・ドレイン拡散層１０を形成する（図９
（ｃ））。フローティングゲート上に残留するシリコン
酸化膜Ｍをウェットエッチングによって除去し（図１０
（ａ））、全面に第２のゲート絶縁膜であるＯＮＯ膜１
１を形成する。さらに、この基板表面全面にコントロー
ルゲート電極用ポリシリコン膜１２を堆積し、フォトリ
ソグラフィ技術とドライエッチングによって、ストライ
プ状のポリシリコンパターン３と直交するパターン状に
第１のゲート酸化膜であるトンネルゲート酸化膜２が表
出するまでコントロールゲート１２Ｅとなるポリシリコ
ン膜１２、第２のゲート絶縁膜１１、フローティングゲ
ート電極となるポリシリコン膜３をエッチング加工し、
これをワード線に該当するコントロールゲート電極パタ
ーンとする（図１０（ｂ））。ソース・ドレインに対し
直交方向における断面模式図を図１０（ｃ）に示す。
【００１７】上記二つの具体例のように、ソース・ドレ
イン拡散層９，１０はコントロールゲートの伸長方向即
ち、溝ｍ１，ｍ２の方向に対し、直交方向に配置しても
よいし、平行に配置してもよい。 （第３の具体例）フォトリソグラフィー技術を追加する
ことによって、さらにフローティングゲート・コントロ
ールゲート間の面積を増加することが出来る。その具体
例を図１２〜図１６を用いて説明する。
イン拡散層９，１０はコントロールゲートの伸長方向即
ち、溝ｍ１，ｍ２の方向に対し、直交方向に配置しても
よいし、平行に配置してもよい。 （第３の具体例）フォトリソグラフィー技術を追加する
ことによって、さらにフローティングゲート・コントロ
ールゲート間の面積を増加することが出来る。その具体
例を図１２〜図１６を用いて説明する。
【００１８】まず、図１２（ａ）に示すように、ＬＯＣ
ＯＳ分離法で素子分離領域１を形成したシリコン基板１
００上の素子領域に、膜厚８０Åのトンネルゲート酸化
膜２を熱酸化法により形成する。その後、フローティン
グゲート電極用の膜厚３０００Åのポリシリコン膜３、
膜厚３００Åのシリコン酸化膜４と、膜厚３００Åのシ
リコン窒化膜５、膜厚１５００Åのシリコン酸化膜６を
順にＣＶＤ法で形成する。このシリコン酸化膜６をフォ
トリソグラフィ技術とドライエッチング技術によりスト
ライプ状に加工する（図１２（ｂ））。さらにＣＶＤ法
によって膜厚５００Åのシリコン窒化膜７を成膜し、エ
ッチバックすることによってストライプ状のシリコン酸
化膜６の側壁にシリコン窒化膜７のサイドウォールを形
成する（図１２（ｃ））。その後、ウェットエッチング
によってシリコン酸化膜６を完全に除去する（図１３
（ａ））。さらに再びＣＶＤ法によって膜厚５００Åの
シリコン酸化膜８を成膜し、シリコン窒化膜５が表出す
るまでエッチバックすることによって上述のシリコン窒
化膜７の両側壁にシリコン酸化膜８のサイドウォールを
形成する（図１３（ｂ））。その後、ドライエッチング
によってシリコン窒化膜５，７をエッチングし、さらに
ドライエッチングによって表出しているシリコン酸化膜
４を除去する（図１３（ｃ））。これらシリコン酸化膜
４、シリコン窒化膜５、シリコン酸化膜８によって構成
されたものをハードマスクとして１５００Å程度ポリシ
リコン膜３をエッチングする（図１４（ａ））。次にウ
ェットエッチングによってハードマスクであるシリコン
酸化膜８、シリコン窒化膜５、シリコン酸化膜４を完全
に除去し、フォトリソグラフィ技術およびドライエッチ
ング技術によって、ストライプ状にポリシリコン膜３を
エッチングし、フローティングゲート電極３Ｅを凹型に
形成する。このフローティングゲート電極パターンをマ
スクにして砒素のイオン注入を行い、ソース９・ドレイ
ン拡散層１０を形成する（図１４（ｂ））。フローティ
ングゲート上に残留するレジストを除去後、全面に第２
のゲート絶縁膜であるＯＮＯ膜１１を形成する。さら
に、この基板表面全面にコントロールゲート電極用ポリ
シリコン膜１２を堆積し、フォトリソグラフィ技術とド
ライエッチングによって、ストライプ状のポリシリコン
パターン３と直交するパターン状に第１のゲート酸化膜
であるトンネルゲート酸化膜２が表出するまでコントロ
ールゲート１２Ｅとなるポリシリコン膜１２、第２のゲ
ート絶縁膜１１、フローティングゲート電極となるポリ
シリコン膜３をエッチング加工し、これをワード線に該
当するコントロールゲート電極パターンとする（図１４
（ｃ））。ソース・ドレインに対し直交方向における断
面模式図を図１５に示す。
ＯＳ分離法で素子分離領域１を形成したシリコン基板１
００上の素子領域に、膜厚８０Åのトンネルゲート酸化
膜２を熱酸化法により形成する。その後、フローティン
グゲート電極用の膜厚３０００Åのポリシリコン膜３、
膜厚３００Åのシリコン酸化膜４と、膜厚３００Åのシ
リコン窒化膜５、膜厚１５００Åのシリコン酸化膜６を
順にＣＶＤ法で形成する。このシリコン酸化膜６をフォ
トリソグラフィ技術とドライエッチング技術によりスト
ライプ状に加工する（図１２（ｂ））。さらにＣＶＤ法
によって膜厚５００Åのシリコン窒化膜７を成膜し、エ
ッチバックすることによってストライプ状のシリコン酸
化膜６の側壁にシリコン窒化膜７のサイドウォールを形
成する（図１２（ｃ））。その後、ウェットエッチング
によってシリコン酸化膜６を完全に除去する（図１３
（ａ））。さらに再びＣＶＤ法によって膜厚５００Åの
シリコン酸化膜８を成膜し、シリコン窒化膜５が表出す
るまでエッチバックすることによって上述のシリコン窒
化膜７の両側壁にシリコン酸化膜８のサイドウォールを
形成する（図１３（ｂ））。その後、ドライエッチング
によってシリコン窒化膜５，７をエッチングし、さらに
ドライエッチングによって表出しているシリコン酸化膜
４を除去する（図１３（ｃ））。これらシリコン酸化膜
４、シリコン窒化膜５、シリコン酸化膜８によって構成
されたものをハードマスクとして１５００Å程度ポリシ
リコン膜３をエッチングする（図１４（ａ））。次にウ
ェットエッチングによってハードマスクであるシリコン
酸化膜８、シリコン窒化膜５、シリコン酸化膜４を完全
に除去し、フォトリソグラフィ技術およびドライエッチ
ング技術によって、ストライプ状にポリシリコン膜３を
エッチングし、フローティングゲート電極３Ｅを凹型に
形成する。このフローティングゲート電極パターンをマ
スクにして砒素のイオン注入を行い、ソース９・ドレイ
ン拡散層１０を形成する（図１４（ｂ））。フローティ
ングゲート上に残留するレジストを除去後、全面に第２
のゲート絶縁膜であるＯＮＯ膜１１を形成する。さら
に、この基板表面全面にコントロールゲート電極用ポリ
シリコン膜１２を堆積し、フォトリソグラフィ技術とド
ライエッチングによって、ストライプ状のポリシリコン
パターン３と直交するパターン状に第１のゲート酸化膜
であるトンネルゲート酸化膜２が表出するまでコントロ
ールゲート１２Ｅとなるポリシリコン膜１２、第２のゲ
ート絶縁膜１１、フローティングゲート電極となるポリ
シリコン膜３をエッチング加工し、これをワード線に該
当するコントロールゲート電極パターンとする（図１４
（ｃ））。ソース・ドレインに対し直交方向における断
面模式図を図１５に示す。
【００１９】
【発明の効果】本発明によれば、二つ以上の凹形状を有
するフローティングゲートの形成が可能なため、スタッ
クゲート型メモリセルのフローティングゲート電極とコ
ントロールゲート電極間の容量を高くすることができ
る。その結果、高速・低消費電力動作を可能にする。
するフローティングゲートの形成が可能なため、スタッ
クゲート型メモリセルのフローティングゲート電極とコ
ントロールゲート電極間の容量を高くすることができ
る。その結果、高速・低消費電力動作を可能にする。
【図１】本発明に係る半導体不揮発性記憶装置の第１の
具体例の断面模式図である。
具体例の断面模式図である。
【図２】本発明の第１の具体例の製造工程を示す図であ
る。
る。
【図３】図２に続く製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】図４に続く製造工程を示す図である。
【図６】上面から見た図である。
【図７】本発明の第２の具体例の製造工程を示す図であ
る。
る。
【図８】図７に続く製造工程を示す図である。
【図９】図８に続く製造工程を示す図である。
【図１０】図９に続く製造工程を示す図である。
【図１１】上面から見た図である。
【図１２】本発明の第３の具体例の製造工程を示す図で
ある。
ある。
【図１３】図１２に続く製造工程を示す図である。
【図１４】図１３に続く製造工程を示す図である。
【図１５】断面図である。
【図１６】上面から見た図である。
【図１７】従来技術を示す図である。
【図１８】従来技術を示す図である。
１，素子分離領域 ２，第１のゲート絶縁膜 ３，ポリシリコン膜 ４，シリコン酸化膜 ５，シリコン窒化膜 ６，シリコン酸化膜 ７，シリコン窒化膜 ８，シリコン酸化膜 ９．ソース拡散層 １０，ドレイン拡散層 １１，層間ＯＮＯ絶縁膜 １２，ポリシリコン膜 １３，チャネル領域 １００，シリコン基板
フロントページの続き (56)参考文献 特開 昭61−161769（ＪＰ，Ａ) 特開 昭63−278275（ＪＰ，Ａ) 特開 昭61−171167（ＪＰ，Ａ) 特開 平５−110026（ＪＰ，Ａ) 特開 平10−173074（ＪＰ，Ａ) 特開 平10−229138（ＪＰ，Ａ) 特開 平４−56265（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 第１のゲート絶縁膜を介して半導体基板
上に形成したフローティングゲートと、前記フローティ
ングゲート上に形成した第２のゲート絶縁膜と、この第
２のゲート絶縁膜を介して設けられたコントロールゲー
トとを備えた半導体不揮発性記憶装置の製造方法におい
て、 素子領域内に前記第１のゲート酸化膜、ポリシリコン
膜、第１のシリコン酸化膜、シリコン窒化膜を順に堆積
させる第１の工程と、 前記シリコン窒化膜を所定の形状に加工する第２の工程
と、 前記シリコン窒化膜の側壁に順に第２のシリコン酸化
膜、シリコン窒化膜、第３のシリコン酸化膜のサイドウ
ォールを形成すると共に、前記ポリシリコン膜を表出さ
せる第３の工程と、 前記表出しているポリシリコン膜をエッチングする第４
の工程と、 前記表出しているシリコン窒化膜を除去すると共に、第
１のシリコン酸化膜を表出せしめる第５の工程と、前記第２及び第３のシリコン酸化膜をマスクにして、 前
記表出している第１のシリコン酸化膜を除去する第６の
工程と、 前記ポリシリコン膜上の前記第２及び第３のシリコン酸
化膜をマスクとして前記ポリシリコン膜をエッチングし
て溝を備えたフローティングゲートを形成する第７の工
程と、 を含むことを特徴とする半導体不揮発性記憶装置の製造
方法。 - 【請求項２】 第１のゲート絶縁膜を介して半導体基板
上に形成したフローティングゲートと、前記フローティ
ングゲート上に形成した第２のゲート絶縁膜と、この第
２のゲート絶縁膜を介して設けられたコントロールゲー
トとを備えた半導体不揮発性記憶装置の製造方法におい
て、 素子領域内に前記第１のゲート酸化膜、ポリシリコン
膜、第１のシリコン酸化膜、シリコン窒化膜、第２のシ
リコン酸化膜を順に堆積させる第１の工程と、 前記第２のシリコン酸化膜を所定の形状に加工する第２
の工程と、 前記第２のシリコン酸化膜の側壁にシリコン窒化膜のサ
イドウォールを形成する第３の工程と、 前記表出している第２のシリコン酸化膜を除去する第４
の工程と、 残ったシリコン窒化膜の両側の側壁に第３のシリコン酸
化膜のサイドウォール を形成し、前記シリコン窒化膜を
表出させる第５の工程と、 前記表出しているシリコン窒化膜を除去し、第１のシリ
コン酸化膜を表出させる第６の工程と、 前記表出している第１のシリコン酸化膜を除去する第７
の工程と、 前記ポリシリコン膜上の第１のシリコン酸化膜、シリコ
ン窒化膜、第３のシリコン酸化膜をマスクとしてポリシ
リコン膜をエッチングして溝を備えたフローティングゲ
ートを形成する第８の工程と、 を含むことを特徴とする半導体不揮発性記憶装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12029498A JP3235565B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体不揮発性記憶装置の製造方法 |
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| US09/717,133 US6593186B1 (en) | 1998-04-30 | 2000-11-22 | Method for manufacturing non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12029498A JP3235565B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312743A JPH11312743A (ja) | 1999-11-09 |
| JP3235565B2 true JP3235565B2 (ja) | 2001-12-04 |
Family
ID=14782686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12029498A Expired - Fee Related JP3235565B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体不揮発性記憶装置の製造方法 |
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|---|---|
| US (1) | US6593186B1 (ja) |
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|---|---|---|---|---|
| KR100368317B1 (ko) * | 1999-12-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 코드저장 셀 |
| KR100668958B1 (ko) * | 2005-09-05 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 및 그 제조 방법 |
| KR100640974B1 (ko) * | 2005-12-28 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2008251826A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205156A (ja) | 1996-01-26 | 1997-08-05 | Nkk Corp | ゲートに段差を有する浮遊ゲート型不揮発性半導体メモリ装置およびその製造方法 |
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