JPH09205156A - ゲートに段差を有する浮遊ゲート型不揮発性半導体メモリ装置およびその製造方法 - Google Patents
ゲートに段差を有する浮遊ゲート型不揮発性半導体メモリ装置およびその製造方法Info
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- JPH09205156A JPH09205156A JP8011828A JP1182896A JPH09205156A JP H09205156 A JPH09205156 A JP H09205156A JP 8011828 A JP8011828 A JP 8011828A JP 1182896 A JP1182896 A JP 1182896A JP H09205156 A JPH09205156 A JP H09205156A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 １個のメモリセルあたりの占有面積を拡大す
ることなく、書き込みおよび消去の速度を速くすること
ができる、ゲートに段差を有する浮遊ゲート型不揮発性
半導体メモリ装置およびその製造方法の製造方法を提供
する 【解決手段】 半導体基板１１に形成されたソース領域
１２およびドレイン領域１３で規定されたチャンネル領
域１４の上に、第１ゲート絶縁膜１５を介してフローテ
ィングゲート１６が形成されている。フローティングゲ
ート１６は、順次積層されたポリシリコン層１７および
シリサイド層１８で構成される。これらのうち、シリサ
イド層１８は、互いに膜厚が異なる２つの領域Ａ、Ｂを
有し、両者の間には段差Ｓが形成されている。従って、
フローティングゲート１６は、その表面に段差Ｓを有し
ている。シリサイド層１８の表面上には、第２ゲート絶
縁膜１９が形成され、その表面上にはコントロールゲー
ト２０が形成されている。
ることなく、書き込みおよび消去の速度を速くすること
ができる、ゲートに段差を有する浮遊ゲート型不揮発性
半導体メモリ装置およびその製造方法の製造方法を提供
する 【解決手段】 半導体基板１１に形成されたソース領域
１２およびドレイン領域１３で規定されたチャンネル領
域１４の上に、第１ゲート絶縁膜１５を介してフローテ
ィングゲート１６が形成されている。フローティングゲ
ート１６は、順次積層されたポリシリコン層１７および
シリサイド層１８で構成される。これらのうち、シリサ
イド層１８は、互いに膜厚が異なる２つの領域Ａ、Ｂを
有し、両者の間には段差Ｓが形成されている。従って、
フローティングゲート１６は、その表面に段差Ｓを有し
ている。シリサイド層１８の表面上には、第２ゲート絶
縁膜１９が形成され、その表面上にはコントロールゲー
ト２０が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートに段差を有
する浮遊ゲート型不揮発性半導体メモリ装置およびその
製造方法の製造方法に関する。
する浮遊ゲート型不揮発性半導体メモリ装置およびその
製造方法の製造方法に関する。
【０００２】
【従来の技術】大容量化に伴い、ＥＥＰＲＯＭまたはフ
ラッシュメモリ等の不揮発性半導体メモリ装置は、デー
タの書き込みおよび消去のより一層の高速化が求められ
ている。不揮発性半導体メモリ装置のメモリセルトラン
ジスタの書き込みおよび消去速度を決定する一つの要因
に、メモリセルトランジスタのゲートカップリング比が
ある。ゲートカップリング比が大きいほど、同一の印加
電圧の下での書き込みおよび消去の速度が速くなる。
ラッシュメモリ等の不揮発性半導体メモリ装置は、デー
タの書き込みおよび消去のより一層の高速化が求められ
ている。不揮発性半導体メモリ装置のメモリセルトラン
ジスタの書き込みおよび消去速度を決定する一つの要因
に、メモリセルトランジスタのゲートカップリング比が
ある。ゲートカップリング比が大きいほど、同一の印加
電圧の下での書き込みおよび消去の速度が速くなる。
【０００３】ゲートカップリング比は、チャンネル領域
およびフローティングゲートの間のキャパシタンスに対
してフローティングゲートおよびコントロールゲートの
間のキャパシタンスが大きくなるほど大きくなる。従っ
て、ゲートカップリング比を大きくするためには、チャ
ンネル領域およびフローティングゲートが互いに重なり
合う面積に対してフローティングゲートおよびコントロ
ールゲートが互いに重なり合う面積を大きくして、チャ
ンネル領域およびフローティングゲートの間のキャパシ
タンスに対してフローティングゲートおよびコントロー
ルゲートの間のキャパシタンスを大きくすることが行わ
れている。
およびフローティングゲートの間のキャパシタンスに対
してフローティングゲートおよびコントロールゲートの
間のキャパシタンスが大きくなるほど大きくなる。従っ
て、ゲートカップリング比を大きくするためには、チャ
ンネル領域およびフローティングゲートが互いに重なり
合う面積に対してフローティングゲートおよびコントロ
ールゲートが互いに重なり合う面積を大きくして、チャ
ンネル領域およびフローティングゲートの間のキャパシ
タンスに対してフローティングゲートおよびコントロー
ルゲートの間のキャパシタンスを大きくすることが行わ
れている。
【０００４】
【発明が解決しようとする課題】しかし、チャンネル領
域およびフローティングゲートが互いに重なり合う面積
に対してフローティングゲートおよびコントロールゲー
トが互いに重なり合う面積を大きくすることは、メモリ
セルトランジスタの占有面積を拡大させることになる。
この結果、不揮発性半導体メモリ装置の集積度が低下し
てしまう。
域およびフローティングゲートが互いに重なり合う面積
に対してフローティングゲートおよびコントロールゲー
トが互いに重なり合う面積を大きくすることは、メモリ
セルトランジスタの占有面積を拡大させることになる。
この結果、不揮発性半導体メモリ装置の集積度が低下し
てしまう。
【０００５】本発明は、１個のメモリセルあたりの占有
面積を拡大することなく、書き込みおよび消去の速度を
速くすることができる、ゲートに段差を有する浮遊ゲー
ト型不揮発性半導体メモリ装置およびその製造方法の製
造方法を提供することを目的とする。
面積を拡大することなく、書き込みおよび消去の速度を
速くすることができる、ゲートに段差を有する浮遊ゲー
ト型不揮発性半導体メモリ装置およびその製造方法の製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】第１に、本発明は、一導
電型の半導体基板の主面に互いに離間して設けられた逆
導電型のソース・ドレイン領域、前記ソース・ドレイン
領域の間のチャンネル領域上に第１ゲート絶縁膜を介し
て設けられ、その表面に少なくとも１つの段差を有する
フローティングゲート、および、前記フローティングゲ
ートの表面上に第２ゲート絶縁膜を介して設けられたコ
ントロールゲートを具備するゲートに段差を有すること
を特徴とする浮遊ゲート型不揮発性半導体メモリ装置を
提供する。
電型の半導体基板の主面に互いに離間して設けられた逆
導電型のソース・ドレイン領域、前記ソース・ドレイン
領域の間のチャンネル領域上に第１ゲート絶縁膜を介し
て設けられ、その表面に少なくとも１つの段差を有する
フローティングゲート、および、前記フローティングゲ
ートの表面上に第２ゲート絶縁膜を介して設けられたコ
ントロールゲートを具備するゲートに段差を有すること
を特徴とする浮遊ゲート型不揮発性半導体メモリ装置を
提供する。
【０００７】第２に、本発明は、半導体基板に形成され
たソース領域およびドレイン領域の間のチャンネル領域
の上方に設けられた第１シリコン層の表面上にシリコン
との反応によりシリサイドを形成し得るシリサイド形成
金属で構成される第１金属層を形成する工程、前記第１
金属層上であって前記第１シリコン層の一部を覆うよう
にシリサイド化反応を抑制する反応抑制層を部分的に形
成する工程、前記反応抑制層を含む前記第１金属層上に
前記シリサイド形成金属で構成された第２金属層を形成
する工程、前記半導体基板に熱処理を施して前記第１シ
リコン層と前記第１金属層との間並びに前記第１シリコ
ン層と前記第１金属層および前記第２金属層との間での
シリサイド化反応により、前記第１シリコン層の表面に
互いに膜厚が異なる２つの領域からなるシリサイド層を
形成する工程、および、前記シリサイド層の表面上に第
２ゲート絶縁膜を介して第２シリコン層を形成する工程
を具備することを特徴とするゲートに段差を有する浮遊
ゲート型不揮発性半導体メモリ装置の製造方法を提供す
る。
たソース領域およびドレイン領域の間のチャンネル領域
の上方に設けられた第１シリコン層の表面上にシリコン
との反応によりシリサイドを形成し得るシリサイド形成
金属で構成される第１金属層を形成する工程、前記第１
金属層上であって前記第１シリコン層の一部を覆うよう
にシリサイド化反応を抑制する反応抑制層を部分的に形
成する工程、前記反応抑制層を含む前記第１金属層上に
前記シリサイド形成金属で構成された第２金属層を形成
する工程、前記半導体基板に熱処理を施して前記第１シ
リコン層と前記第１金属層との間並びに前記第１シリコ
ン層と前記第１金属層および前記第２金属層との間での
シリサイド化反応により、前記第１シリコン層の表面に
互いに膜厚が異なる２つの領域からなるシリサイド層を
形成する工程、および、前記シリサイド層の表面上に第
２ゲート絶縁膜を介して第２シリコン層を形成する工程
を具備することを特徴とするゲートに段差を有する浮遊
ゲート型不揮発性半導体メモリ装置の製造方法を提供す
る。
【０００８】
【発明の実施の形態】以下、本発明についてさらに詳細
に説明する。本願の第１の発明に係るゲートに段差を有
する浮遊ゲート型不揮発性半導体メモリ装置は、フロー
ティングゲートの表面に少なくとも１つの段差を有する
ことを特徴としている。具体的には、図１に示すよう
に、半導体基板（例えば、シリコン基板）１１に形成さ
れたソース領域１２およびドレイン領域１３で規定され
たチャンネル領域１４の上に、第１ゲート絶縁膜１５を
介してフローティングゲート１６が形成されている。フ
ローティングゲート１６は、順次積層されたシリコン層
１７およびシリサイド層１８で構成される。シリコン層
１７は、ポリシリコンまたはアモルファスシリコンから
なる。また、シリサイド層１８は、互いに膜厚が異なる
２つの領域Ａ、Ｂを有し、両者の間には段差Ｓが形成さ
れている。従って、フローティングゲート１６は、その
表面に段差Ｓを有している。
に説明する。本願の第１の発明に係るゲートに段差を有
する浮遊ゲート型不揮発性半導体メモリ装置は、フロー
ティングゲートの表面に少なくとも１つの段差を有する
ことを特徴としている。具体的には、図１に示すよう
に、半導体基板（例えば、シリコン基板）１１に形成さ
れたソース領域１２およびドレイン領域１３で規定され
たチャンネル領域１４の上に、第１ゲート絶縁膜１５を
介してフローティングゲート１６が形成されている。フ
ローティングゲート１６は、順次積層されたシリコン層
１７およびシリサイド層１８で構成される。シリコン層
１７は、ポリシリコンまたはアモルファスシリコンから
なる。また、シリサイド層１８は、互いに膜厚が異なる
２つの領域Ａ、Ｂを有し、両者の間には段差Ｓが形成さ
れている。従って、フローティングゲート１６は、その
表面に段差Ｓを有している。
【０００９】このシリサイド層１８の表面上には、第２
ゲート絶縁膜１９が形成され、その表面上には、例え
ば、ポリシリコンまたはアモルファスシリコンからなる
コントロールゲート２０が形成されている。なお、フロ
ーティングゲート１７の側面部には、スペーサー酸化膜
２１、２２が形成されている。
ゲート絶縁膜１９が形成され、その表面上には、例え
ば、ポリシリコンまたはアモルファスシリコンからなる
コントロールゲート２０が形成されている。なお、フロ
ーティングゲート１７の側面部には、スペーサー酸化膜
２１、２２が形成されている。
【００１０】上述のような構造を有する不揮発性半導体
メモリ装置のメモリセルトランジスタ１０では、シリサ
イド層１８が互いに膜厚が異なる２つの領域Ａ、Ｂを有
し、両者の間には段差Ｓが形成されている。このため、
表面に段差Ｓのない通常のフローティングゲートの浮遊
ゲート型不揮発性半導体メモリ装置のメモリセルトラン
ジスタに比べて、段差Ｓの分だけフローティングゲート
１６の表面積が増加することになる。しかしながら、両
者のフローティングゲートの占有面積、すなわち、半導
体基板１１に対して平行に切断した場合のフローティン
グゲートの断面面積は同一である。従って、本発明のメ
モリセルトランジスタ１０では、フローティングゲート
の占有面積は、通常のものと同一であるが、フローティ
ングゲート１６およびコントロールゲート２０が互いに
重複する面積（以下、重複面積という）が通常のものよ
りも大きくなる。浮遊ゲート型不揮発性半導体メモリ装
置では、フローティングゲートおよびコントロールゲー
トが互いに重なり合う面積が大きくなるほど、フローテ
ィングゲートおよびコントロールゲートの間のキャパシ
タンスを大きくなる。この結果、メモリセルトランジス
タのゲートカップリング比が大きくなる。故に、本発明
のメモリセルトランジスタ１０は、通常のものに比べ
て、同一の占有面積であってもゲートカップリング比は
大きくなる。
メモリ装置のメモリセルトランジスタ１０では、シリサ
イド層１８が互いに膜厚が異なる２つの領域Ａ、Ｂを有
し、両者の間には段差Ｓが形成されている。このため、
表面に段差Ｓのない通常のフローティングゲートの浮遊
ゲート型不揮発性半導体メモリ装置のメモリセルトラン
ジスタに比べて、段差Ｓの分だけフローティングゲート
１６の表面積が増加することになる。しかしながら、両
者のフローティングゲートの占有面積、すなわち、半導
体基板１１に対して平行に切断した場合のフローティン
グゲートの断面面積は同一である。従って、本発明のメ
モリセルトランジスタ１０では、フローティングゲート
の占有面積は、通常のものと同一であるが、フローティ
ングゲート１６およびコントロールゲート２０が互いに
重複する面積（以下、重複面積という）が通常のものよ
りも大きくなる。浮遊ゲート型不揮発性半導体メモリ装
置では、フローティングゲートおよびコントロールゲー
トが互いに重なり合う面積が大きくなるほど、フローテ
ィングゲートおよびコントロールゲートの間のキャパシ
タンスを大きくなる。この結果、メモリセルトランジス
タのゲートカップリング比が大きくなる。故に、本発明
のメモリセルトランジスタ１０は、通常のものに比べ
て、同一の占有面積であってもゲートカップリング比は
大きくなる。
【００１１】以上説明した通り、本発明の不揮発性半導
体メモリ装置は、フローティングゲートの占有面積、ひ
いては、メモリセルトランジスタの占有面積を拡大する
ことなく、ゲートカップリング比を大きくして、書き込
みおよび消去の高速化を実現できる。
体メモリ装置は、フローティングゲートの占有面積、ひ
いては、メモリセルトランジスタの占有面積を拡大する
ことなく、ゲートカップリング比を大きくして、書き込
みおよび消去の高速化を実現できる。
【００１２】以下、本発明の浮遊ゲート型不揮発性半導
体メモリ装置の製造方法について説明する。図２（Ａ）
に示すように、シリコン基板３１に、選択的熱酸化法
（ＬＯＣＯＳ法）に従ってフィールド酸化膜３２を形成
する。また、フィールド酸化膜３２で規定されるアクテ
ィブ領域に、熱酸化法により、例えば膜厚１５０オング
ストローム（Ａ）の第１ゲート酸化膜３３を形成する。
体メモリ装置の製造方法について説明する。図２（Ａ）
に示すように、シリコン基板３１に、選択的熱酸化法
（ＬＯＣＯＳ法）に従ってフィールド酸化膜３２を形成
する。また、フィールド酸化膜３２で規定されるアクテ
ィブ領域に、熱酸化法により、例えば膜厚１５０オング
ストローム（Ａ）の第１ゲート酸化膜３３を形成する。
【００１３】次いで、第１ゲート酸化膜３３上に、例え
ば膜厚３０００Ａのポリシリコン層３４を堆積させる。
ポリシリコン層３４に、導電率を高めるために不純物と
してリン（Ｐ）を気相拡散法に従って不純物をドープす
る。
ば膜厚３０００Ａのポリシリコン層３４を堆積させる。
ポリシリコン層３４に、導電率を高めるために不純物と
してリン（Ｐ）を気相拡散法に従って不純物をドープす
る。
【００１４】この後、ポリシリコン層３４上にレジスト
パターン（図示せず）を形成し、エッチングガスとして
臭化水素ガスおよび塩素ガスを用いた反応性イオンエッ
チング（ＲＩＥ）を施して、ポリシリコン層３４をパタ
ーニングする。この結果、図２（Ｂ）に示すように、シ
リコン基板３１のチャンネル領域３０の上側にパターニ
ングされたポリシリコン層３５が形成される。この後、
シリコン基板３１に対して、Ｐイオンを低濃度で注入し
て、低濃度拡散層ｎ-を形成する。
パターン（図示せず）を形成し、エッチングガスとして
臭化水素ガスおよび塩素ガスを用いた反応性イオンエッ
チング（ＲＩＥ）を施して、ポリシリコン層３４をパタ
ーニングする。この結果、図２（Ｂ）に示すように、シ
リコン基板３１のチャンネル領域３０の上側にパターニ
ングされたポリシリコン層３５が形成される。この後、
シリコン基板３１に対して、Ｐイオンを低濃度で注入し
て、低濃度拡散層ｎ-を形成する。
【００１５】次に、図２（Ｃ）に示すように、シリコン
基板３１上にシリコン酸化膜３６をＣＶＤ法により形成
し、異方性ＲＩＥによりシリコン酸化膜３６をエッチン
グする。この結果、図２（Ｄ）に示すようにパターニン
グされたポリシリコン層３５の側面部にスペーサー酸化
膜３７，３８が形成される。
基板３１上にシリコン酸化膜３６をＣＶＤ法により形成
し、異方性ＲＩＥによりシリコン酸化膜３６をエッチン
グする。この結果、図２（Ｄ）に示すようにパターニン
グされたポリシリコン層３５の側面部にスペーサー酸化
膜３７，３８が形成される。
【００１６】次いで、図２（Ｅ）に示すように、露出し
たシリコン基板３１に対して、Ａｓイオンを高濃度で注
入して高濃度拡散層ｎ+を形成し、いわゆるＬＤＤ構造
のソース領域３９およびドレイン領域４０を形成する。
たシリコン基板３１に対して、Ａｓイオンを高濃度で注
入して高濃度拡散層ｎ+を形成し、いわゆるＬＤＤ構造
のソース領域３９およびドレイン領域４０を形成する。
【００１７】図３に示すように、ソース領域３９、ドレ
イン領域４０およびパターニングされたポリシリコン層
３５を含むシリコン基板３１の全面に、第１金属層４１
を形成する。ここで第１金属層４１を構成する金属は、
シリコンとの反応によりシリサイドを形成し得る金属
（以下、シリサイド形成金属という）である。このシリ
サイド形成金属は、例えば、高融点金属であり、より具
体的には、タングステン（Ｗ）、コバルト（Ｃｏ）、チ
タン（Ｔｉ）、ニッケル（Ｎｉ）から選択される少なく
とも１種である。第１金属層４１は、例えば、スパッタ
リング、ＣＶＤのような公知の薄膜形成技術を用いて形
成できる。
イン領域４０およびパターニングされたポリシリコン層
３５を含むシリコン基板３１の全面に、第１金属層４１
を形成する。ここで第１金属層４１を構成する金属は、
シリコンとの反応によりシリサイドを形成し得る金属
（以下、シリサイド形成金属という）である。このシリ
サイド形成金属は、例えば、高融点金属であり、より具
体的には、タングステン（Ｗ）、コバルト（Ｃｏ）、チ
タン（Ｔｉ）、ニッケル（Ｎｉ）から選択される少なく
とも１種である。第１金属層４１は、例えば、スパッタ
リング、ＣＶＤのような公知の薄膜形成技術を用いて形
成できる。
【００１８】次に、反応抑制層４２を、第１金属層４１
上であって、少なくともパターニングされたポリシリコ
ン層３５の一部、具体的にはドレイン側のフィールド酸
化膜３２、ドレイン領域４０、ドレイン側のスペーサ酸
化膜３７、および、ポリシリコン層３５の表面の約半分
に至る領域に反応抑制層４２を形成する。反応抑制層４
２は、シリコンとの間でシリサイド化反応を全く起こさ
ないか、シリサイド反応を起こすが反応性が前記金属よ
りも低い低抵抗材料である。反応抑制層の一例は、金属
窒化物である。この金属窒化物は、例えば、上述のシリ
サイド形成金属の窒化物であっても良い。より具体的に
は、窒化チタン、窒化コバルト、窒化ニッケル、窒化タ
ングステンからなる群から選択される少なくとも１種で
ある。反応抑制層が、金属窒化物である場合、第１金属
層と同じ金属の窒化物である必要は必ずしもない。反応
抑制層が金属窒化物である場合、例えば、ＣＶＤ、スパ
ッタリングにより形成される。反応抑制層４２として
は、例えば、窒化チタン膜を、第１金属層４１上にＮ2
とＡｒとの混合ガスを用いた反応性スパッタリングによ
り形成する。
上であって、少なくともパターニングされたポリシリコ
ン層３５の一部、具体的にはドレイン側のフィールド酸
化膜３２、ドレイン領域４０、ドレイン側のスペーサ酸
化膜３７、および、ポリシリコン層３５の表面の約半分
に至る領域に反応抑制層４２を形成する。反応抑制層４
２は、シリコンとの間でシリサイド化反応を全く起こさ
ないか、シリサイド反応を起こすが反応性が前記金属よ
りも低い低抵抗材料である。反応抑制層の一例は、金属
窒化物である。この金属窒化物は、例えば、上述のシリ
サイド形成金属の窒化物であっても良い。より具体的に
は、窒化チタン、窒化コバルト、窒化ニッケル、窒化タ
ングステンからなる群から選択される少なくとも１種で
ある。反応抑制層が、金属窒化物である場合、第１金属
層と同じ金属の窒化物である必要は必ずしもない。反応
抑制層が金属窒化物である場合、例えば、ＣＶＤ、スパ
ッタリングにより形成される。反応抑制層４２として
は、例えば、窒化チタン膜を、第１金属層４１上にＮ2
とＡｒとの混合ガスを用いた反応性スパッタリングによ
り形成する。
【００１９】次いで、反応抑制層４２を含む第１金属層
４１の全面に第２金属層４３を形成する。第２金属層４
３は、第１金属層４１と同様に、シリサイド形成金属で
構成される。第１金属層４１および第２金属層４３は、
必ずしも同一の金属で構成されている必要はない。
４１の全面に第２金属層４３を形成する。第２金属層４
３は、第１金属層４１と同様に、シリサイド形成金属で
構成される。第１金属層４１および第２金属層４３は、
必ずしも同一の金属で構成されている必要はない。
【００２０】この後、シリコン基板３１に熱処理を施
す。より具体的には、窒素またはアンモニア雰囲気中で
ＲＴＮ（Rapid thermal Nitrization)を行う。この熱処
理により、図４に示すように、パターニングされたポリ
シリコン層３５のうちドレイン領域４０側、すなわち、
反応抑制層４２により覆われている領域、言い換えれば
その上側に第１金属層４１、反応抑制層４２および第２
金属層４３が順次積層されている領域では、シリコンと
第１金属層４１の間でのシリサイド化反応が起こる。し
かしながら、第１金属層４１の上には反応抑制層４２が
設けられている。反応抑制層４２は、上述のように、シ
リコンとの間でシリサイド化反応を起こさないか、シリ
コンとの間でシリサイド化反応を起こすがその反応性が
第１金属層４１および第２金属層４３を構成する金属よ
りも低い材料で構成されている。このため、第１金属層
４１がシリコンと反応してシリサイド化が進行するが、
第１金属層４１が全てシリサイド化して用い尽くされた
後は、シリサイド化反応は反応抑制層４２で停止または
著しく遅くなる。従って、第１金属層４１が全てシリサ
イド化すれば、シリサイド層４４の厚さはそれ以上厚く
ならない。このため、シリサイド層４４の膜厚が薄い領
域Ａが形成される。しかも、領域Ａでのシリサイド層４
４の膜厚は、第１金属層４１の膜厚に依存し、シリサイ
ド化が十分ならば熱処理の温度および時間に依存しな
い。
す。より具体的には、窒素またはアンモニア雰囲気中で
ＲＴＮ（Rapid thermal Nitrization)を行う。この熱処
理により、図４に示すように、パターニングされたポリ
シリコン層３５のうちドレイン領域４０側、すなわち、
反応抑制層４２により覆われている領域、言い換えれば
その上側に第１金属層４１、反応抑制層４２および第２
金属層４３が順次積層されている領域では、シリコンと
第１金属層４１の間でのシリサイド化反応が起こる。し
かしながら、第１金属層４１の上には反応抑制層４２が
設けられている。反応抑制層４２は、上述のように、シ
リコンとの間でシリサイド化反応を起こさないか、シリ
コンとの間でシリサイド化反応を起こすがその反応性が
第１金属層４１および第２金属層４３を構成する金属よ
りも低い材料で構成されている。このため、第１金属層
４１がシリコンと反応してシリサイド化が進行するが、
第１金属層４１が全てシリサイド化して用い尽くされた
後は、シリサイド化反応は反応抑制層４２で停止または
著しく遅くなる。従って、第１金属層４１が全てシリサ
イド化すれば、シリサイド層４４の厚さはそれ以上厚く
ならない。このため、シリサイド層４４の膜厚が薄い領
域Ａが形成される。しかも、領域Ａでのシリサイド層４
４の膜厚は、第１金属層４１の膜厚に依存し、シリサイ
ド化が十分ならば熱処理の温度および時間に依存しな
い。
【００２１】一方、パターニングされたポリシリコン層
３５のうちソース領域３９側、すなわち、反応抑制層４
２により覆われていない領域、言い換えれば、その上側
に第１金属層４１および第２金属層４３が順次積層され
た領域では、ポリシリコンと第１金属層４１および第２
金属層４３との間でシリサイド化反応が進行し、シリサ
イド層４４の厚い領域Ｂが形成される。
３５のうちソース領域３９側、すなわち、反応抑制層４
２により覆われていない領域、言い換えれば、その上側
に第１金属層４１および第２金属層４３が順次積層され
た領域では、ポリシリコンと第１金属層４１および第２
金属層４３との間でシリサイド化反応が進行し、シリサ
イド層４４の厚い領域Ｂが形成される。
【００２２】なお、この実施形態では、ソース領域３９
と第１金属層４１および第２金属層４３との間でシリサ
イド化反応が進行し、厚いソース側シリサイド層４５が
形成される。一方、ドレイン領域４０の上には、第１金
属層４１、反応抑制層４２および第２金属層４３が順次
積層されている。この積層構造に熱処理を施した場合、
ドレイン領域４０を構成するシリコンと第１金属層４１
の間でのシリサイド化反応が起こる。しかしながら、第
１金属層４１の上には反応抑制層４２が設けられてい
る。このため、第１金属層４１がシリコンと反応してシ
リサイド化が進行するが、第１金属層４１が全てシリサ
イド化して用い尽くされた後は、シリサイド化反応は反
応抑制層４２で停止または著しく遅くなる。従って、第
１金属層４１が全てシリサイド化すれば、ドレイン側シ
リサイド層４６の厚さはそれ以上厚くならない。このた
め、ドレイン領域４０に浅いシリサイド層４６が形成さ
れる。このシリサイド層４６の膜厚は、第１金属層４１
の膜厚に依存し、シリサイド化が十分ならば熱処理の温
度および時間に依存しない。
と第１金属層４１および第２金属層４３との間でシリサ
イド化反応が進行し、厚いソース側シリサイド層４５が
形成される。一方、ドレイン領域４０の上には、第１金
属層４１、反応抑制層４２および第２金属層４３が順次
積層されている。この積層構造に熱処理を施した場合、
ドレイン領域４０を構成するシリコンと第１金属層４１
の間でのシリサイド化反応が起こる。しかしながら、第
１金属層４１の上には反応抑制層４２が設けられてい
る。このため、第１金属層４１がシリコンと反応してシ
リサイド化が進行するが、第１金属層４１が全てシリサ
イド化して用い尽くされた後は、シリサイド化反応は反
応抑制層４２で停止または著しく遅くなる。従って、第
１金属層４１が全てシリサイド化すれば、ドレイン側シ
リサイド層４６の厚さはそれ以上厚くならない。このた
め、ドレイン領域４０に浅いシリサイド層４６が形成さ
れる。このシリサイド層４６の膜厚は、第１金属層４１
の膜厚に依存し、シリサイド化が十分ならば熱処理の温
度および時間に依存しない。
【００２３】上述の熱処理工程終了後、ＮＨ4ＯＨでエ
ッチングを行い、未反応の第１金属層４１、反応抑制層
４２および第２金属層４３を除去する。この後、シリサ
イド層４４、ソース側シリサイド層４５およびドレイン
側シリサイド層４６の表面上に、第２ゲート酸化膜とし
てシリコン酸化膜５１、窒化シリコン膜５２およびシリ
コン酸化膜５３を順次積層する。さらにシリコン酸化膜
５３上にポリシリコン膜からなるコントロールゲート５
４を形成する。シリコン酸化膜５１、窒化シリコン膜５
２、シリコン酸化膜５３およびコントロールゲート５４
は常法に従って形成できる。この後、通常のプロセスに
従って、層間絶縁膜、上部配線層等を形成し、最終的に
不揮発半導体メモリ装置のメモリセルトランジスタ５０
が得られる。
ッチングを行い、未反応の第１金属層４１、反応抑制層
４２および第２金属層４３を除去する。この後、シリサ
イド層４４、ソース側シリサイド層４５およびドレイン
側シリサイド層４６の表面上に、第２ゲート酸化膜とし
てシリコン酸化膜５１、窒化シリコン膜５２およびシリ
コン酸化膜５３を順次積層する。さらにシリコン酸化膜
５３上にポリシリコン膜からなるコントロールゲート５
４を形成する。シリコン酸化膜５１、窒化シリコン膜５
２、シリコン酸化膜５３およびコントロールゲート５４
は常法に従って形成できる。この後、通常のプロセスに
従って、層間絶縁膜、上部配線層等を形成し、最終的に
不揮発半導体メモリ装置のメモリセルトランジスタ５０
が得られる。
【００２４】上述の浮遊ゲート型不揮発性半導体メモリ
装置の製造方法において、シリサイド形成金属がチタン
であって、第１金属層４１の厚さをｔ1、第２金属層４
３の厚さをｔ2としたとき、熱処理後のシリサイド層４
４（この場合チタンシリサイド）の膜厚は、領域Ａで
２．５ｔ1 であり、領域Ｂで２．５（ｔ1＋ｔ2）であ
る。シリサイド化前のポリシリコン層３５の表面を基準
とした場合のチタンシリサイドの盛り上がりは、 領域
Ａで０．２５ｔ1 であり、領域Ｂで０．２５（ｔ1＋
ｔ2）と算出される。従って、段差Ｓの高さは、０．２
５（ｔ1＋ｔ2）−０．２５ｔ1 ＝０．２５ｔ 2である。
装置の製造方法において、シリサイド形成金属がチタン
であって、第１金属層４１の厚さをｔ1、第２金属層４
３の厚さをｔ2としたとき、熱処理後のシリサイド層４
４（この場合チタンシリサイド）の膜厚は、領域Ａで
２．５ｔ1 であり、領域Ｂで２．５（ｔ1＋ｔ2）であ
る。シリサイド化前のポリシリコン層３５の表面を基準
とした場合のチタンシリサイドの盛り上がりは、 領域
Ａで０．２５ｔ1 であり、領域Ｂで０．２５（ｔ1＋
ｔ2）と算出される。従って、段差Ｓの高さは、０．２
５（ｔ1＋ｔ2）−０．２５ｔ1 ＝０．２５ｔ 2である。
【００２５】段差Ｓがないことを除いて同一の構造を有
する通常のメモリセルトランジスタのゲートカップリン
グ比αＧ0は、下式（１）で表される。
する通常のメモリセルトランジスタのゲートカップリン
グ比αＧ0は、下式（１）で表される。
【００２６】
【数１】 ［式中、第１ゲート酸化膜の膜厚ｔ0、第２ゲート酸化
膜の膜厚（酸化膜厚換算）ｔp、チャンネル長Ｌ、チャ
ンネル幅Ｗ］ これに対して、本実施形態の不揮発性半導体メモリ装置
のメモリセルトランジスタ５０のゲートカップリング比
αＧは、下式（２）で表される。
膜の膜厚（酸化膜厚換算）ｔp、チャンネル長Ｌ、チャ
ンネル幅Ｗ］ これに対して、本実施形態の不揮発性半導体メモリ装置
のメモリセルトランジスタ５０のゲートカップリング比
αＧは、下式（２）で表される。
【００２７】
【数２】 従って、本実施形態の不揮発性半導体メモリ装置のメモ
リセルトランジスタ５０のゲートカップリング比の増加
分は、下式（３）で表される。
リセルトランジスタ５０のゲートカップリング比の増加
分は、下式（３）で表される。
【００２８】
【数３】 より具体的には、Ｌ＝０．５μｍのデザインルールにお
いて、第１ゲート酸化膜の膜厚ｔ0＝９０ｎｍ、第２ゲ
ート酸化膜の膜厚ｔp＝１６０ｎｍ、第２金属層の膜厚
ｔ2＝３０ｎｍの場合には、ゲートカップリング比の増
加分は０．９６％となる。つまり、５０％のαＧ0が約
５１％のαＧになる。
いて、第１ゲート酸化膜の膜厚ｔ0＝９０ｎｍ、第２ゲ
ート酸化膜の膜厚ｔp＝１６０ｎｍ、第２金属層の膜厚
ｔ2＝３０ｎｍの場合には、ゲートカップリング比の増
加分は０．９６％となる。つまり、５０％のαＧ0が約
５１％のαＧになる。
【００２９】式（３）から明らかなように、第２金属層
の膜厚ｔ2が大きくなるほどゲートカップリング比の増
加分は増加する。
の膜厚ｔ2が大きくなるほどゲートカップリング比の増
加分は増加する。
【００３０】なお、上述の不揮発性半導体メモリ装置の
製造方法において、第１金属層４１および第２金属層４
３の膜厚を変更することで、ソース側シリサイド層４５
およびドレイン側シリサイド層４６の膜厚を制御でき
る。これにより、ドレイン領域４０に形成されるドレイ
ン側シリサイド層２２の深さを最適化、具体的には、ド
レイン側シリサイド層４６の深さを十分に浅くすること
により、シリサイドの過度の浸食により接合部リークが
発生するのを防止できる。第２の実施形態のメモリセル
トランジスタの変形例としては、図６に示すように、シ
リサイド層４４、ソース側シリサイド層４５およびドレ
イン側シリサイド層４６の表面上に、シリコン酸化膜６
１をＣＶＤにより形成する。次に、シリサイド層４４の
表面が露出するまでシリコン酸化膜６１をエッチバック
する。この後、シリサイド層４４およびシリコン酸化膜
６１の表面上に、シリコン酸化膜５１、窒化シリコン膜
５２およびシリコン酸化膜５３を順次積層して第２ゲー
ト絶縁膜を形成し、さらにシリコン酸化膜５３の表面に
コントロールゲート５４を形成する。
製造方法において、第１金属層４１および第２金属層４
３の膜厚を変更することで、ソース側シリサイド層４５
およびドレイン側シリサイド層４６の膜厚を制御でき
る。これにより、ドレイン領域４０に形成されるドレイ
ン側シリサイド層２２の深さを最適化、具体的には、ド
レイン側シリサイド層４６の深さを十分に浅くすること
により、シリサイドの過度の浸食により接合部リークが
発生するのを防止できる。第２の実施形態のメモリセル
トランジスタの変形例としては、図６に示すように、シ
リサイド層４４、ソース側シリサイド層４５およびドレ
イン側シリサイド層４６の表面上に、シリコン酸化膜６
１をＣＶＤにより形成する。次に、シリサイド層４４の
表面が露出するまでシリコン酸化膜６１をエッチバック
する。この後、シリサイド層４４およびシリコン酸化膜
６１の表面上に、シリコン酸化膜５１、窒化シリコン膜
５２およびシリコン酸化膜５３を順次積層して第２ゲー
ト絶縁膜を形成し、さらにシリコン酸化膜５３の表面に
コントロールゲート５４を形成する。
【００３１】上述の図５および図６に示すメモリセルト
ランジスタ５０，６０を備えたフラッシュＥＰＲＯＭ
は、ソース側シリサイド層４５が厚く、ドレイン側シリ
サイド層４６が薄く形成されている。このようなフラッ
シュＥＰＲＯＭは次の点で優れている。単一電源フラッ
シュＥＰＲＯＭにおいてＦ−ＮプログラムおよびＦ−Ｎ
消去は、主要技術である。メモリセルトランジスタのし
きい値が高い状態を消去状態とすると、プログラム時に
はドレインに正電圧が印加され、ソース領域はフローテ
ィングまたは接地状態となる。また、消去時は、ソース
領域とシリコン基板に付加電圧が印加される。このよう
に、ソース領域とシリコン基板との接合は、同電位であ
るかまたはソース領域にフローティング電位がかかるだ
けである。従って、ソース領域およびシリコン基板の間
での電圧印加による接合部リークの増大を懸念する必要
はない。厚いシリサイド層をソース領域に形成しても接
合部リークを心配する必要がない。そこで、図５および
図６に示すように、ソース側シリサイド層４５のソース
領域３９に対する深さを深くしてソース領域３９のシー
ト抵抗およびコンタクト抵抗の低下が図られる。
ランジスタ５０，６０を備えたフラッシュＥＰＲＯＭ
は、ソース側シリサイド層４５が厚く、ドレイン側シリ
サイド層４６が薄く形成されている。このようなフラッ
シュＥＰＲＯＭは次の点で優れている。単一電源フラッ
シュＥＰＲＯＭにおいてＦ−ＮプログラムおよびＦ−Ｎ
消去は、主要技術である。メモリセルトランジスタのし
きい値が高い状態を消去状態とすると、プログラム時に
はドレインに正電圧が印加され、ソース領域はフローテ
ィングまたは接地状態となる。また、消去時は、ソース
領域とシリコン基板に付加電圧が印加される。このよう
に、ソース領域とシリコン基板との接合は、同電位であ
るかまたはソース領域にフローティング電位がかかるだ
けである。従って、ソース領域およびシリコン基板の間
での電圧印加による接合部リークの増大を懸念する必要
はない。厚いシリサイド層をソース領域に形成しても接
合部リークを心配する必要がない。そこで、図５および
図６に示すように、ソース側シリサイド層４５のソース
領域３９に対する深さを深くしてソース領域３９のシー
ト抵抗およびコンタクト抵抗の低下が図られる。
【００３２】一方、ドレイン領域４０では、電圧が印加
されるために接合部リークの増大を心配する必要があ
る。そこで、図５および図６に示すように、これらの実
施形態のメモリセルトランジスタ５０，６０では、ドレ
イン領域４０に形成するドレイン側シリサイド層４６の
ドレイン領域４０に対する深さを浅くしてドレイン領域
４０およびシリコン基板３１の間の接合部リークを防止
することができる。
されるために接合部リークの増大を心配する必要があ
る。そこで、図５および図６に示すように、これらの実
施形態のメモリセルトランジスタ５０，６０では、ドレ
イン領域４０に形成するドレイン側シリサイド層４６の
ドレイン領域４０に対する深さを浅くしてドレイン領域
４０およびシリコン基板３１の間の接合部リークを防止
することができる。
【００３３】さらに、フラッシュＥＰＲＯＭでは、ソー
スラインは一括消去のために多数のセルと共用される。
このため、ソースラインの総延長が長くなる。この実施
形態のメモリセルトランジスタ５０，６０は、ソース側
シリサイド層４５のソース領域３９に対する深さを深
く、ソース領域３９でのシート抵抗およびコンタクト抵
抗が低減されているので、各セル間のしきい値のバラツ
キを小さくなる。またこの結果、一つのソースラインに
接続できるセルの数が増やせるため、メモリセルアレイ
の面積を小さくなる。しかしながら、本発明の浮遊ゲー
ト型不揮発性半導体メモリ装置は、少なくともフローテ
ィングゲートの表面に段差Ｓを形成することにより、ゲ
ートカップリング比を増加できるという効果を得ること
ができる。従って、ソース側シリサイド層４５およびド
レイン側シリサイド層４６の厚さは同一であっても良
い。
スラインは一括消去のために多数のセルと共用される。
このため、ソースラインの総延長が長くなる。この実施
形態のメモリセルトランジスタ５０，６０は、ソース側
シリサイド層４５のソース領域３９に対する深さを深
く、ソース領域３９でのシート抵抗およびコンタクト抵
抗が低減されているので、各セル間のしきい値のバラツ
キを小さくなる。またこの結果、一つのソースラインに
接続できるセルの数が増やせるため、メモリセルアレイ
の面積を小さくなる。しかしながら、本発明の浮遊ゲー
ト型不揮発性半導体メモリ装置は、少なくともフローテ
ィングゲートの表面に段差Ｓを形成することにより、ゲ
ートカップリング比を増加できるという効果を得ること
ができる。従って、ソース側シリサイド層４５およびド
レイン側シリサイド層４６の厚さは同一であっても良
い。
【図１】本発明の浮遊ゲート型不揮発性半導体メモリ装
置の概要を示す断面図。
置の概要を示す断面図。
【図２】（Ａ）〜（Ｅ）は、本発明の浮遊ゲート型不揮
発性半導体メモリ装置の製造方法の一実施例の各工程を
示す断面図。
発性半導体メモリ装置の製造方法の一実施例の各工程を
示す断面図。
【図３】本発明の浮遊ゲート型不揮発性半導体メモリ装
置の製造方法の一実施例の一工程を示す断面図。
置の製造方法の一実施例の一工程を示す断面図。
【図４】本発明の浮遊ゲート型不揮発性半導体メモリ装
置の製造方法の一実施例の一工程を示す断面図。
置の製造方法の一実施例の一工程を示す断面図。
【図５】本発明の浮遊ゲート型不揮発性半導体メモリ装
置の一実施形態を示す断面図。
置の一実施形態を示す断面図。
【図６】本発明の浮遊ゲート型不揮発性半導体メモリ装
置の一実施形態を示す断面図。
置の一実施形態を示す断面図。
１１…半導体基板、１２…ソース領域、１３…ドレイン
領域、１４…チャンネル領域、１５…第１ゲート絶縁
膜、１６…コントロールゲート、１７…シリコン層、１
８…シリサイド層、１９…第２ゲート絶縁膜、２０…フ
ローティングゲート。
領域、１４…チャンネル領域、１５…第１ゲート絶縁
膜、１６…コントロールゲート、１７…シリコン層、１
８…シリサイド層、１９…第２ゲート絶縁膜、２０…フ
ローティングゲート。
Claims (4)
- 【請求項１】 一導電型の半導体基板の主面に互いに離
間して設けられた逆導電型のソース・ドレイン領域、 前記ソース・ドレイン領域の間のチャンネル領域上に第
１ゲート絶縁膜を介して設けられ、その表面に少なくと
も１つの段差を有するフローティングゲート、および、 前記フローティングゲートの表面上に第２ゲート絶縁膜
を介して設けられたコントロールゲートを具備すること
を特徴とするゲートに段差を有する浮遊ゲート型不揮発
性半導体メモリ装置。 - 【請求項２】 フローテイングゲートが、シリコン層お
よび前記シリコン層の表面上に形成されたシリサイド層
で構成され、前記シリコン層が互いに膜厚が異なる少な
くとも２つの領域からなり両者の間に段差が形成されて
いる請求項１記載のゲートに段差を有する浮遊ゲート型
不揮発性半導体メモリ装置。 - 【請求項３】 半導体基板に形成されたソース領域およ
びドレイン領域の間のチャンネル領域の上方に設けられ
た第１シリコン層の表面上にシリコンとの反応によりシ
リサイドを形成し得るシリサイド形成金属で構成される
第１金属層を形成する工程、 前記第１金属層上であって前記第１シリコン層の一部を
覆うようにシリサイド化反応を抑制する反応抑制層を部
分的に形成する工程、 前記反応抑制層を含む前記第１金属層上に前記シリサイ
ド形成金属で構成された第２金属層を形成する工程、 前記半導体基板に熱処理を施して前記第１シリコン層と
前記第１金属層との間並びに前記第１シリコン層と前記
第１金属層および前記第２金属層との間でのシリサイド
化反応により、前記第１シリコン層の表面に互いに膜厚
が異なる２つの領域からなるシリサイド層を形成する工
程、および、 前記シリサイド層の表面上に第２ゲート絶縁膜を介して
第２シリコン層を形成する工程を具備することを特徴と
するゲートに段差を有する浮遊ゲート型不揮発性半導体
メモリ装置の製造方法。 - 【請求項４】 反応抑制層がシリサイド形成金属の窒化
物である請求項３記載のゲートに段差を有する浮遊ゲー
ト型不揮発性半導体メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011828A JPH09205156A (ja) | 1996-01-26 | 1996-01-26 | ゲートに段差を有する浮遊ゲート型不揮発性半導体メモリ装置およびその製造方法 |
| US08/721,938 US5766997A (en) | 1909-11-30 | 1996-09-27 | Method of forming floating gate type non-volatile semiconductor memory device having silicided source and drain regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011828A JPH09205156A (ja) | 1996-01-26 | 1996-01-26 | ゲートに段差を有する浮遊ゲート型不揮発性半導体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205156A true JPH09205156A (ja) | 1997-08-05 |
Family
ID=11788631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011828A Pending JPH09205156A (ja) | 1909-11-30 | 1996-01-26 | ゲートに段差を有する浮遊ゲート型不揮発性半導体メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
-
1996
- 1996-01-26 JP JP8011828A patent/JPH09205156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
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