JP2000031305A - Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 - Google Patents
Ａｎｄ型不揮発性半導体記憶装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Abstract
(57)【要約】
【課題】 ＡＮＤ型フラッシュメモリにおいて、フロー
ティングゲート直下におけるバーズビークの発生を抑制
し、かつ層間絶縁膜の上面を平坦化する。 【解決手段】 下層フローティングゲート４ｂの側面を
覆うように層間絶縁膜１０を気相成長法により形成し、
該層間絶縁膜１０の上面を平坦化する。下層フローティ
ングゲート４ｂ上から層間絶縁膜１０上に延在するよう
に上層フローティングゲート４ａを形成する。上層フロ
ーティングゲート４ａ上に絶縁膜１１を介在してコント
ロールゲート５を形成する。
ティングゲート直下におけるバーズビークの発生を抑制
し、かつ層間絶縁膜の上面を平坦化する。 【解決手段】 下層フローティングゲート４ｂの側面を
覆うように層間絶縁膜１０を気相成長法により形成し、
該層間絶縁膜１０の上面を平坦化する。下層フローティ
ングゲート４ｂ上から層間絶縁膜１０上に延在するよう
に上層フローティングゲート４ａを形成する。上層フロ
ーティングゲート４ａ上に絶縁膜１１を介在してコント
ロールゲート５を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＡＮＤ型不揮発
性半導体記憶装置の構造および製造方法に関する。
性半導体記憶装置の構造および製造方法に関する。
【０００２】
【従来の技術】図１４に、従来のＡＮＤ型不揮発性半導
体記憶装置の一例であるＡＮＤ型フラッシュメモリにお
けるメモリセルの断面構造を示す。図１４に示すよう
に、メモリセルは、ソース３およびドレイン２と、フロ
ーティングゲート４と、コントロールゲート（ワード
線）５と、絶縁膜１１とを有する。ソース３およびドレ
イン２は、シリコン基板１の主表面に間隔をあけて形成
される。これらの両側にフィールド酸化膜６を形成し、
その下にチャネルストッパ１８を形成する。
体記憶装置の一例であるＡＮＤ型フラッシュメモリにお
けるメモリセルの断面構造を示す。図１４に示すよう
に、メモリセルは、ソース３およびドレイン２と、フロ
ーティングゲート４と、コントロールゲート（ワード
線）５と、絶縁膜１１とを有する。ソース３およびドレ
イン２は、シリコン基板１の主表面に間隔をあけて形成
される。これらの両側にフィールド酸化膜６を形成し、
その下にチャネルストッパ１８を形成する。
【０００３】ソース３およびドレイン２表面上には酸化
膜１７が形成される。この酸化膜１７は、ソース３およ
びドレイン２の表面を熱酸化することにより形成され
る。
膜１７が形成される。この酸化膜１７は、ソース３およ
びドレイン２の表面を熱酸化することにより形成され
る。
【０００４】フローティングゲート４は、下層フローテ
ィングゲート４ｂと上層フローティングゲート４ａとを
含む。下層フローティングゲート４ｂは、トンネル酸化
膜８を介在してシリコン基板１の主表面上に形成され
る。下層フローティングゲート４ｂの側面上には窒化膜
１５および酸化膜サイドウォール１６が形成される。窒
化膜１５は、酸化膜１７の形成の際のバーズビークを抑
制するために形成される。
ィングゲート４ｂと上層フローティングゲート４ａとを
含む。下層フローティングゲート４ｂは、トンネル酸化
膜８を介在してシリコン基板１の主表面上に形成され
る。下層フローティングゲート４ｂの側面上には窒化膜
１５および酸化膜サイドウォール１６が形成される。窒
化膜１５は、酸化膜１７の形成の際のバーズビークを抑
制するために形成される。
【０００５】上層フローティングゲート４ａは、下層フ
ローティングゲート４ｂ上から酸化膜１７上に延在す
る。それにより、フローティングゲート４とコントロー
ルゲート５とのカップリング比を約０．６程度と比較的
大きくすることができる。一方、フローティングゲート
４とシリコン基板１とのカップリングは、下層フローテ
ィングゲート４ｂの底面の面積が小さく設定されている
ので、比較的小さく抑えられる。
ローティングゲート４ｂ上から酸化膜１７上に延在す
る。それにより、フローティングゲート４とコントロー
ルゲート５とのカップリング比を約０．６程度と比較的
大きくすることができる。一方、フローティングゲート
４とシリコン基板１とのカップリングは、下層フローテ
ィングゲート４ｂの底面の面積が小さく設定されている
ので、比較的小さく抑えられる。
【０００６】
【発明が解決しようとする課題】本願の発明者は、上述
の従来のＡＮＤ型フラッシュメモリに特有の次のような
問題を独自に見出した。この問題について、図１５を用
いて説明する。図１５は、図１４における領域１９の拡
大図である。
の従来のＡＮＤ型フラッシュメモリに特有の次のような
問題を独自に見出した。この問題について、図１５を用
いて説明する。図１５は、図１４における領域１９の拡
大図である。
【０００７】窒化膜１５を下層フローティングゲート４
ｂの側面上に形成したとしても、酸化膜１７のバーズビ
ークを完全に阻止することは困難であり、図１５に示す
ように、バーズビーク１７ａが形成される。このバーズ
ビーク１７ａの長さにはばらつきがあるため、シリコン
基板１とフローティングゲート４間のカップリングにも
ばらつきが生じる。また、バーズビーク１７ａによりト
ンネル酸化膜８の両端の厚みにもばらつきが生じる。そ
のため、ＦＮ（Fowler−Nordheim）トンネリングによる
消去特性および書込特性にもばらつきが生じる。
ｂの側面上に形成したとしても、酸化膜１７のバーズビ
ークを完全に阻止することは困難であり、図１５に示す
ように、バーズビーク１７ａが形成される。このバーズ
ビーク１７ａの長さにはばらつきがあるため、シリコン
基板１とフローティングゲート４間のカップリングにも
ばらつきが生じる。また、バーズビーク１７ａによりト
ンネル酸化膜８の両端の厚みにもばらつきが生じる。そ
のため、ＦＮ（Fowler−Nordheim）トンネリングによる
消去特性および書込特性にもばらつきが生じる。
【０００８】また、それに伴い、書込／消去動作時のＶ
ｔｈ分布が広がるため、多値技術を導入して狭帯域Ｖｔ
ｈを検知することが困難となる。なお、多値技術とは、
１つのセルで複数のビットのデータを保持できるように
する技術のことであり、通常は１つの基準電圧を使って
２つにしか区別しないセルの状態を複数の基準電圧を使
って３つ以上の状態に区別する。
ｔｈ分布が広がるため、多値技術を導入して狭帯域Ｖｔ
ｈを検知することが困難となる。なお、多値技術とは、
１つのセルで複数のビットのデータを保持できるように
する技術のことであり、通常は１つの基準電圧を使って
２つにしか区別しないセルの状態を複数の基準電圧を使
って３つ以上の状態に区別する。
【０００９】さらに、バーズビーク１７ａの存在によ
り、書込／消去動作時に電子が通過する、ソース／ドレ
イン領域３，２とフローティングゲート４の端部との重
なり領域が十分に確保できなくなることが懸念される。
そのため、ソース３およびドレイン２の端部をバーズビ
ーク１７ａよりもフローティングゲート４の内方に延在
させる必要がある。それにより、プロセスフロー中に熱
拡散処理が多くなり、製造コストが高くなるという問題
も生じる。
り、書込／消去動作時に電子が通過する、ソース／ドレ
イン領域３，２とフローティングゲート４の端部との重
なり領域が十分に確保できなくなることが懸念される。
そのため、ソース３およびドレイン２の端部をバーズビ
ーク１７ａよりもフローティングゲート４の内方に延在
させる必要がある。それにより、プロセスフロー中に熱
拡散処理が多くなり、製造コストが高くなるという問題
も生じる。
【００１０】さらに、下層フローティングゲート４ｂの
側壁上に形成された窒化膜１５中には、水素イオンやホ
ールがトラップされていることが多い。この水素イオン
やホールがフローティングゲート４中の電子と結合し、
フローティングゲート４中の電子が消失することが懸念
される。つまり、フローティングゲート４に電子が注入
された状態の電荷保持特性であるリテンションが低下す
るという問題も生じる。また、窒化膜１５から水素イオ
ンやホールが移動することにより、エンデュランス（書
換え耐性）が低下することも懸念される。
側壁上に形成された窒化膜１５中には、水素イオンやホ
ールがトラップされていることが多い。この水素イオン
やホールがフローティングゲート４中の電子と結合し、
フローティングゲート４中の電子が消失することが懸念
される。つまり、フローティングゲート４に電子が注入
された状態の電荷保持特性であるリテンションが低下す
るという問題も生じる。また、窒化膜１５から水素イオ
ンやホールが移動することにより、エンデュランス（書
換え耐性）が低下することも懸念される。
【００１１】さらに、図１４および図１５に示すよう
に、酸化膜１７の上面には段差が存在する。特に、酸化
膜サイドウォール１６近傍やフィールド酸化膜６近傍に
おいて大きい段差が生じる。このため、上層フローティ
ングゲート４ａやコントロールゲート５のパターニング
時に、段差にエッチング残渣が発生することが懸念され
る。また、酸化膜１７表面の段差により、現像後のレジ
ストの側面が波状となり、上層フローティングゲート４
ａやコントロールゲート５の形状がばらつくことも懸念
される。この場合には、特に消去特性に悪影響を及ぼす
ものと考えられる。
に、酸化膜１７の上面には段差が存在する。特に、酸化
膜サイドウォール１６近傍やフィールド酸化膜６近傍に
おいて大きい段差が生じる。このため、上層フローティ
ングゲート４ａやコントロールゲート５のパターニング
時に、段差にエッチング残渣が発生することが懸念され
る。また、酸化膜１７表面の段差により、現像後のレジ
ストの側面が波状となり、上層フローティングゲート４
ａやコントロールゲート５の形状がばらつくことも懸念
される。この場合には、特に消去特性に悪影響を及ぼす
ものと考えられる。
【００１２】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、ＡＮＤ
型不揮発性半導体記憶装置において、下層フローティン
グゲート４ｂの周縁部直下にバーズビークが形成される
ことを抑制し、かつ上層フローティングゲート４ａ下の
層間絶縁膜１０の平坦化を行なうとともに、リテンショ
ンやエンデュランスを向上させることにある。
ためになされたものである。この発明の目的は、ＡＮＤ
型不揮発性半導体記憶装置において、下層フローティン
グゲート４ｂの周縁部直下にバーズビークが形成される
ことを抑制し、かつ上層フローティングゲート４ａ下の
層間絶縁膜１０の平坦化を行なうとともに、リテンショ
ンやエンデュランスを向上させることにある。
【００１３】
【課題を解決するための手段】この発明に係るＡＮＤ型
不揮発性半導体記憶装置は、複数のメモリセルと、第１
フローティングゲートと、層間絶縁膜と、第２フローテ
ィングゲートと、コントロールゲートと、メモリセルア
レイ領域と、周辺回路領域とを備える。複数のメモリセ
ルは、半導体基板の主表面上に形成される。第１フロー
ティングゲートは、主表面上に均一な厚みの第１絶縁膜
を介在して形成される。層間絶縁膜は、第１フローティ
ングゲートの側面を覆うように主表面上に気相成長法に
より形成され、平坦な上面を有する。第２フローティン
グゲートは、第１フローティングゲート上から層間絶縁
膜上に延在する。コントロールゲートは、第２フローテ
ィングゲート上に第２絶縁膜を介在して形成される。メ
モリセルアレイ領域は、内部にメモリセルが形成され
る。周辺回路領域内には、メモリセルの動作制御を行な
う周辺回路が形成される。周辺回路領域とメモリセルア
レイ領域との境界近傍に位置する境界領域の幅（図４お
よび図５におけるＤ１）は、コントロールゲートの延在
方向に並ぶメモリセルの第１フローティングゲート間の
間隔の１〜１．５倍である。
不揮発性半導体記憶装置は、複数のメモリセルと、第１
フローティングゲートと、層間絶縁膜と、第２フローテ
ィングゲートと、コントロールゲートと、メモリセルア
レイ領域と、周辺回路領域とを備える。複数のメモリセ
ルは、半導体基板の主表面上に形成される。第１フロー
ティングゲートは、主表面上に均一な厚みの第１絶縁膜
を介在して形成される。層間絶縁膜は、第１フローティ
ングゲートの側面を覆うように主表面上に気相成長法に
より形成され、平坦な上面を有する。第２フローティン
グゲートは、第１フローティングゲート上から層間絶縁
膜上に延在する。コントロールゲートは、第２フローテ
ィングゲート上に第２絶縁膜を介在して形成される。メ
モリセルアレイ領域は、内部にメモリセルが形成され
る。周辺回路領域内には、メモリセルの動作制御を行な
う周辺回路が形成される。周辺回路領域とメモリセルア
レイ領域との境界近傍に位置する境界領域の幅（図４お
よび図５におけるＤ１）は、コントロールゲートの延在
方向に並ぶメモリセルの第１フローティングゲート間の
間隔の１〜１．５倍である。
【００１４】上記のように気相成長法により層間絶縁膜
を形成することにより、フローティングゲート直下にお
けるバーズビークの発生を阻止することができる。ま
た、層間絶縁膜の厚みを減じることにより、層間絶縁膜
上面の平坦化をも容易に行なえる。それにより、第２フ
ローティングゲートやコントロールゲートのパターニン
グ後のエッチング残渣の発生をも抑制できる。さらに、
第１フローティングゲートの側面上に窒化膜を形成する
必要もなくなる。さらに、上記の境界領域の幅を、コン
トロールゲートの延在方向におけるメモリセルの第１フ
ローティングゲート間の間隔の１〜１．５倍とすること
により、層間絶縁膜の上面を平坦化すべく厚みを減じた
際に、境界領域における層間絶縁膜の厚みが他の部分よ
りも極端に小さくなるのを回避できることを本願の発明
者は知得した。それにより、層間絶縁膜の平坦化の際に
境界領域において基板が露出する等の不具合を回避でき
る。
を形成することにより、フローティングゲート直下にお
けるバーズビークの発生を阻止することができる。ま
た、層間絶縁膜の厚みを減じることにより、層間絶縁膜
上面の平坦化をも容易に行なえる。それにより、第２フ
ローティングゲートやコントロールゲートのパターニン
グ後のエッチング残渣の発生をも抑制できる。さらに、
第１フローティングゲートの側面上に窒化膜を形成する
必要もなくなる。さらに、上記の境界領域の幅を、コン
トロールゲートの延在方向におけるメモリセルの第１フ
ローティングゲート間の間隔の１〜１．５倍とすること
により、層間絶縁膜の上面を平坦化すべく厚みを減じた
際に、境界領域における層間絶縁膜の厚みが他の部分よ
りも極端に小さくなるのを回避できることを本願の発明
者は知得した。それにより、層間絶縁膜の平坦化の際に
境界領域において基板が露出する等の不具合を回避でき
る。
【００１５】層間絶縁膜の上面の高さは、好ましくは、
第１フローティングゲートの上面の高さ以上である。
第１フローティングゲートの上面の高さ以上である。
【００１６】それにより、第２フローティングゲートが
基板側に向かって延在することを阻止でき、第２フロー
ティングゲートと基板間に不必要な容量が発生すること
を抑制できる。
基板側に向かって延在することを阻止でき、第２フロー
ティングゲートと基板間に不必要な容量が発生すること
を抑制できる。
【００１７】本発明に係るＡＮＤ型不揮発性半導体記憶
装置の製造方法は、下記の各工程を備える。半導体基板
の主表面上に第１絶縁膜、該第１絶縁膜上に第１フロー
ティングゲート、該第１フローティングゲート上にマス
ク膜を形成する。マスク膜を覆うように気相成長法によ
り層間絶縁膜を形成する。層間絶縁膜の厚みを減じるこ
とにより、層間絶縁膜の上面を平坦化するとともにマス
ク膜の上面を露出させる。マスク膜を除去するとともに
層間絶縁膜の厚みをさらに減じる。第１フローティング
ゲート上から層間絶縁膜上に延在する第２フローティン
グゲートを形成する。第２フローティングゲート上に第
２絶縁膜を介在してコントロールゲートを形成する。
装置の製造方法は、下記の各工程を備える。半導体基板
の主表面上に第１絶縁膜、該第１絶縁膜上に第１フロー
ティングゲート、該第１フローティングゲート上にマス
ク膜を形成する。マスク膜を覆うように気相成長法によ
り層間絶縁膜を形成する。層間絶縁膜の厚みを減じるこ
とにより、層間絶縁膜の上面を平坦化するとともにマス
ク膜の上面を露出させる。マスク膜を除去するとともに
層間絶縁膜の厚みをさらに減じる。第１フローティング
ゲート上から層間絶縁膜上に延在する第２フローティン
グゲートを形成する。第２フローティングゲート上に第
２絶縁膜を介在してコントロールゲートを形成する。
【００１８】上記のように気相成長法により層間絶縁膜
を形成することにより、バーズビークの発生を阻止でき
るとともに、第１フローティングゲートの側面上に窒化
膜を形成する必要もなくなる。また、第１フローティン
グゲート上にマスク膜を形成することにより、層間絶縁
膜の厚みを減じる際のダメージが第１フローティングゲ
ートに加わるのを阻止できる。さらに、層間絶縁膜の厚
みを減じることにより、層間絶縁膜の上面の平坦化をも
行なえる。
を形成することにより、バーズビークの発生を阻止でき
るとともに、第１フローティングゲートの側面上に窒化
膜を形成する必要もなくなる。また、第１フローティン
グゲート上にマスク膜を形成することにより、層間絶縁
膜の厚みを減じる際のダメージが第１フローティングゲ
ートに加わるのを阻止できる。さらに、層間絶縁膜の厚
みを減じることにより、層間絶縁膜の上面の平坦化をも
行なえる。
【００１９】上記のマスク膜を除去する工程は、好まし
くは、下記の第１および第２エッチング工程を備える。
第１エッチング工程は、層間絶縁膜をエッチングして層
間絶縁膜の上面をマスク膜の上面より低くする工程であ
る。第２エッチング工程は、第１エッチング工程後にマ
スク膜および層間絶縁膜をエッチングすることにより、
第１フローティングゲートの上面を露出させるとともに
層間絶縁膜の上面の高さを第１フローティングゲートの
上面の高さ以上とする工程である。
くは、下記の第１および第２エッチング工程を備える。
第１エッチング工程は、層間絶縁膜をエッチングして層
間絶縁膜の上面をマスク膜の上面より低くする工程であ
る。第２エッチング工程は、第１エッチング工程後にマ
スク膜および層間絶縁膜をエッチングすることにより、
第１フローティングゲートの上面を露出させるとともに
層間絶縁膜の上面の高さを第１フローティングゲートの
上面の高さ以上とする工程である。
【００２０】第１エッチング工程で層間絶縁膜の上面を
マスク膜の上面よりも低くすることにより、第２エッチ
ング工程でマスク膜および層間絶縁膜をエッチングして
層間絶縁膜の上面の高さを第１フローティングゲートの
上面の高さとほぼ等しいかそれより若干高くすることが
できる。特に、層間絶縁膜の上面の高さと第１フローテ
ィングゲートの上面の高さとを等しくした場合には、第
２フローティングゲートおよびコントロールゲートの下
地を平坦化でき、それらのパターニングを容易に行なえ
る。
マスク膜の上面よりも低くすることにより、第２エッチ
ング工程でマスク膜および層間絶縁膜をエッチングして
層間絶縁膜の上面の高さを第１フローティングゲートの
上面の高さとほぼ等しいかそれより若干高くすることが
できる。特に、層間絶縁膜の上面の高さと第１フローテ
ィングゲートの上面の高さとを等しくした場合には、第
２フローティングゲートおよびコントロールゲートの下
地を平坦化でき、それらのパターニングを容易に行なえ
る。
【００２１】層間絶縁膜は、好ましくは酸化膜であり、
マスク膜は好ましくは窒化膜を含む。この場合には、第
１エッチング工程は、フッ酸を用いたウェットエッチン
グ工程を含み、第２エッチング工程は、熱リン酸を用い
たウェットエッチング工程を含む。
マスク膜は好ましくは窒化膜を含む。この場合には、第
１エッチング工程は、フッ酸を用いたウェットエッチン
グ工程を含み、第２エッチング工程は、熱リン酸を用い
たウェットエッチング工程を含む。
【００２２】また、マスク膜は、酸化膜とその上に形成
されたポリシリコン膜とを含むものであってもよい。こ
の場合には、第１エッチング工程は、フッ酸を用いたウ
ェットエッチング工程を含み、第２エッチング工程は、
フッ酸および硝酸を用いたウェットエッチング工程を含
む。
されたポリシリコン膜とを含むものであってもよい。こ
の場合には、第１エッチング工程は、フッ酸を用いたウ
ェットエッチング工程を含み、第２エッチング工程は、
フッ酸および硝酸を用いたウェットエッチング工程を含
む。
【００２３】このようにマスク膜が酸化膜とポリシリコ
ン膜とを含むことにより、マスク膜として窒化膜を用い
る場合と比べ第１フローティングゲートの変形を抑制で
きる。それにより、第１フローティングゲートの変形に
伴う基板での結晶欠陥の発生を抑制でき、不揮発性半導
体記憶装置の信頼性を向上することができる。
ン膜とを含むことにより、マスク膜として窒化膜を用い
る場合と比べ第１フローティングゲートの変形を抑制で
きる。それにより、第１フローティングゲートの変形に
伴う基板での結晶欠陥の発生を抑制でき、不揮発性半導
体記憶装置の信頼性を向上することができる。
【００２４】ＡＮＤ型不揮発性半導体記憶装置は、好ま
しくは、第１と第２フローティングゲートおよびコント
ロールゲートを有する複数のメモリセルが形成されるメ
モリセルアレイ領域と、このメモリセルアレイ領域と隣
接して配置されメモリセルの動作制御を行なう周辺回路
が形成される周辺回路領域とを有する。この場合、メモ
リセルアレイ領域と周辺回路領域間の境界近傍に位置す
る境界領域の幅は、コントロールゲートの延在方向に並
ぶメモリセルの第１フローティングゲート間の間隔の１
〜１．５倍である。そして、層間絶縁膜の厚みを減じる
工程は、好ましくは、ＣＭＰ（Chemical Mechanical Po
liching ）により層間絶縁膜の厚みを減じるとともに層
間絶縁膜の上面を平坦化する工程を含む。なお、境界領
域の幅とは、本願明細書では、図５に示すように、周辺
回路領域内の導電層２０のメモリセルアレイ領域側の端
部と、メモリセルアレイ領域と周辺回路領域との境界線
に最も近い第１フローティングゲート（下層フローティ
ングゲート４ｂ）間の間隔Ｄ１のことを称するものと定
義する。
しくは、第１と第２フローティングゲートおよびコント
ロールゲートを有する複数のメモリセルが形成されるメ
モリセルアレイ領域と、このメモリセルアレイ領域と隣
接して配置されメモリセルの動作制御を行なう周辺回路
が形成される周辺回路領域とを有する。この場合、メモ
リセルアレイ領域と周辺回路領域間の境界近傍に位置す
る境界領域の幅は、コントロールゲートの延在方向に並
ぶメモリセルの第１フローティングゲート間の間隔の１
〜１．５倍である。そして、層間絶縁膜の厚みを減じる
工程は、好ましくは、ＣＭＰ（Chemical Mechanical Po
liching ）により層間絶縁膜の厚みを減じるとともに層
間絶縁膜の上面を平坦化する工程を含む。なお、境界領
域の幅とは、本願明細書では、図５に示すように、周辺
回路領域内の導電層２０のメモリセルアレイ領域側の端
部と、メモリセルアレイ領域と周辺回路領域との境界線
に最も近い第１フローティングゲート（下層フローティ
ングゲート４ｂ）間の間隔Ｄ１のことを称するものと定
義する。
【００２５】上記のように境界領域の幅を規定すること
により、ＣＭＰによって層間絶縁膜の厚みを減じた際
に、境界領域における層間絶縁膜が極端に薄くなること
を抑制できる。それにより、ＣＭＰによって層間絶縁膜
の厚みを減じる際に境界領域における基板表面が露出す
る等の不具合を回避でき、容易かつ安定して層間絶縁膜
の厚みを減じるとともにその上面を平坦化することがで
きる。
により、ＣＭＰによって層間絶縁膜の厚みを減じた際
に、境界領域における層間絶縁膜が極端に薄くなること
を抑制できる。それにより、ＣＭＰによって層間絶縁膜
の厚みを減じる際に境界領域における基板表面が露出す
る等の不具合を回避でき、容易かつ安定して層間絶縁膜
の厚みを減じるとともにその上面を平坦化することがで
きる。
【００２６】
【発明の実施の形態】以下、図１〜図１３を用いて、こ
の発明の実施の形態について説明する。図１は、本発明
に係るＡＮＤ型フラッシュメモリのメモリセルアレイ領
域１００の平面図である。なお、説明の便宜上、上層フ
ローティングゲート４ａまでを図示している。
の発明の実施の形態について説明する。図１は、本発明
に係るＡＮＤ型フラッシュメモリのメモリセルアレイ領
域１００の平面図である。なお、説明の便宜上、上層フ
ローティングゲート４ａまでを図示している。
【００２７】図１に示すように、メモリセルアレイ領域
１００内には複数のメモリセルが形成される。各メモリ
セルは、ドレイン２、ソース３、フローティングゲート
４およびコントロールゲート（図示せず）を備える。フ
ローティングゲート４は、上層フローティングゲート４
ａと下層フローティングゲート４ｂとを含む。
１００内には複数のメモリセルが形成される。各メモリ
セルは、ドレイン２、ソース３、フローティングゲート
４およびコントロールゲート（図示せず）を備える。フ
ローティングゲート４は、上層フローティングゲート４
ａと下層フローティングゲート４ｂとを含む。
【００２８】複数のフィールド酸化膜６が、互いに平行
に形成される。このフィールド酸化膜６間に位置するド
レイン２およびソース３は、フィールド酸化膜６に沿っ
て互いに連結される。また、コントロールゲートは、フ
ィールド酸化膜６の長手方向と直交する方向に延在する
ように設けられる。
に形成される。このフィールド酸化膜６間に位置するド
レイン２およびソース３は、フィールド酸化膜６に沿っ
て互いに連結される。また、コントロールゲートは、フ
ィールド酸化膜６の長手方向と直交する方向に延在する
ように設けられる。
【００２９】図２に、１つのメモリセル７を示す。この
図に示すように、上層フローティングゲート４ａは、ド
レイン２およびソース３上に延在する。コントロールゲ
ート（ワード線）５は、上層フローティングゲート４ａ
上に絶縁膜を介在して設けられる。
図に示すように、上層フローティングゲート４ａは、ド
レイン２およびソース３上に延在する。コントロールゲ
ート（ワード線）５は、上層フローティングゲート４ａ
上に絶縁膜を介在して設けられる。
【００３０】図３に、図２におけるＩＩＩ−ＩＩＩ線に
沿う断面図を示す。図３に示すように、シリコン基板１
の主表面にはドレイン２およびソース３が間隔をあけて
形成される。ドレイン２とソース３の構造は異なってお
り、ソース３側にのみｐ型不純物領域が設けられてい
る。下層フローティングゲート４ｂは、シリコン基板１
の主表面上にトンネル酸化膜８を介在して形成される。
下層フローティングゲート４ｂの側面上には、直接酸化
膜サイドウォール９が形成される。酸化膜サイドウォー
ル９を覆うように主表面上に層間絶縁膜１０を形成す
る。この層間絶縁膜１０は、たとえばシリコン酸化膜に
より構成され、気相成長法により形成される。そのた
め、下層フローティングゲート４ｂの周縁部直下にバー
ズビークが発生せず、トンネル酸化膜８は均一な厚みを
有する。
沿う断面図を示す。図３に示すように、シリコン基板１
の主表面にはドレイン２およびソース３が間隔をあけて
形成される。ドレイン２とソース３の構造は異なってお
り、ソース３側にのみｐ型不純物領域が設けられてい
る。下層フローティングゲート４ｂは、シリコン基板１
の主表面上にトンネル酸化膜８を介在して形成される。
下層フローティングゲート４ｂの側面上には、直接酸化
膜サイドウォール９が形成される。酸化膜サイドウォー
ル９を覆うように主表面上に層間絶縁膜１０を形成す
る。この層間絶縁膜１０は、たとえばシリコン酸化膜に
より構成され、気相成長法により形成される。そのた
め、下層フローティングゲート４ｂの周縁部直下にバー
ズビークが発生せず、トンネル酸化膜８は均一な厚みを
有する。
【００３１】また、層間絶縁膜１０の上面は平坦化され
ている。それにより、後述する上層フローティングゲー
ト４ａやコントロールゲート５のパターニングの際にエ
ッチング残渣が発生することを効果的に抑制でき、それ
らのパターニングを容易に行なうことができる。
ている。それにより、後述する上層フローティングゲー
ト４ａやコントロールゲート５のパターニングの際にエ
ッチング残渣が発生することを効果的に抑制でき、それ
らのパターニングを容易に行なうことができる。
【００３２】なお、図３では、下層フローティングゲー
ト４ｂの上面と層間絶縁膜１０の上面とが同一の高さと
なっているが、層間絶縁膜１０の上面が下層フローティ
ングゲート４ｂの上面よりも若干高くなるように設定さ
れてもよい。それにより、上層フローティングゲート４
ａがシリコン基板１側に向かって延びることを回避で
き、上層フローティングゲート４ａとシリコン基板１間
に不必要な容量が発生することを効果的に抑制できる。
ト４ｂの上面と層間絶縁膜１０の上面とが同一の高さと
なっているが、層間絶縁膜１０の上面が下層フローティ
ングゲート４ｂの上面よりも若干高くなるように設定さ
れてもよい。それにより、上層フローティングゲート４
ａがシリコン基板１側に向かって延びることを回避で
き、上層フローティングゲート４ａとシリコン基板１間
に不必要な容量が発生することを効果的に抑制できる。
【００３３】下層フローティングゲート４ｂ上から層間
絶縁膜１０上に延在するように上層フローティングゲー
ト４ａが形成される。この上層フローティングゲート４
ａを覆うように層間絶縁膜１０上に絶縁膜１１が形成さ
れる。絶縁膜１１の材質としては、たとえば酸化膜／窒
化膜／酸化膜／窒化膜からなる積層膜を挙げることがで
きる。
絶縁膜１０上に延在するように上層フローティングゲー
ト４ａが形成される。この上層フローティングゲート４
ａを覆うように層間絶縁膜１０上に絶縁膜１１が形成さ
れる。絶縁膜１１の材質としては、たとえば酸化膜／窒
化膜／酸化膜／窒化膜からなる積層膜を挙げることがで
きる。
【００３４】絶縁膜１１上にコントロールゲート５が形
成される。コントロールゲート５は、たとえば、ドープ
トポリシリコン膜５ａと、高融点金属シリサイド膜５ｂ
との積層膜により構成される。
成される。コントロールゲート５は、たとえば、ドープ
トポリシリコン膜５ａと、高融点金属シリサイド膜５ｂ
との積層膜により構成される。
【００３５】次に、図４と図５とを用いて、本発明に係
るＡＮＤ型フラッシュメモリのさらなる特徴について説
明する。なお、図４および図５には、説明の便宜上、下
層フローティングゲート４ｂ上に後述するマスク膜が形
成された状態を示している。
るＡＮＤ型フラッシュメモリのさらなる特徴について説
明する。なお、図４および図５には、説明の便宜上、下
層フローティングゲート４ｂ上に後述するマスク膜が形
成された状態を示している。
【００３６】図４と図５を参照して、メモリセルアレイ
領域１００と隣接して周辺回路領域２００が配置され
る。周辺回路領域２００内には、メモリセルの動作制御
を行なう周辺回路が形成される。本願明細書において
は、周辺回路領域２００に最も近い下層フローティング
ゲート４ｂと、周辺回路領域とメモリセルアレイ領域と
の境界２１（周辺回路領域２００内の導電膜２０あるい
はマスク膜２２のメモリセルアレイ領域１００側端部）
間に位置する領域を境界領域と称する。
領域１００と隣接して周辺回路領域２００が配置され
る。周辺回路領域２００内には、メモリセルの動作制御
を行なう周辺回路が形成される。本願明細書において
は、周辺回路領域２００に最も近い下層フローティング
ゲート４ｂと、周辺回路領域とメモリセルアレイ領域と
の境界２１（周辺回路領域２００内の導電膜２０あるい
はマスク膜２２のメモリセルアレイ領域１００側端部）
間に位置する領域を境界領域と称する。
【００３７】上記の境界領域の幅Ｄ１が、コントロール
ゲート（図示せず）の延在方向に並ぶ２つのメモリセル
の下層フローティングゲート４ｂ間の間隔Ｄ２の１〜
１．５倍であることが好ましい。
ゲート（図示せず）の延在方向に並ぶ２つのメモリセル
の下層フローティングゲート４ｂ間の間隔Ｄ２の１〜
１．５倍であることが好ましい。
【００３８】幅Ｄ１をこのような範囲内とすることによ
り、層間絶縁膜１０の厚みを減じてその上面を平坦化す
る際に、境界領域上に位置する層間絶縁膜１０が層間絶
縁膜１０の他の部分よりも早く削られるのを阻止できる
ことを本願の発明者は知得した。それにより、層間絶縁
膜１０の厚みを減じる際に、上記の境界領域におけるシ
リコン基板１の表面が露出する等の不具合を回避でき、
層間絶縁膜１０の厚みを減じる処理が容易に行なえる。
そればかりでなく、層間絶縁膜１０の厚みを減じた後の
フラッシュメモリの信頼性をも向上させることができ
る。
り、層間絶縁膜１０の厚みを減じてその上面を平坦化す
る際に、境界領域上に位置する層間絶縁膜１０が層間絶
縁膜１０の他の部分よりも早く削られるのを阻止できる
ことを本願の発明者は知得した。それにより、層間絶縁
膜１０の厚みを減じる際に、上記の境界領域におけるシ
リコン基板１の表面が露出する等の不具合を回避でき、
層間絶縁膜１０の厚みを減じる処理が容易に行なえる。
そればかりでなく、層間絶縁膜１０の厚みを減じた後の
フラッシュメモリの信頼性をも向上させることができ
る。
【００３９】次に、図６〜図１３を用いて、本発明に係
るＡＮＤ型フラッシュメモリの製造方法について説明す
る。
るＡＮＤ型フラッシュメモリの製造方法について説明す
る。
【００４０】図６を参照して、周知の方法で４００ｎｍ
程度の厚みのフィールド酸化膜６およびチャネルストッ
パ１８を形成した後、フィールド酸化膜６に挟まれた領
域に１０ｎｍ程度の厚みの薄い酸化膜を形成する。これ
が、トンネル酸化膜８となる。この薄い酸化膜上に１０
０ｎｍ程度の厚みのポリシリコン膜と１５０ｎｍ程度の
厚みの窒化膜とを順に成膜し、０．４μｍ程度の幅にそ
れらをパターニングする。それにより、下層フローティ
ングゲート４ｂとマスク膜１２を形成する。
程度の厚みのフィールド酸化膜６およびチャネルストッ
パ１８を形成した後、フィールド酸化膜６に挟まれた領
域に１０ｎｍ程度の厚みの薄い酸化膜を形成する。これ
が、トンネル酸化膜８となる。この薄い酸化膜上に１０
０ｎｍ程度の厚みのポリシリコン膜と１５０ｎｍ程度の
厚みの窒化膜とを順に成膜し、０．４μｍ程度の幅にそ
れらをパターニングする。それにより、下層フローティ
ングゲート４ｂとマスク膜１２を形成する。
【００４１】次に、ソース３の形成領域にボロンを注入
する。注入条件は、たとえば３０ｋｅＶ，１．０×１０
14ｃｍ-2である。それにより、ソース３側にのみｐ型不
純物領域を形成する。次に、マスク膜１２をマスクとし
て用いて、ソース３側とドレイン２側との双方に砒素を
注入する。注入条件は、ソース側において５０ｋｅＶ，
３．５×１０14ｃｍ-2であり、ドレイン側において５０
ｋｅＶ，６．０×１０ 15ｃｍ-2である。
する。注入条件は、たとえば３０ｋｅＶ，１．０×１０
14ｃｍ-2である。それにより、ソース３側にのみｐ型不
純物領域を形成する。次に、マスク膜１２をマスクとし
て用いて、ソース３側とドレイン２側との双方に砒素を
注入する。注入条件は、ソース側において５０ｋｅＶ，
３．５×１０14ｃｍ-2であり、ドレイン側において５０
ｋｅＶ，６．０×１０ 15ｃｍ-2である。
【００４２】次に、２００ｎｍ程度の厚みの酸化膜を堆
積した後、等方性エッチング処理を施す。それにより、
酸化膜サイドウォール９を形成する。その後、酸化膜サ
イドウォール９およびマスク膜１２をマスクとして用い
て、砒素をソース３側とドレイン２側とに注入する。注
入条件は、５０ｋｅＶ，３．０×１０15ｃｍ-2である。
上記のようにマスク膜１２を形成することにより、ソー
ス／ドレイン領域のための不純物注入の際に下層フロー
ティングゲート４ｂを保護することができる。
積した後、等方性エッチング処理を施す。それにより、
酸化膜サイドウォール９を形成する。その後、酸化膜サ
イドウォール９およびマスク膜１２をマスクとして用い
て、砒素をソース３側とドレイン２側とに注入する。注
入条件は、５０ｋｅＶ，３．０×１０15ｃｍ-2である。
上記のようにマスク膜１２を形成することにより、ソー
ス／ドレイン領域のための不純物注入の際に下層フロー
ティングゲート４ｂを保護することができる。
【００４３】次に、図７に示すように、ＣＶＤ（Chemic
al Vapor Deposition ）法により全面にシリコン酸化膜
等の絶縁膜を堆積する。より詳しくは、たとえば７５０
℃でＴＥＯＳ酸化膜を３００ｎｍ程度堆積する。
al Vapor Deposition ）法により全面にシリコン酸化膜
等の絶縁膜を堆積する。より詳しくは、たとえば７５０
℃でＴＥＯＳ酸化膜を３００ｎｍ程度堆積する。
【００４４】次に、図８を参照して、ＣＭＰやエッチバ
ック等の技術を用いて、絶縁膜１０ａの厚みを減じる。
それにより、絶縁膜１０ａの上面を平坦化するとともに
マスク膜１２の上面を露出させる。ＣＭＰを採用する場
合には、前述のようにメモリセル領域と周辺回路領域間
の境界領域の幅Ｄ１を、コントロールゲートの延在方向
に並ぶメモリセルの下層フローティングゲート４ｂ間の
間隔Ｄ２の１〜１．５倍とすることにより、境界領域に
おいて絶縁膜１０ａが削れすぎることを効果的に抑制す
ることができる。それにより、フラッシュメモリの信頼
性を向上させることができる。
ック等の技術を用いて、絶縁膜１０ａの厚みを減じる。
それにより、絶縁膜１０ａの上面を平坦化するとともに
マスク膜１２の上面を露出させる。ＣＭＰを採用する場
合には、前述のようにメモリセル領域と周辺回路領域間
の境界領域の幅Ｄ１を、コントロールゲートの延在方向
に並ぶメモリセルの下層フローティングゲート４ｂ間の
間隔Ｄ２の１〜１．５倍とすることにより、境界領域に
おいて絶縁膜１０ａが削れすぎることを効果的に抑制す
ることができる。それにより、フラッシュメモリの信頼
性を向上させることができる。
【００４５】次に、図９を参照して、絶縁膜１０ａをウ
エットエッチングする。絶縁膜１０ａがシリコン酸化膜
である場合には、フッ酸を用いてウエットエッチングす
る。それにより、絶縁膜１０ａの上面をマスク膜１２の
上面よりも低くする。このとき、マスク膜１２の底面か
ら絶縁膜１０ａの上面までの厚みｔは、後の工程でマス
ク膜１２をウエットエッチングする際に絶縁膜１０ａが
エッチングされる厚みと等しくしておく。つまり、この
厚みｔは、マスク膜１２をウエットエッチングする際の
絶縁膜１０ａとのエッチング選択比を考慮した値とな
る。
エットエッチングする。絶縁膜１０ａがシリコン酸化膜
である場合には、フッ酸を用いてウエットエッチングす
る。それにより、絶縁膜１０ａの上面をマスク膜１２の
上面よりも低くする。このとき、マスク膜１２の底面か
ら絶縁膜１０ａの上面までの厚みｔは、後の工程でマス
ク膜１２をウエットエッチングする際に絶縁膜１０ａが
エッチングされる厚みと等しくしておく。つまり、この
厚みｔは、マスク膜１２をウエットエッチングする際の
絶縁膜１０ａとのエッチング選択比を考慮した値とな
る。
【００４６】次に、図１０を参照して、ウエットエッチ
ングによりマスク膜１２を除去する。マスク膜１２が窒
化膜である場合には、熱リン酸を用いてウエットエッチ
ングを行なう。それにより、マスク膜１２を除去すると
ともに、絶縁膜１０ａも厚みｔ分だけエッチングされ
る。その結果、露出した下層フローティングゲート４ｂ
の上面４ｂ１の高さと、層間絶縁膜１０の上面１０ｂの
高さが等しくなる。なお、厚みｔの値を調整することに
より、上面１０ｂを上面４ｂ１より高くすることができ
る。
ングによりマスク膜１２を除去する。マスク膜１２が窒
化膜である場合には、熱リン酸を用いてウエットエッチ
ングを行なう。それにより、マスク膜１２を除去すると
ともに、絶縁膜１０ａも厚みｔ分だけエッチングされ
る。その結果、露出した下層フローティングゲート４ｂ
の上面４ｂ１の高さと、層間絶縁膜１０の上面１０ｂの
高さが等しくなる。なお、厚みｔの値を調整することに
より、上面１０ｂを上面４ｂ１より高くすることができ
る。
【００４７】ここで、図１３を用いて、マスク膜１２の
構造の変形例について説明する。図１３に示すように、
マスク膜１２を、酸化膜１２ｂとポリシリコン膜１２ａ
とで構成してもよい。この場合、酸化膜１２ｂの厚みは
１５ｎｍ程度であり、ポリシリコン膜１２ａの厚みは１
５０ｎｍ程度であればよい。ポリシリコン膜１２ａおよ
び酸化膜１２ｂは、ＣＶＤ法により形成できる。
構造の変形例について説明する。図１３に示すように、
マスク膜１２を、酸化膜１２ｂとポリシリコン膜１２ａ
とで構成してもよい。この場合、酸化膜１２ｂの厚みは
１５ｎｍ程度であり、ポリシリコン膜１２ａの厚みは１
５０ｎｍ程度であればよい。ポリシリコン膜１２ａおよ
び酸化膜１２ｂは、ＣＶＤ法により形成できる。
【００４８】窒化膜を下層フローティングゲート４ｂ上
に直接形成した場合には、窒化膜中にトラップされてい
る水素イオンやホールが下層フローティングゲート４ｂ
中に移動することが考えられる。しかしながら、本変形
例のように酸化膜１２ｂとポリシリコン膜１２ａとの積
層構造を採用することにより、水素イオンやホールのフ
ローティングゲート中への侵入を阻止できる。それによ
り、フラッシュメモリの信頼性（電荷保持特性、書換え
耐性）の向上が可能となる。
に直接形成した場合には、窒化膜中にトラップされてい
る水素イオンやホールが下層フローティングゲート４ｂ
中に移動することが考えられる。しかしながら、本変形
例のように酸化膜１２ｂとポリシリコン膜１２ａとの積
層構造を採用することにより、水素イオンやホールのフ
ローティングゲート中への侵入を阻止できる。それによ
り、フラッシュメモリの信頼性（電荷保持特性、書換え
耐性）の向上が可能となる。
【００４９】また、上記の積層構造を採用することによ
り、窒化膜を直接下層フローティングゲート４ｂ上に形
成する場合よりも下層フローティングゲート４ｂに加わ
るストレスを軽減できる。それにより、下層フローティ
ングゲート４ｂの変形を抑制でき、この変形に伴うシリ
コン基板１中における結晶欠陥の発生をも抑制できる。
このことも、フラッシュメモリの信頼性の向上に寄与し
得る。
り、窒化膜を直接下層フローティングゲート４ｂ上に形
成する場合よりも下層フローティングゲート４ｂに加わ
るストレスを軽減できる。それにより、下層フローティ
ングゲート４ｂの変形を抑制でき、この変形に伴うシリ
コン基板１中における結晶欠陥の発生をも抑制できる。
このことも、フラッシュメモリの信頼性の向上に寄与し
得る。
【００５０】上記のようにマスク膜１２を酸化膜１２ｂ
とポリシリコン膜１２ａとの積層構造で構成した場合に
は、図９の段階での絶縁膜１０ａのエッチングはフッ酸
を用いたウェットエッチングにより行なえ、図１０の段
階でのマスク膜１２のエッチングはフッ酸および硝酸を
用いたウエットエッチングにより行なえる。この場合
も、前述の場合と同様に、層間絶縁膜１０の上面１０ｂ
と下層フローティングゲート４ｂの上面４ｂ１の高さを
揃えることができる。
とポリシリコン膜１２ａとの積層構造で構成した場合に
は、図９の段階での絶縁膜１０ａのエッチングはフッ酸
を用いたウェットエッチングにより行なえ、図１０の段
階でのマスク膜１２のエッチングはフッ酸および硝酸を
用いたウエットエッチングにより行なえる。この場合
も、前述の場合と同様に、層間絶縁膜１０の上面１０ｂ
と下層フローティングゲート４ｂの上面４ｂ１の高さを
揃えることができる。
【００５１】次に、図１１を参照して、ＣＶＤ法等を用
いて、不純物をドープしたポリシリコン膜を成膜する。
このドープトポリシリコン膜をパターニングすることに
より、上層フローティングゲート４ａを形成する。この
とき、層間絶縁膜１０の上面１０ｂが平坦化されている
ので、エッチング残渣が発生することを効果的に抑制で
き、上層フローティングゲート４ａのパターニングが容
易に行なえる。
いて、不純物をドープしたポリシリコン膜を成膜する。
このドープトポリシリコン膜をパターニングすることに
より、上層フローティングゲート４ａを形成する。この
とき、層間絶縁膜１０の上面１０ｂが平坦化されている
ので、エッチング残渣が発生することを効果的に抑制で
き、上層フローティングゲート４ａのパターニングが容
易に行なえる。
【００５２】次に、図１２を参照して、上層フローティ
ングゲート４ａを覆うように薄い絶縁膜１１を堆積す
る。たとえば、ＣＶＤ法により、５ｎｍ程度の厚みのＴ
ＥＯＳ（Tetraethyl Orthoslicate ）、９ｎｍ程度の厚
みのシリコン窒化膜（Ｓｉ3 Ｎ 4 ）、３ｎｍ程度の厚み
のＴＥＯＳおよび１３ｎｍ程度の厚みのシリコン窒化膜
を順次堆積する。
ングゲート４ａを覆うように薄い絶縁膜１１を堆積す
る。たとえば、ＣＶＤ法により、５ｎｍ程度の厚みのＴ
ＥＯＳ（Tetraethyl Orthoslicate ）、９ｎｍ程度の厚
みのシリコン窒化膜（Ｓｉ3 Ｎ 4 ）、３ｎｍ程度の厚み
のＴＥＯＳおよび１３ｎｍ程度の厚みのシリコン窒化膜
を順次堆積する。
【００５３】次に、絶縁膜１１を覆うように１００ｎｍ
程度の厚みのドープトポリシリコン膜を成膜し、その上
に１００ｎｍ程度の厚みのＷｓｉ等の高融点金属シリサ
イド膜５ｂを堆積する。高融点金属シリサイド膜５ｂ上
に２００ｎｍ程度のＴＥＯＳ等の酸化膜１３を堆積し、
その上に１５０ｎｍ程度の厚みのドープトポリシリコン
膜１４を堆積する。
程度の厚みのドープトポリシリコン膜を成膜し、その上
に１００ｎｍ程度の厚みのＷｓｉ等の高融点金属シリサ
イド膜５ｂを堆積する。高融点金属シリサイド膜５ｂ上
に２００ｎｍ程度のＴＥＯＳ等の酸化膜１３を堆積し、
その上に１５０ｎｍ程度の厚みのドープトポリシリコン
膜１４を堆積する。
【００５４】ポリシリコン膜１４上にレジスト（図示せ
ず）を塗布し、それをワード線方向にパターニングす
る。このレジストを用いてポリシリコン膜１４と酸化膜
１３とを順にエッチングする。その後、レジストを除去
し、ポリシリコン膜１４と酸化膜１３とをマスクとして
用いて、高融点金属シリサイド膜５ｂ、ドープトポリシ
リコン膜５ａ、絶縁膜１１およびフローティングゲート
４を順にエッチングする。以上の工程を経て、メモリセ
ルが形成されることとなる。
ず）を塗布し、それをワード線方向にパターニングす
る。このレジストを用いてポリシリコン膜１４と酸化膜
１３とを順にエッチングする。その後、レジストを除去
し、ポリシリコン膜１４と酸化膜１３とをマスクとして
用いて、高融点金属シリサイド膜５ｂ、ドープトポリシ
リコン膜５ａ、絶縁膜１１およびフローティングゲート
４を順にエッチングする。以上の工程を経て、メモリセ
ルが形成されることとなる。
【００５５】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれる。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれる。
【００５６】
【発明の効果】以上説明したように、この発明によれ
ば、フローティングゲートの形成時に熱酸化処理を施す
必要がないので、フローティングゲート下にバーズビー
クが形成されることを阻止できる。それにより、書込／
消去動作時にＦＮトンネリングで電子が通過するトンネ
ル絶縁膜の厚みを均一に制御することができる。その結
果、メモリセルアレイ内での書込／消去特性のばらつき
を抑制することができる。これに伴い、書込／消去後の
Ｖｔｈ分布幅を狭帯化できる。それにより、多値メモリ
として複数のレベルにＶｔｈを分布させることができる
ので、将来の高集積化が可能となる。
ば、フローティングゲートの形成時に熱酸化処理を施す
必要がないので、フローティングゲート下にバーズビー
クが形成されることを阻止できる。それにより、書込／
消去動作時にＦＮトンネリングで電子が通過するトンネ
ル絶縁膜の厚みを均一に制御することができる。その結
果、メモリセルアレイ内での書込／消去特性のばらつき
を抑制することができる。これに伴い、書込／消去後の
Ｖｔｈ分布幅を狭帯化できる。それにより、多値メモリ
として複数のレベルにＶｔｈを分布させることができる
ので、将来の高集積化が可能となる。
【００５７】また、層間絶縁膜の上面の平坦化を行なえ
るので、第２フローティングゲートやコントロールゲー
トのパターニングを容易に行なえる。
るので、第２フローティングゲートやコントロールゲー
トのパターニングを容易に行なえる。
【００５８】さらに、フローティングゲートの形成時に
熱酸化処理を施す必要がないので、フローティングゲー
トの側壁上に窒化膜を形成する必要がなくなる。それに
より、リテンションやエンデュランスなどの信頼性を向
上することができる。
熱酸化処理を施す必要がないので、フローティングゲー
トの側壁上に窒化膜を形成する必要がなくなる。それに
より、リテンションやエンデュランスなどの信頼性を向
上することができる。
【００５９】さらに、メモリセルアレイ領域と周辺回路
領域間の境界領域の幅を適切に調整することにより、層
間絶縁膜の上面の平坦化を容易に行なえるとともに、Ａ
ＮＤ型不揮発性半導体記憶装置の信頼性をも向上させる
ことができる。
領域間の境界領域の幅を適切に調整することにより、層
間絶縁膜の上面の平坦化を容易に行なえるとともに、Ａ
ＮＤ型不揮発性半導体記憶装置の信頼性をも向上させる
ことができる。
【図１】 ＡＮＤ型フラッシュメモリのメモリセルアレ
イ領域の平面図である。
イ領域の平面図である。
【図２】 １つのメモリセルを示す平面図である。
【図３】 図２におけるＩＩＩ−ＩＩＩ線に沿う断面図
である。
である。
【図４】 下層フローティングゲート間の間隔Ｄ２と、
メモリセルアレイ領域と周辺回路領域間の境界領域の幅
Ｄ１の関係を説明するための平面図である。
メモリセルアレイ領域と周辺回路領域間の境界領域の幅
Ｄ１の関係を説明するための平面図である。
【図５】 図４におけるＶ−Ｖ線に沿う断面図である。
【図６】 本発明に係るＡＮＤ型フラッシュメモリの製
造工程の特徴的な第１工程を示す断面図である。
造工程の特徴的な第１工程を示す断面図である。
【図７】 本発明に係るＡＮＤ型フラッシュメモリの製
造工程の特徴的な第２工程を示す断面図である。
造工程の特徴的な第２工程を示す断面図である。
【図８】 本発明に係るＡＮＤ型フラッシュメモリの製
造工程の特徴的な第３工程を示す断面図である。
造工程の特徴的な第３工程を示す断面図である。
【図９】 本発明に係るＡＮＤ型フラッシュメモリの製
造工程の特徴的な第４工程を示す断面図である。
造工程の特徴的な第４工程を示す断面図である。
【図１０】 本発明に係るＡＮＤ型フラッシュメモリの
製造工程の特徴的な第５工程を示す断面図である。
製造工程の特徴的な第５工程を示す断面図である。
【図１１】 本発明に係るＡＮＤ型フラッシュメモリの
製造工程の特徴的な第６工程を示す断面図である。
製造工程の特徴的な第６工程を示す断面図である。
【図１２】 本発明に係るＡＮＤ型フラッシュメモリの
製造工程の特徴的な第７工程を示す断面図である。
製造工程の特徴的な第７工程を示す断面図である。
【図１３】 本発明に係るマスク膜の構造の変形例を示
す断面図である。
す断面図である。
【図１４】 従来のＡＮＤ型フラッシュメモリのメモリ
セルの断面図である。
セルの断面図である。
【図１５】 図１４における領域１９を拡大した断面図
である。
である。
１ シリコン基板、２ ドレイン、３ ソース、４ フ
ローティングゲート、４ａ 上層フローティングゲー
ト、４ｂ 下層フローティングゲート、４ｂ１，１０ｂ
上面、５ コントロールゲート（ワード線）、５ａ，
１４ ドープトポリシリコン膜、５ｂ 高融点金属シリ
サイド膜、６ フィールド酸化膜、７ メモリセル、８
トンネル酸化膜、９，１６ 酸化膜サイドウォール、
１０ 層間絶縁膜、１１，１０ａ 絶縁膜、１２，２２
マスク膜、１２ａ ポリシリコン膜、１２ｂ，１３，
１７ 酸化膜、１５ 窒化膜、２１ 境界、１００ メ
モリセルアレイ領域、２００ 周辺回路領域。
ローティングゲート、４ａ 上層フローティングゲー
ト、４ｂ 下層フローティングゲート、４ｂ１，１０ｂ
上面、５ コントロールゲート（ワード線）、５ａ，
１４ ドープトポリシリコン膜、５ｂ 高融点金属シリ
サイド膜、６ フィールド酸化膜、７ メモリセル、８
トンネル酸化膜、９，１６ 酸化膜サイドウォール、
１０ 層間絶縁膜、１１，１０ａ 絶縁膜、１２，２２
マスク膜、１２ａ ポリシリコン膜、１２ｂ，１３，
１７ 酸化膜、１５ 窒化膜、２１ 境界、１００ メ
モリセルアレイ領域、２００ 周辺回路領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA30 AA43 AB02 AB04 AD17 AD23 AD53 AD62 AD63 AF06 AF07 AF20 AG21 AG29 5F083 EP04 EP05 EP14 EP27 EP52 EP53 EP56 EP63 EP68 EP79 ER22 GA30 JA04 JA32 JA35 JA39 NA04 NA08 PR05 PR06 PR21 PR40 ZA21
Claims (7)
- 【請求項１】 半導体基板の主表面上に形成された複数
のメモリセルと、 前記主表面上に均一な厚みの第１絶縁膜を介在して形成
された前記メモリセルの第１フローティングゲートと、 前記第１フローティングゲートの側面を覆うように前記
主表面上に気相成長法により形成され、平坦な上面を有
する層間絶縁膜と、 前記第１フローティングゲート上から前記層間絶縁膜上
に延在する前記メモリセルの第２フローティングゲート
と、 前記第２フローティングゲート上に第２絶縁膜を介在し
て形成された前記メモリセルのコントロールゲートと、 前記メモリセルが形成されるメモリセルアレイ領域と、 前記メモリセルの動作制御を行なう周辺回路が形成さ
れ、前記メモリセルアレイ領域との境界近傍に位置する
境界領域の幅が前記コントロールゲートの延在方向に並
ぶ前記メモリセルの前記第１フローティングゲート間の
間隔の１〜１．５倍である周辺回路領域と、を備えた、
ＡＮＤ型不揮発性半導体記憶装置。 - 【請求項２】 前記層間絶縁膜の上面の高さは、前記第
１フローティングゲートの上面の高さ以上である、請求
項１に記載のＡＮＤ型不揮発性半導体記憶装置。 - 【請求項３】 半導体基板の主表面上に第１絶縁膜、該
第１絶縁膜上に第１フローティングゲート、該第１フロ
ーティングゲート上にマスク膜を形成する工程と、 前記マスク膜を覆うように気相成長法により層間絶縁膜
を形成する工程と、 前記層間絶縁膜の厚みを減じることにより、前記層間絶
縁膜の上面を平坦化するとともに前記マスク膜の上面を
露出させる工程と、 前記マスク膜を除去するとともに前記層間絶縁膜の厚み
をさらに減じる工程と、 前記第１フローティングゲート上から前記層間絶縁膜上
に延在する第２フローティングゲートを形成する工程
と、 前記第２フローティングゲート上に第２絶縁膜を介在し
てコントロールゲートを形成する工程と、を備えた、Ａ
ＮＤ型不揮発性半導体記憶装置の製造方法。 - 【請求項４】 前記マスク膜を除去する工程は、 前記層間絶縁膜をエッチングして前記層間絶縁膜の上面
を前記マスク膜の上面より低くする第１エッチング工程
と、 前記第１エッチング工程後に前記マスク膜および前記層
間絶縁膜をエッチングすることにより、前記第１フロー
ティングゲートの上面を露出させるとともに前記層間絶
縁膜の上面の高さを前記第１フローティングゲートの上
面の高さ以上とする第２エッチング工程とを含む、請求
項３に記載のＡＮＤ型不揮発性半導体記憶装置の製造方
法。 - 【請求項５】 前記層間絶縁膜は酸化膜であり、前記マ
スク膜は窒化膜を含み、 前記第１エッチング工程は、フッ酸を用いたウェットエ
ッチング工程を含み、 前記第２エッチング工程は、熱リン酸を用いたウェット
エッチング工程を含む、請求項４に記載のＡＮＤ型不揮
発性半導体記憶装置の製造方法。 - 【請求項６】 前記層間絶縁膜は酸化膜であり、前記マ
スク膜は酸化膜とその上に形成されたポリシリコン膜と
を含み、 前記第１エッチング工程は、フッ酸を用いたウェットエ
ッチング工程を含み、 前記第２エッチング工程は、フッ酸および硝酸を用いた
ウェットエッチング工程を含む、請求項４に記載のＡＮ
Ｄ型不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記ＡＮＤ型不揮発性半導体記憶装置
は、前記第１と第２フローティングゲートおよび前記コ
ントロールゲートを有する複数のメモリセルが形成され
るメモリセルアレイ領域と、該メモリセルアレイ領域と
隣接して配置され前記メモリセルの動作制御を行なう周
辺回路が形成される周辺回路領域とを有し、 前記メモリセルアレイ領域と前記周辺回路領域間の境界
近傍に位置する境界領域の幅は、前記コントロールゲー
トの延在方向に並ぶ前記メモリセルの前記第１フローテ
ィングゲート間の間隔の１〜１．５倍であり、 前記層間絶縁膜の厚みを減じる工程は、 ＣＭＰ（Chemical Mechanical Poliching ）により前記
層間絶縁膜の厚みを減じるとともに前記層間絶縁膜の上
面を平坦化する工程を含む、請求項３から６のいずれか
に記載のＡＮＤ型不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198871A JP2000031305A (ja) | 1998-07-14 | 1998-07-14 | Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 |
| US09/215,228 US6236081B1 (en) | 1998-07-14 | 1998-12-18 | AND-type non-volatile semiconductor memory device and method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198871A JP2000031305A (ja) | 1998-07-14 | 1998-07-14 | Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031305A true JP2000031305A (ja) | 2000-01-28 |
Family
ID=16398318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10198871A Withdrawn JP2000031305A (ja) | 1998-07-14 | 1998-07-14 | Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236081B1 (ja) |
| JP (1) | JP2000031305A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511084A (ja) * | 2003-11-12 | 2007-04-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4012350B2 (ja) * | 1999-10-06 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| KR100317492B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 코드저장 셀 |
| US6363008B1 (en) | 2000-02-17 | 2002-03-26 | Multi Level Memory Technology | Multi-bit-cell non-volatile memory with maximized data capacity |
| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
| US6569735B2 (en) * | 2001-03-20 | 2003-05-27 | Macronix International Co., Ltd. | Manufacturing method for isolation on non-volatile memory |
| US20060182984A1 (en) * | 2005-02-17 | 2006-08-17 | Abele Wolfgang P | Protected polycarbonate films having thermal and UV radiation stability, and method of making |
| US7968932B2 (en) * | 2005-12-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100855782B1 (ko) | 2007-01-29 | 2008-09-01 | 비오이 하이디스 테크놀로지 주식회사 | 에프에프에스 모드 액정표시장치 및 그 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3433808B2 (ja) * | 1992-08-05 | 2003-08-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2956455B2 (ja) | 1993-11-17 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5413946A (en) * | 1994-09-12 | 1995-05-09 | United Microelectronics Corporation | Method of making flash memory cell with self-aligned tunnel dielectric area |
| JPH1140780A (ja) * | 1997-07-17 | 1999-02-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1998
- 1998-07-14 JP JP10198871A patent/JP2000031305A/ja not_active Withdrawn
- 1998-12-18 US US09/215,228 patent/US6236081B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511084A (ja) * | 2003-11-12 | 2007-04-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236081B1 (en) | 2001-05-22 |
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