JPH1140780A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＡＮＤ型フラッシュメモリのワード線の抵抗
を低減する。 【解決手段】 半導体基体１上にトンネル絶縁膜２０を
介して形成された下部フローティングゲート電極２１ａ
および上部フローティングゲート電極２１ｂからなるフ
ローティングゲート電極２１と、上部フローティングゲ
ート電極２１ｂ上に層間絶縁膜２２を介して形成された
制御ゲート電極２３とを有するフローティングゲート形
ＭＩＳＦＥＴＱ２を含むＡＮＤ型フラッシュメモリにお
いて、制御ゲート電極２３を、下層制御ゲート電極２３
ａと金属等からなる高導電性の上層制御ゲート電極２３
ｂとから構成する。上層制御ゲート電極２３ｂは、下層
制御ゲート電極２３ａに対して自己整合的に絶縁膜３０
に埋め込んで形成されたシリコン窒化膜を、熱リン酸に
よりエッチングして溝１７を形成し、さらに金属膜を堆
積してこれをエッチバックすることにより形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＡＮＤ型の一括消
去型不揮発性半導体記憶装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】ＡＮＤ型一括消去型不揮発性半導体記憶
装置（ＡＮＤ型フラッシュメモリ）は、たとえば、特開
平７−１７６７０５号公報に記載されているように、複
数の記憶ＭＩＳＦＥＴとスイッチＭＩＳＦＥＴとから構
成されるメモリセルブロックを有するものであり、この
メモリセルブロック内では、各記憶ＭＩＳＦＥＴのソー
スは、埋め込み拡散層配線による副ビット線によって共
有され、スイッチＭＩＳＦＥＴのソース・ドレインの一
方に接続され、また、ドレインも埋め込み拡散層配線に
よる副ビット線によって共有され、スイッチＭＩＳＦＥ
Ｔのソース・ドレインの一方に接続された構造となって
いる。つまり、この副ビット線に対しメモリセルが並列
に接続されたＡＮＤ形の電気的一括消去型ＥＥＰＲＯＭ
となっている。

【０００３】個々の記憶ＭＩＳＦＥＴは、半導体基板上
のフィールド絶縁膜に囲まれた活性領域上に形成され、
下部浮遊ゲート電極と上部浮遊ゲート電極とからなり、
Ｔ字型の断面形状を有する浮遊ゲート電極と、浮遊ゲー
ト電極上に層間絶縁膜を介して形成された制御ゲート電
極と、前記副ビット線であるソースおよびドレインとか
ら構成されるものである。上部浮遊ゲート電極と、半導
体基板の副ビット線との絶縁のために、下部浮遊ゲート
電極の側面にシリコン酸化膜からなるサイドウォール
と、サイドウォールおよびフィールド絶縁膜の間に選択
酸化膜が形成されている。制御ゲート電極は、メモリセ
ルのワード線として作用するものであり、副ビット線と
は垂直の方向に延在され、異なるメモリセルブロックに
共有されるものである。

【０００４】下部浮遊ゲート電極と半導体基板との間に
は、メモリゲート絶縁膜が形成され、このメモリゲート
絶縁膜を通過するトンネル電流によりメモリセルに情報
の書き込みあるいは消去がなされる。

【０００５】

【発明が解決しようとする課題】しかし、上記したＡＮ
Ｄ型フラッシュメモリでは、制御ゲート電極の材料とし
て不純物が高濃度に導入された多結晶シリコン膜および
タングステンシリサイド（ＷＳｉ）が用いられており、
この多結晶シリコン膜およびタングステンシリサイドが
そのままメモリセルのワード線として作用するため、メ
モリセルが多数になる場合にはワード線の抵抗値が増大
して、その両端部すなわちメモリセルアレイ端での電圧
降下が無視できなくなる。

【０００６】このため、電圧降下が問題とならない程度
にメモリセルアレイを分割し、メモリセルアレイ領域間
にサブデコーダを挿入して対策を講じる必要がある。

【０００７】しかしながら、このようなサブデコーダの
挿入は、そのサブデコーダを形成する領域を占有し、チ
ップ面積の増大をもたらし、好ましくない。

【０００８】また、ＡＮＤ型フラッシュメモリ以外のＭ
ＩＳＦＥＴにおいてもそのゲート電極の低抵抗化は、半
導体集積回路装置の微細化および高集積化の進展に伴
い、重要な技術課題となりつつある。

【０００９】本発明の目的は、半導体集積回路装置のゲ
ート電極のシート抵抗値を減少することにある。

【００１０】本発明の他の目的は、ＡＮＤ型フラッシュ
メモリにおける制御ゲート電極すなわちワード線の抵抗
値を低減し、広い面積のメモリセルアレイ領域に適用で
きる技術を提供することにある。

【００１１】本発明のさらに他の目的は、ＡＮＤ型フラ
ッシュメモリにおいてサブデコーダを省略し、または、
その数を減少し、チップ面積の縮小を図ることができる
技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】（１）本発明の半導体集積回路装置は、半
導体基体の主面上または半導体基体の上層に、ゲート絶
縁膜を介して形成されたゲート電極を含む半導体集積回
路装置であって、ゲート電極をゲート絶縁膜に対して自
己整合的に形成された高導電性膜とするものである。

【００１５】このような半導体集積回路装置によれば、
ゲート電極が高導電性膜からなるため、そのシート抵抗
を低減することができる。これにより半導体集積回路装
置のゲート遅延時間等を短縮し、その性能を向上するこ
とができる。また、半導体集積回路装置の高集積化に伴
い、ゲート電極の膜厚を低減せざるを得なくなっても十
分な導電率を有するゲート電極とすることができる。

【００１６】また、このような半導体集積回路装置によ
れば、ゲート絶縁膜に対して自己整合的に形成されるた
め、たとえば、ゲート絶縁膜とゲート電極とを同一のエ
ッチング工程により加工しない場合であっても、ゲート
電極はゲート絶縁膜上に精密に加工形成され、半導体集
積回路装置の性能および信頼性を保持することができ
る。なお、ゲート電極の両側の半導体基体の主面にソー
ス・ドレイン領域として作用する不純物半導体領域が設
けられる場合にあっても、不純物半導体領域がゲート絶
縁膜に対して自己整合的に形成される限りゲート電極を
不純物半導体領域に対して自己整合的に形成することが
できる。これにより、公知のＬＤＤ（Lightly Doped Dr
ain)構造を採用して半導体集積回路装置の性能および信
頼性を向上することができる。

【００１７】また、本発明の半導体集積回路装置は、半
導体基体の主面上または半導体基体の上層に、ゲート絶
縁膜を介して形成されたゲート電極を含む半導体集積回
路装置であって、ゲート電極を多結晶シリコン膜からな
る下層電極層と、下層電極層に対して自己整合的に形成
された高導電性膜からなる上層電極層とを含む多層膜と
するものである。

【００１８】このような半導体集積回路装置によれば、
ゲート電極を多結晶シリコン膜からなる下層電極層と高
導電性膜からなる上層電極層とを含む多層膜とするた
め、すなわち、高導電性膜からなる上層電極層が下層電
極層のシャント配線となるため、ゲート電極のシート抵
抗を低減することができる。

【００１９】また、上層電極層が下層電極層に対して自
己整合的に形成されるため、ゲート電極間の間隔すなわ
ち下層電極層の間隔を微細加工の限界近傍で形成する場
合であっても上層電極層を設けることができ、微細化高
性能を低下させることなくゲート電極の低抵抗化を図る
ことができる。

【００２０】なお、下層電極層を従来技術で通常に用い
られる多結晶シリコン膜とするため、従来プロセスをそ
のまま用いて容易かつ安定にゲート電極およびゲート絶
縁膜を加工することができる。

【００２１】また、高導電性膜は金属または金属化合物
とすることができる。金属としては、タングステン、ア
ルミニウムまたは銅等を、金属化合物としては窒化チタ
ン等を例示することができる。

【００２２】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、半導体基
体の主面上にトンネル絶縁膜を介して形成されたフロー
ティングゲート電極と、フローティングゲート電極上に
層間絶縁膜を介して形成された制御ゲート電極とを有す
るフローティングゲート形ＭＩＳＦＥＴを含み、前記ゲ
ート電極がフローティングゲート形ＭＩＳＦＥＴの制御
ゲート電極であり、前記ゲート絶縁膜がフローティング
ゲート電極と制御ゲート電極との間に形成された層間絶
縁膜であり、高導電性膜は、層間絶縁膜に対して自己整
合的に形成されるとともにフローティングゲート電極に
対しても自己整合的に形成されているものである。

【００２３】このような半導体集積回路装置によれば、
制御ゲート電極が前記ゲート電極となるため、制御ゲー
ト電極のシート抵抗値を低減することが可能である。ま
た、高導電性膜は、層間絶縁膜に対して自己整合的に形
成されるとともにフローティングゲート電極に対しても
自己整合的に形成されるため、制御ゲート電極を最小加
工寸法で加工することが可能となる。

【００２４】また、そのようなフローティングゲート形
ＭＩＳＦＥＴを含む書き換え可能な一括消去形不揮発性
メモリ、いわゆるフラッシュメモリにおいては、メモリ
セルアレイのワード線を、高導電性膜をその全部または
一部に含む制御ゲート電極とすることができる。

【００２５】このようなフラッシュメモリにおいては、
ワード線のシート抵抗が小さいため、メモリセルアレイ
領域を広くしてもその領域端部でのワード線の電圧降下
は問題とならない。

【００２６】また、メモリセルアレイ領域を広くできる
ため、従来技術においては必要であったサブデコーダを
用いる必要がなく、サブデコーダが形成されていた分の
チップ面積を縮小することが可能である。

【００２７】さらに、フラッシュメモリにおけるワード
線は、最小加工寸法の近傍で加工されるが、本発明の半
導体集積回路装置では、前記高導電性膜が層間絶縁膜あ
るいは下層電極層に対して自己整合的に形成されるもの
であり、微細加工性能を低下させることなくワード線抵
抗を低減し、サブデコーダ領域を省略あるいは縮小して
チップ面積を縮小することができる。

【００２８】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）記載の半導体集積回路装置の製造方
法であって、（ａ）半導体基体の全面にゲート絶縁膜と
なる第１絶縁膜を堆積する工程、（ｂ）第１絶縁膜の上
層に、第１被膜を堆積する工程、（ｃ）ゲート電極とな
る領域の第１被膜およびその下層の第１絶縁膜をパター
ニングしてゲート絶縁膜を形成するとともにその上層に
第１被膜を残存させる工程、（ｄ）半導体基体の全面
に、第１被膜に対してエッチング選択比を有する第２被
膜を堆積し、第２被膜をエッチングまたは研磨して第１
被膜の上面を露出する工程、（ｅ）第１被膜をエッチン
グしてゲート絶縁膜の上部の第２被膜に溝を形成する工
程、（ｆ）半導体基体の全面に金属または金属化合物か
らなる高導電性膜を堆積し、高導電性膜をエッチングま
たは研磨して、溝内に高導電性膜からなるゲート電極を
形成する工程を含むものである。

【００２９】また、本発明の半導体集積回路装置の製造
方法は、前記（１）記載の半導体集積回路装置の製造方
法であって、（ａ）半導体基体の全面にゲート絶縁膜と
なる第１絶縁膜、下層電極層となる多結晶シリコン膜、
第３被膜を堆積を堆積する工程、（ｂ）第３被膜上に、
第３被膜に対してエッチング選択比を有する第１被膜を
堆積する工程、（ｃ）第１被膜、第３被膜、多結晶シリ
コン膜および第１絶縁膜をパターニングして、ゲート絶
縁膜および下層電極層を形成するとともにその上層に第
３被膜および第１被膜を残存させる工程、（ｄ）半導体
基体の全面に、第１被膜に対してエッチング選択比を有
する第２被膜を堆積し、第２被膜をエッチングまたは研
磨して第１被膜の上面を露出する工程、（ｅ）第１被膜
をエッチングしてゲート絶縁膜の上部の第２被膜に溝を
形成する工程、（ｆ）溝内の第３被膜をエッチングして
除去し、下層電極層の上面を露出する工程、（ｇ）半導
体基体の全面に金属または金属化合物からなる高導電性
膜を堆積し、高導電性膜をエッチングまたは研磨して、
溝内に高導電性膜からなる上層電極層を形成する工程を
含むものである。

【００３０】このような半導体集積回路装置の製造方法
によれば、前記（１）に記載した半導体集積回路装置を
製造することができる。

【００３１】また、ゲート電極の全部あるいは上層電極
層となる領域に第１被膜を形成し、この第１被膜を含ん
で第２被膜を堆積した後、第１被膜の表面が露出するま
で第２被膜をエッチングまたは研磨し、第１被膜を除去
して溝を形成し、この溝内にのみ高導電性膜を形成する
ため、高導電性膜の加工は、第１被膜の加工とほぼ同一
の精度および確度で形成することが可能である。すなわ
ち、高導電性膜は前記ゲート絶縁膜の上層に正確に形成
され、また、多結晶シリコン膜からなる下層電極層上に
正確に形成することが可能である。つまり、ゲート電極
が微細加工の限界近傍の寸法で加工される場合であって
も、高導電性膜を加工することが可能である。これによ
り、加工寸法を増大させることなく、ゲート電極のシー
ト抵抗を低減することができる。

【００３２】なお、ゲート電極の全部あるいは上層電極
層となる領域に第１被膜を形成し、これらをマスクとし
て不純物半導体領域をイオン注入することが可能であ
り、このような場合には、不純物半導体領域は第１被膜
に対して自己整合的に形成されることとなる。その後、
この第１被膜を含んで第２被膜を堆積した後、第１被膜
の表面が露出するまで第２被膜をエッチングまたは研磨
し、第１被膜を除去して溝を形成し、この溝内にのみ高
導電性膜を形成することができ、このような場合には、
高導電性膜は前記溝に対して自己整合的に形成されるこ
ととなる。すなわち、前記溝は前記第１被膜が取り除か
れた後のものであるから、不純物半導体領域に対して自
己整合的に形成され、溝に対して自己整合的に形成され
る高導電性膜も不純物半導体領域に対して自己整合的に
形成されることとなる。これにより、ゲート電極の一部
が高導電性膜である場合はもとより、ゲート電極の全部
が高導電性膜である場合であっても、ゲート電極に対し
不純物半導体領域は自己整合的に形成されていることと
なり、信頼性の高い半導体集積回路装置とすることがで
きる。なお、この自己整合技術を適用して不純物半導体
領域をＬＤＤ（Lightly Doped Drain)構造にできること
はいうまでもない。

【００３３】また、ゲート電極を下層電極層と上層電極
層とから構成し、下層電極層を多結晶シリコン膜とする
場合には、下層電極層およびゲート絶縁膜の加工には、
従来のシリコンゲート電極構造を有する製造方法をほぼ
そのまま踏襲することができ、半導体集積回路装置の信
頼性および加工性を維持することができる。

【００３４】（４）本発明の半導体集積回路装置の製造
方法は、前記（３）記載の半導体集積回路装置の製造方
法であって、前記（ａ）工程の前に、トンネル絶縁膜と
なる第２絶縁膜およびフローティングゲート電極となる
多結晶シリコン膜を形成し、第１絶縁膜をフローティン
グゲート電極と制御ゲート電極との間に設けられる層間
絶縁膜となる被膜として堆積し、高導電性膜を制御ゲー
ト電極の一部または全部として形成するものである。

【００３５】このような半導体集積回路装置の製造方法
によれば、前記（２）記載の半導体集積回路装置を製造
することができる。

【００３６】なお、第１被膜をシリコン窒化膜とし、第
２被膜および第３被膜をシリコン酸化膜とし、（ｆ）工
程における第１被膜のエッチングを熱リン酸により行う
ことができる。また、第１被膜を多結晶シリコン膜と
し、第２被膜および第３被膜をシリコン酸化膜とし、
（ｆ）工程における第１被膜のエッチングをヒドラジン
または水酸化カリウム溶液により行うことができる。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３８】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の一例を示した要部断
面図であり、図１（ａ）は上面図、図１（ｂ）は図１
（ａ）におけるｂ−ｂ線断面図、図１（ｃ）は図１
（ａ）におけるｃ−ｃ線断面図である。

【００３９】本実施の形態１の半導体集積回路装置は、
半導体基体１の主面上に形成されたＭＩＳＦＥＴＱ１を
含むものである。

【００４０】半導体基体１の主面には、たとえば厚いシ
リコン酸化膜からなる素子分離用のフィールド絶縁膜２
が形成されている。本実施の形態１では、厚いフィール
ド絶縁膜２を例示しているが、たとえば浅溝に形成され
たトレンチ形分離構造であっても良い。

【００４１】フィールド絶縁膜２で囲まれた活性領域３
の半導体基体１の主面上には、ゲート絶縁膜４を介して
ゲート電極５が形成されている。ゲート絶縁膜４はたと
えばシリコン酸化膜からなる。

【００４２】ゲート電極５は、ゲート絶縁膜４に接して
形成された下層電極層５ａおよびその上層に形成された
上層電極層５ｂからなる。下層電極層５ａはたとえば多
結晶シリコン膜からなり、上層電極層５ｂはたとえばア
ルミニウム、銅、タングステン等の金属からなる。この
ように、上層電極層５ｂを金属とすることにより、ゲー
ト電極５の抵抗を低減し、ＭＩＳＦＥＴＱ１のゲート遅
延時間等を改善して半導体集積回路装置の性能を向上す
ることができる。また、上層電極層５ｂは下層電極層５
ａに対して自己整合的に形成される。このように自己整
合的に形成されることにより、ゲート電極５を最小加工
寸法で形成する場合であっても上層電極層５ｂを形成す
ることができ、半導体集積回路装置の微細加工性能を保
持しつつ、ゲート電極５の抵抗を低減することができ
る。

【００４３】ゲート電極５の両側の活性領域３には、不
純物半導体領域６が形成されている。不純物半導体領域
６は、ＭＩＳＦＥＴＱ１のソース・ドレイン領域として
作用するものであり、ＭＩＳＦＥＴＱ１がｎチャネルＭ
ＩＳＦＥＴである場合にはｎ形不純物たとえばリン
（Ｐ）またはヒ素（Ａｓ）が、ＭＩＳＦＥＴＱ１がｐチ
ャネルＭＩＳＦＥＴである場合にはｐ形不純物たとえば
ボロン（Ｂ）が導入されている。

【００４４】下層電極層５ａの側面および半導体基体１
の主面上には、ライト酸化膜７が形成され、ゲート電極
５の両側の半導体基体１上には絶縁膜８が形成されてい
る。ライト酸化膜７および絶縁膜８はたとえばシリコン
酸化膜とすることができる。

【００４５】なお、絶縁膜８およびゲート電極５の上層
に層間絶縁膜を形成し、層間絶縁膜上にその層間絶縁膜
に開口した接続孔を介してゲート電極５に接続されるゲ
ート配線、層間絶縁膜および絶縁膜８に開口した接続孔
を介して不純物半導体領域６に接続されるソース配線お
よびドレイン配線を形成しても良いが、ここでは図示を
省略する。

【００４６】次に、本実施の形態１の半導体集積回路装
置の製造方法を図２〜図８を用いて説明する。図２〜図
８は、本実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【００４７】まず、図２に示すように、たとえばｐ形の
不純物が低濃度に導入された単結晶シリコンからなる半
導体基体１を用意し、半導体基体１の主面上に形成され
る活性領域３となる領域にシリコン窒化膜（図示せず）
を形成し、このシリコン窒化膜をマスクとして半導体基
体１を選択的に酸化し、フィールド絶縁膜２を形成す
る。なお、シリコン窒化膜の堆積前に犠牲酸化膜９を形
成し、活性領域３の半導体基体１の主面をシリコン窒化
膜の熱ストレスから保護することができる。シリコン窒
化膜は熱リン酸等により除去する。

【００４８】なお、本実施の形態１では図示しないが、
半導体基体１にウェルを形成する場合にはこの段階でイ
オン注入により形成することができる。

【００４９】次に、図３に示すように、犠牲酸化膜９を
除去した後、ゲート絶縁膜４となるシリコン酸化膜（第
１絶縁膜）１０を形成し、シリコン酸化膜１０の上面に
多結晶シリコン膜１１、シリコン酸化膜（第３被膜）１
２、シリコン窒化膜（第１被膜）１３を半導体基体１の
全面に順次堆積する。

【００５０】多結晶シリコン膜１１は下層電極層５ａと
なるものであり、シリコン酸化膜１２は後に説明するシ
リコン窒化膜１３のエッチングの際にブロッキング膜と
なるものでる。また、シリコン窒化膜１３は、後に説明
する上層電極層５ｂを形成するためのものである。

【００５１】シリコン酸化膜１０は、たとえば熱ＣＶＤ
により形成することができ、多結晶シリコン膜１１、シ
リコン酸化膜１２およびシリコン窒化膜１３は、熱ＣＶ
Ｄ、プラズマＣＶＤ等公知の膜堆積方法を用いることが
できる。多結晶シリコン膜１１は、低抵抗化を目的とし
てｎ形あるいはｐ形の不純物を高濃度に導入することが
可能である。また、シリコン酸化膜１２は、後に説明す
るようにシリコン窒化膜１３をエッチングする際のブロ
ッキング膜として作用するものであるため、熱ＣＶＤ等
を用いて緻密に堆積することが望ましい。

【００５２】次に、図４に示すように、シリコン窒化膜
１３、シリコン酸化膜１２、多結晶シリコン膜１１およ
びシリコン酸化膜１０を、ゲート電極５となる領域を除
いて順次エッチングし、ゲート絶縁膜４、下層電極層５
ａ、ブロッキング膜１４およびキャップシリコン窒化膜
１５を形成する。エッチングには、公知の異方性エッチ
ング等を用いることができる。

【００５３】次に、図５に示すように、ゲート絶縁膜
４、下層電極層５ａ、ブロッキング膜１４およびキャッ
プシリコン窒化膜１５の側面ならびに半導体基体１の主
面にライト酸化膜７を形成する。さらに、ゲート絶縁膜
４、下層電極層５ａ、ブロッキング膜１４およびキャッ
プシリコン窒化膜１５をマスクとして不純物をイオン注
入し、さらに所定の熱処理を施して不純物半導体領域６
を形成する。ライト酸化膜７には、公知のＣＶＤ法等の
被膜堆積方法を用いることができる。

【００５４】このように、ゲート絶縁膜４、下層電極層
５ａ、ブロッキング膜１４およびキャップシリコン窒化
膜１５をマスクとしてイオン注入することにより不純物
半導体領域６を下層電極層５ａに対して自己整合的に形
成することができる。

【００５５】なお、図５（ｄ）に示すように、ライト酸
化膜７を介してゲート絶縁膜４、下層電極層５ａ、ブロ
ッキング膜１４およびキャップシリコン窒化膜１５の側
面にサイドウォールスペーサ１６を形成しても良い。サ
イドウォールスペーサ１６は、たとえばシリコン酸化膜
とすることができ、公知の被膜形成方法および異方性エ
ッチング技術を用いることができる。

【００５６】このようにサイドウォールスペーサ１６を
設け、このサイドウォールスペーサ１６を比較的化学的
に安定なＣＶＤ−ＳｉＯ₂ とすることによって、後に説
明するキャップシリコン窒化膜１５のエッチングを安定
に行うことができる。なお、サイドウォールスペーサ１
６をマスクとしてイオン注入し、不純物半導体領域６に
加えて他の不純物半導体領域を形成し、いわゆるＬＤＤ
構造を形成しても良い。

【００５７】次に、図６に示すように、半導体基体１の
全面に絶縁膜（第２被膜）８を堆積し、絶縁膜８の全面
をＣＭＰ（Chemical Mechanical Polishing)法あるいは
エッチバック法によりエッチングし、キャップシリコン
窒化膜１５の表面を露出させる。絶縁膜８は、たとえば
シリコン酸化膜とすることができ、平坦性の高いシリコ
ン酸化膜が望ましい。シリコン酸化膜の堆積には、熱Ｃ
ＶＤ法あるいはプラズマＣＶＤ法を用いることができ
る。また、絶縁膜８には、ＳＯＧ（Spin On Glass)膜ま
たはＢＰＳＧ（Boro-Phospho-Silicate Glass)膜を用い
ることもできる。この場合、不純物の半導体基体１への
拡散を防止するため、その下層にたとえばＴＥＯＳ（テ
トラメトキシシラン）ガスを用いてＣＶＤ法により形成
されたシリコン酸化膜を設けることが望ましい。

【００５８】次に、図７に示すように、キャップシリコ
ン窒化膜１５をエッチングして除去し、溝１７を形成す
る。このエッチングには、熱リン酸を用いたウェットエ
ッチングを用いることができる。熱リン酸を用いたウェ
ットエッチングでは、シリコン酸化膜はほとんどエッチ
ングされず、シリコン窒化膜のみが選択的にエッチング
される。この際、下層電極層５ａは、ブロッキング膜１
４およびライト酸化膜７により保護され、エッチング液
による下層電極層５ａの浸食を防止することができる。
また、サイドウォールスペーサ１６が設けられている場
合には、ライト酸化膜７に加えてサイドウォールスペー
サ１６が存在することにより、絶縁膜８の溝側面を保護
して、溝１７を安定に形成することができる。

【００５９】次に、図８に示すように、ブロッキング膜
１４をエッチングして除去する。これにより、溝１７の
底部に下層電極層５ａの上面を露出することができる。
この際、ライト酸化膜７の一部も除去され、溝１７の幅
が若干広がるが、溝１７は下層電極層５ａに対して自己
整合的に形成される。このように溝１７を下層電極層５
ａに対して自己整合的に形成することができるため、上
層電極層５ｂを下層電極層５ａに対して自己整合的に形
成することができ、下層電極層５ａが微細加工の限界で
ある最小加工寸法でパターニングされるものであっても
精密に上層電極層５ｂを下層電極層５ａの上層に形成す
ることができる。なお、エッチングには、フッ酸等によ
るウェットエッチングを用いることもできるが、ドライ
エッチングを用いることも可能である。

【００６０】最後に、半導体基体１の全面に、たとえば
アルミニウム、銅、タングステン等からなる金属膜を堆
積し、この金属膜をＣＭＰ法あるいはエッチバック法に
よりエッチングして溝１７内にのみ残して除去し、上層
電極層５ｂを形成する。このようにして図１に示す半導
体集積回路装置がほぼ完成する。なお、金属膜は窒化チ
タン等の金属化合物であっても良い。

【００６１】このような製造方法により、低抵抗な上層
電極層５ｂを下層電極層５ａ上に形成してゲート電極５
の抵抗値を低減することができる。しかも、上層電極層
５ｂは、下層電極層５ａに対して自己整合的に形成する
ことができるため、ゲート電極５を微細加工の限界近傍
での最小加工寸法で形成するような場合であっても精密
に低抵抗な上層電極層５ｂを下層電極層５ａ上に形成す
ることができ、この結果、半導体集積回路装置の集積度
を低減することなくゲート電極５の抵抗値を低減して半
導体集積回路装置の性能を向上することが可能である。

【００６２】また、本実施の形態１の製造方法では、金
属膜の堆積は、不純物半導体領域６の活性化等、主な熱
処理工程の終了した後に堆積されるものであり、ゲート
電極５の上層電極層５ｂに金属を用いることに何ら支障
はない。

【００６３】なお、本実施の形態１では、キャップシリ
コン窒化膜１５としてシリコン窒化膜を用い、そのエッ
チャントとして熱リン酸を用いた場合の例を示したが、
キャップシリコン窒化膜１５に代えて多結晶シリコン膜
を用い、その際のエッチャントとしてヒドラジンあるい
は水酸化カリウム溶液を用いても良い。この場合、多結
晶シリコン膜はシリコン酸化膜に対してエッチング選択
比を有し、上記実施の形態と同様に溝１７を形成するこ
とができる。

【００６４】（実施の形態２）図９（ａ）は、本発明の
他の実施の形態である半導体集積回路装置の一例を示し
た要部断面図である。

【００６５】本実施の形態２の半導体集積回路装置は、
実施の形態１におけるゲート電極５に下層電極層５ａを
有さない例、つまりゲート電極１８が全て金属あるいは
金属化合物等高導電性膜からなるものである。このよう
にゲート電極１８の全部が金属あるいは金属化合物等高
導電性膜からなるため、ゲート電極１８を薄膜化するこ
とができ、半導体集積回路装置の高集積化に容易に対応
することが可能である。

【００６６】なお、金属あるいは金属化合物としては、
実施の形態１と同様に、アルミニウム、銅、タングステ
ンあるいは窒化チタン等を例示することができる。ま
た、ゲート電極１８以外の部材については実施の形態１
と同様であり、詳細な説明は省略する。

【００６７】次に、図９（ｂ）〜図９（ｅ）を用いて本
実施の形態２の半導体集積回路装置の製造方法を説明す
る。図９（ｂ）〜図９（ｅ）は、本実施の形態２の半導
体集積回路装置の製造方法の一例を工程順に示した断面
図である。

【００６８】実施の形態１における図２と同様に、半導
体基体１の主面にフィールド絶縁膜２および犠牲酸化膜
を形成し、図３と同様に、犠牲酸化膜を除去した後、シ
リコン酸化膜およびシリコン窒化膜を堆積する。シリコ
ン窒化膜は、後に説明するゲート電極１８を形成するた
めのものである。その後、図９（ｂ）に示すように、シ
リコン窒化膜およびシリコン酸化膜を、ゲート電極１８
となる領域を除いて順次エッチングし、ゲート絶縁膜４
およびキャップシリコン窒化膜１５を形成する。

【００６９】次に、図９（ｃ）に示すように、ゲート絶
縁膜４およびキャップシリコン窒化膜１５の側面ならび
に半導体基体１の主面にライト酸化膜７を形成する。さ
らに、ゲート絶縁膜４およびキャップシリコン窒化膜１
５をマスクとして不純物をイオン注入し、さらに所定の
熱処理を施して不純物半導体領域６を形成する。このよ
うに、ゲート絶縁膜４およびキャップシリコン窒化膜１
５をマスクとしてイオン注入することにより不純物半導
体領域６をキャップシリコン窒化膜１５に対して自己整
合的に形成することができる。

【００７０】なお、図示はしないが、ライト酸化膜７を
介してゲート絶縁膜４およびキャップシリコン窒化膜１
５の側面にサイドウォールスペーサを形成しても良いこ
とは実施の形態１と同様である。

【００７１】次に、図９（ｄ）に示すように、半導体基
体１の全面に絶縁膜８を堆積し、絶縁膜８の全面をＣＭ
Ｐ法あるいはエッチバック法によりエッチングし、キャ
ップシリコン窒化膜１５の表面を露出させる。

【００７２】次に、図９（ｅ）に示すように、キャップ
シリコン窒化膜１５をエッチングして除去し、溝１７を
形成する。このエッチングには、熱リン酸を用いたウェ
ットエッチングを用いることができることは実施の形態
１と同様である。

【００７３】最後に、半導体基体１の全面に、たとえば
アルミニウム、銅、タングステン等からなる金属膜を堆
積し、この金属膜をＣＭＰ法あるいはエッチバック法に
よりエッチングして溝１７内にのみ残して除去し、図９
（ａ）に示すようなゲート電極１８を形成する。

【００７４】なお、図１０（ａ）に示すように、さらに
溝１７をエッチングして、溝１７の底部のゲート絶縁膜
４および溝１７の側面のライト酸化膜７を除去し、その
後図１０（ｂ）に示すように、再度ゲート絶縁膜１９を
堆積しても良い。ゲート電極５は、図１０（ｃ）に示す
ように、金属膜を堆積後この金属膜をエッチバック等す
ることにより形成することができる。この場合、ゲート
絶縁膜１９を再度堆積するため信頼性の高い半導体集積
回路装置とすることができる。すなわち、ゲート絶縁膜
４は、キャップシリコン窒化膜１５のエッチングの際の
ブロッキング膜として作用し、エッチャントによりその
組成に化学変化を受けている可能性があり、このゲート
絶縁膜４をそのまま用いれば半導体集積回路装置の信頼
性を低下する恐れがあるが、ゲート絶縁膜１９を再度堆
積する場合には、このような恐れはない。

【００７５】また、本実施の形態１と同様に、キャップ
シリコン窒化膜１５に代えて多結晶シリコン膜を用い、
その際のエッチャントとしてヒドラジンあるいは水酸化
カリウム溶液を用いても良いことはいうまでもない。

【００７６】（実施の形態３）図１１は、本発明のさら
に他の実施の形態であるＡＮＤ型フラッシュメモリのメ
モリセル領域について示したものであり、（ａ）は平面
図、（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。また、図２５
（ａ）は、本実施の形態３のＡＮＤ型フラッシュメモリ
のメモリセル領域における等価回路の一例を示した回路
図である。

【００７７】本実施の形態３のＡＮＤ型フラッシュメモ
リは、そのメモリセル領域にフローティングゲート形Ｍ
ＩＳＦＥＴＱ２を有するものである。

【００７８】フローティングゲート形ＭＩＳＦＥＴＱ２
は、フィールド絶縁膜２で規定された半導体基体１に形
成され、トンネル絶縁膜２０を介して形成されたフロー
ティングゲート電極２１と、フローティングゲート電極
２１上に層間絶縁膜２２を介して形成された制御ゲート
電極２３とを有する。複数のフローティングゲート形Ｍ
ＩＳＦＥＴＱ２は、フィールド絶縁膜２で規定された半
導体基体１の一つの領域に形成され、メモリセルブロッ
クＭＣＢを構成する。

【００７９】トンネル絶縁膜２０は、たとえばシリコン
酸化膜からなり、その膜厚は、たとえば９〜１０ｎｍと
することができる。

【００８０】フローティングゲート電極２１は、下部フ
ローティングゲート電極２１ａおよび上部フローティン
グゲート電極２１ｂからなるＴ字型の断面形状を有する
ものであり、たとえば多結晶シリコン膜とすることがで
きる。

【００８１】下部フローティングゲート電極２１ａは、
トンネル絶縁膜２０上に形成され、その側面にはライト
酸化膜２４を介してサイドウォールスペーサ２５が形成
されている。また、下部フローティングゲート電極２１
ａの両側の半導体基体１の主面には、不純物半導体領域
２６，２７が形成されている。不純物半導体領域２６，
２７は、各々フローティングゲート形ＭＩＳＦＥＴＱ２
のソースおよびドレインを構成するとともに、１つのメ
モリセルブロックＭＣＢ内の共通の副ビット線ＳＢＬを
構成する。

【００８２】上部フローティングゲート電極２１ｂは、
不純物半導体領域２６，２７を覆うようにして形成さ
れ、上部フローティングゲート電極２１ｂと不純物半導
体領域２６，２７とを絶縁するために、サイドウォール
スペーサ２５と選択酸化膜２８が形成されている。

【００８３】上部フローティングゲート電極２１ｂ上に
は層間絶縁膜２２が形成されている。層間絶縁膜２２
は、たとえばシリコン酸化膜およびシリコン窒化膜の積
層膜とすることができる。また、層間絶縁膜２２上には
制御ゲート電極２３が形成されている。

【００８４】制御ゲート電極２３は、下層制御ゲート電
極２３ａと上層制御ゲート電極２３ｂとを有し、下層制
御ゲート電極２３ａはたとえば多結晶シリコン膜からな
る。上層制御ゲート電極２３ｂは、下層制御ゲート電極
２３ａ、層間絶縁膜２２およびフローティングゲート電
極２１に対して自己整合的に形成され、たとえばアルミ
ニウム、銅、タングステン等の金属からなる。なお、制
御ゲート電極２３は、メモリセルのワード線ＷＬとして
作用するものであり、副ビット線ＳＢＬとは垂直の方向
に延在され、異なるメモリセルブロックＭＣＢに共有さ
れるものである。

【００８５】このように上層制御ゲート電極２３ｂを高
導電性の金属等から構成するため、ワード線ＷＬの抵抗
を低減することが可能である。このため、ワード線ＷＬ
の抵抗に起因する電位降下が発生せず、メモリセルの端
部での電位降下が問題となることがない。この結果、ワ
ード線ＷＬを長くすることが可能となる。これは、図２
５（ｂ）に示すように、ワード線ＷＬが長くなると、そ
の抵抗値のためにワード線ＷＬの電位降下が発生し、メ
モリセルを適当な領域に区切って、ワード線ＷＬの間に
サブデコーダＳＤＥＣを挿入せざるを得なかったが、図
２５（ａ）に示すように、サブデコーダＳＤＥＣを挿入
する必要がないことを意味する。このため、サブデコー
ダＳＤＥＣを省略し、その面積の分のチップ面積の縮
小、または素子集積度の向上を図ることができる。

【００８６】制御ゲート電極２３、層間絶縁膜２２、フ
ローティングゲート電極２１およびトンネル絶縁膜２０
の側面には、サイドウォールスペーサ２９が形成され、
その間には絶縁膜３０が形成されている。サイドウォー
ルスペーサ２９および絶縁膜３０は、たとえばシリコン
酸化膜とすることができる。

【００８７】次に、本実施の形態３のＡＮＤ型フラッシ
ュメモリの製造方法を図１２〜図２４を用いて説明す
る。図１２〜図２４は、本実施の形態３のＡＮＤ型フラ
ッシュメモリの製造方法の一例をそのメモリセル領域に
ついて示したものであり、（ａ）は平面図、（ｂ）は
（ａ）におけるｂ−ｂ線断面図、（ｃ）は（ａ）におけ
るｃ−ｃ線断面図である。

【００８８】まず、図１２に示すように、フィールド絶
縁膜２を形成する。フィールド絶縁膜２の形成は、図示
しないシリコン窒化膜を半導体基体１上に形成し、これ
をマスクとして選択酸化（ＬＯＣＯＳ;Local Oxidation
Of Silicon)することにより形成することができる。な
お、半導体基体１の主面上には犠牲酸化膜９が形成され
ている。また、ウェルを形成する場合には、この段階で
不純物をイオン注入することにより行うことができる。

【００８９】次に、図１３に示すように、犠牲酸化膜９
を除去した後、トンネル絶縁膜２０となるシリコン酸化
膜、下部フローティングゲート電極２１ａとなる多結晶
シリコン膜、および、シリコン窒化膜を堆積し、これを
順次エッチングしてトンネル絶縁膜２０、下部フローテ
ィングゲート電極２１ａおよびシリコン窒化膜３１を形
成する。

【００９０】次に、図１４に示すように、トンネル絶縁
膜２０、下部フローティングゲート電極２１ａおよびシ
リコン窒化膜３１の側面および半導体基体１の主面にラ
イト酸化膜２４を堆積する。また、フローティングゲー
ト形ＭＩＳＦＥＴＱ２のソース領域を開口するように形
成したフォトレジストをマスクとして不純物をイオン注
入し、さらに、前記フォトレジストを除去した後にフロ
ーティングゲート形ＭＩＳＦＥＴＱ２のドレイン領域を
開口するように形成したフォトレジストをマスクとして
不純物をイオン注入し、その後アニールを行って、不純
物半導体領域２６，２７を形成する。不純物としては、
ｎ形の不純物であるリンまたはヒ素を例示することがで
きる。

【００９１】次に、図１５に示すように、たとえばＣＶ
Ｄ法により形成されたシリコン酸化膜を半導体基体１の
全面に堆積した後、このシリコン酸化膜を異方性エッチ
ングによりエッチングしてサイドウォールスペーサ２５
を形成する。

【００９２】次に、図１６に示すように、不純物がドー
プされている不純物半導体領域２６，２７上に選択酸化
膜２８を形成する。選択酸化膜２８は熱酸化法により形
成することができる。この際、サイドウォールスペーサ
２５は、熱酸化法により下部フローティングゲート電極
２１ａの端部が酸化されないようにするストッパとして
作用させることができる。

【００９３】ここまでの工程において、異なるメモリセ
ルブロックＭＣＢ間では下部フローティングゲート電極
２１ａが分離された構造となっているが、メモリセルブ
ロックＭＣＢ内では、未だフローティングゲート形ＭＩ
ＳＦＥＴＱ２毎に分離された構造とはなっておらず、一
体に形成されたままである。

【００９４】次に、図１７に示すように、シリコン窒化
膜３１を熱リン酸によりエッチングして除去する。これ
により下部フローティングゲート電極２１ａとサイドウ
ォールスペーサ２５とが残ることとなる。

【００９５】次に、図１８に示すように、上部フローテ
ィングゲート電極２１ｂが形成される。上部フローティ
ングゲート電極２１ｂの形成は、多結晶シリコン膜を半
導体基体１の全面に堆積した後、フィールド絶縁膜２上
でエッチングされ除去されることにより形成される。上
部フローティングゲート電極２１ｂは、下部フローティ
ングゲート電極２１ａの上面に接して形成される。すな
わち下部フローティングゲート電極２１ａと一体となっ
てフローティングゲート電極２１を構成する。また、フ
ローティングゲート形ＭＩＳＦＥＴＱ２のソースおよび
ドレインとなる不純物半導体領域２６，２７を選択酸化
膜２８およびサイドウォールスペーサ２５を介して覆う
ように形成される。すなわち、下部フローティングゲー
ト電極２１ａと一体となってＴ字型となるようにフロー
ティングゲート電極２１が形成される。このようにフロ
ーティングゲート電極２１がＴ字型に形成されることに
より、フローティングゲート電極２１の制御ゲート電極
２３に対向する面積が大きくなり、フローティングゲー
ト電極２１と制御ゲート電極２３との容量を大きくして
カップリングを強くすることができる。この結果、フロ
ーティングゲート形ＭＩＳＦＥＴＱ２の制御ゲート電極
２３による制御性を向上することができる。なお、この
段階では、フローティングゲート電極２１は異なるメモ
リセルブロックＭＣＢではフィールド絶縁膜２上で分離
されているが、メモリセルブロックＭＣＢ内のフローテ
ィングゲート形ＭＩＳＦＥＴＱ２毎には分離された構造
とはなっておらず、一体に形成されたままである。

【００９６】次に、図１９に示すように、フローティン
グゲート電極２１上に層間絶縁膜２２を堆積し、制御ゲ
ート電極２３の下層制御ゲート電極２３ａ、ブロッキン
グ膜１４およびキャップシリコン窒化膜１５を形成す
る。

【００９７】層間絶縁膜２２は、たとえば、下層からシ
リコン酸化膜、シリコン窒化膜、シリコン酸化膜および
シリコン窒化膜からなる４層構造とすることができる。
シリコン酸化膜およびシリコン窒化膜は、たとえばＣＶ
Ｄ法により形成することができる。

【００９８】下層制御ゲート電極２３ａ、ブロッキング
膜１４およびキャップシリコン窒化膜１５は、下層制御
ゲート電極２３ａとなる多結晶シリコン膜、ブロッキン
グ膜１４となるシリコン酸化膜およびキャップシリコン
窒化膜１５となるシリコン窒化膜を順次堆積し、これを
パターニングすることにより形成することができる。こ
のパターニングは、ワード線ＷＬが形成される領域にパ
ターニングする。なお、多結晶シリコン膜、シリコン酸
化膜およびシリコン窒化膜は、ＣＶＤ法により堆積する
ことができる。

【００９９】次に、図２０に示すように、キャップシリ
コン窒化膜１５、ブロッキング膜１４および下層制御ゲ
ート電極２３ａをマスクとして、層間絶縁膜２２、フロ
ーティングゲート電極２１およびトンネル絶縁膜２０を
エッチングする。すなわち、フローティングゲート電極
２１は、キャップシリコン窒化膜１５に対して自己整合
的にエッチングされる。

【０１００】次に、図２１に示すように、トンネル絶縁
膜２０、フローティングゲート電極２１、層間絶縁膜２
２、下層制御ゲート電極２３ａ、ブロッキング膜１４お
よびキャップシリコン窒化膜１５の側面にサイドウォー
ルスペーサ２９を形成する。サイドウォールスペーサ２
９の形成は、たとえばシリコン酸化膜を半導体基体１の
全面に堆積後、これを異方性エッチングによりエッチン
グして形成することができる。

【０１０１】次に、図２２に示すように、半導体基体１
の全面に絶縁膜（第２被膜）３０を堆積し、絶縁膜３０
の全面をＣＭＰ（Chemical Mechanical Polishing)法あ
るいはエッチバック法によりエッチングし、キャップシ
リコン窒化膜１５の表面を露出させる。絶縁膜３０は、
たとえばシリコン酸化膜とすることができ、平坦性の高
いシリコン酸化膜が望ましい。シリコン酸化膜の堆積に
は、熱ＣＶＤ法あるいはプラズマＣＶＤ法を用いること
ができる。また、絶縁膜３０には、ＳＯＧ（Spin On Gl
ass)膜またはＢＰＳＧ（Boro-Phospho-Silicate Glass)
膜を用いることもできる。この場合、不純物の半導体基
体１への拡散を防止するため、その下層にたとえばＴＥ
ＯＳ（テトラメトキシシラン）ガスを用いてＣＶＤ法に
より形成されたシリコン酸化膜を設けることが望まし
い。

【０１０２】次に、図２３に示すように、キャップシリ
コン窒化膜１５をエッチングして除去し、溝１７を形成
する。このエッチングには、熱リン酸を用いたウェット
エッチングを用いることができる。熱リン酸を用いたウ
ェットエッチングでは、シリコン酸化膜はほとんどエッ
チングされず、シリコン窒化膜のみが選択的にエッチン
グされる。この際、下層制御ゲート電極２３ａは、ブロ
ッキング膜１４およびサイドウォールスペーサ２９によ
り保護され、エッチング液による下層制御ゲート電極２
３ａの浸食を防止することができる。

【０１０３】次に、図２４に示すように、ブロッキング
膜１４をエッチングして除去する。これにより、溝１７
の底部に下層制御ゲート電極２３ａの上面を露出するこ
とができる。この際、溝１７の幅が若干広がるが、溝１
７は下層制御ゲート電極２３ａに対して自己整合的に形
成される。

【０１０４】このように溝１７を下層制御ゲート電極２
３ａに対して自己整合的に形成することができるため、
上層制御ゲート電極２３ｂを下層制御ゲート電極２３ａ
に対して自己整合的に形成することができ、下層制御ゲ
ート電極２３ａが微細加工の限界である最小加工寸法で
パターニングされるものであっても精密に上層制御ゲー
ト電極２３ｂを下層制御ゲート電極２３ａの上層に形成
することができる。なお、エッチングには、フッ酸等に
よるウェットエッチングを用いることもできるが、ドラ
イエッチングを用いることも可能である。また、フロー
ティングゲート電極２１もキャップシリコン窒化膜１５
に対して自己整合的にエッチングされているため、上層
制御ゲート電極２３ｂに対して自己整合的に形成される
こととなる。

【０１０５】最後に、半導体基体１の全面に、たとえば
アルミニウム、銅、タングステン等からなる金属膜を堆
積し、この金属膜をＣＭＰ法あるいはエッチバック法に
よりエッチングして溝１７内にのみ残して除去し、上層
制御ゲート電極２３ｂを形成する。このようにして図１
１に示す半導体集積回路装置がほぼ完成する。なお、金
属膜は窒化チタン等の金属化合物であっても良い。

【０１０６】このような製造方法により、低抵抗な上層
制御ゲート電極２３ｂを下層制御ゲート電極２３ａ上に
形成して制御ゲート電極２３の抵抗値を低減することが
できる。しかも、上層制御ゲート電極２３ｂは、下層制
御ゲート電極２３ａに対して自己整合的に形成すること
ができるため、制御ゲート電極２３を微細加工の限界近
傍での最小加工寸法で形成するような場合であっても精
密に低抵抗な上層制御ゲート電極２３ｂを下層制御ゲー
ト電極２３ａ上に形成することができる。この結果、Ａ
ＮＤ型フラッシュメモリの集積度を低減することなくワ
ード線ＷＬの抵抗値を低減することができる。ワード線
ＷＬの低抵抗化は、前記したとおりサブデコーダの省略
あるいは減少化を可能とし、その結果、ＡＮＤ型フラッ
シュメモリの集積度の向上あるいはチップ面積の縮小を
図ることが可能となる。

【０１０７】なお、本実施の形態３では、キャップシリ
コン窒化膜１５としてシリコン窒化膜を用い、そのエッ
チャントとして熱リン酸を用いた場合の例を示したが、
キャップシリコン窒化膜１５に代えて多結晶シリコン膜
を用い、その際のエッチャントとしてヒドラジンあるい
は水酸化カリウム溶液を用いても良いことは、実施の形
態１と同様である。

【０１０８】また、本実施の形態３におけるＡＮＤ型フ
ラッシュメモリにおいても、実施の形態２で説明したよ
うに、下層制御ゲート電極２３ａを省略し、制御ゲート
電極２３の全部を高導電性の金属膜とすることも可能で
ある。

【０１０９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１１０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１１１】（１）半導体集積回路装置のゲート電極の
シート抵抗値を減少することができる。

【０１１２】（２）ＡＮＤ型フラッシュメモリにおける
制御ゲート電極すなわちワード線の抵抗値を低減し、広
い面積のメモリセルアレイ領域に適用することができ
る。

【０１１３】（３）ＡＮＤ型フラッシュメモリにおいて
サブデコーダを省略し、または、その数を減少し、チッ
プ面積の縮小あるいは集積度の向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の一例を示した要部断面図であり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図２】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図３】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図４】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図５】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図、（ｄ）は他の例を示し
た断面図である。

【図６】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図７】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図８】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示したものであり、（ａ）は上面図、
（ｂ）は（ａ）におけるｂ−ｂ線断面図、（ｃ）は
（ａ）におけるｃ−ｃ線断面図である。

【図９】（ａ）は、本発明の他の実施の形態である半導
体集積回路装置の一例を示した要部断面図であり、
（ｂ）〜（ｅ）は、実施の形態２の半導体集積回路装置
の製造方法の一例を工程順に示した断面図である。

【図１０】（ａ）〜（ｃ）は、実施の形態２の半導体集
積回路装置の製造方法の他の例を工程順に示した断面図
である。

【図１１】本発明のさらに他の実施の形態であるＡＮＤ
型フラッシュメモリのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１２】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１３】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１４】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１５】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１６】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１７】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１８】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図１９】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図２０】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図２１】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図２２】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図２３】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図２４】実施の形態３のＡＮＤ型フラッシュメモリの
製造方法の一例をそのメモリセル領域について示したも
のであり、（ａ）は平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ａ）におけるｃ−ｃ線断面図
である。

【図２５】（ａ）は、実施の形態３のＡＮＤ型フラッシ
ュメモリのメモリセル領域における等価回路の一例を示
した回路図であり、（ｂ）は、本発明者が検討した比較
のための回路図である。

【符号の説明】

１ 半導体基体 ２ フィールド絶縁膜 ３ 活性領域 ４ ゲート絶縁膜 ５ ゲート電極 ５ａ 下層電極層 ５ｂ 上層電極層 ６ 不純物半導体領域 ７ ライト酸化膜 ８ 絶縁膜 ９ 犠牲酸化膜 １０ シリコン酸化膜 １１ 多結晶シリコン膜 １２ シリコン酸化膜 １３ シリコン窒化膜 １４ ブロッキング膜 １５ キャップシリコン窒化膜 １６ サイドウォールスペーサ １７ 溝 １８ ゲート電極 １９ ゲート絶縁膜 ２０ トンネル絶縁膜 ２１ フローティングゲート電極 ２１ａ 下部フローティングゲート電極 ２１ｂ 上部フローティングゲート電極 ２２ 層間絶縁膜 ２３ 制御ゲート電極 ２３ａ 下層制御ゲート電極 ２３ｂ 上層制御ゲート電極 ２４ ライト酸化膜 ２５ サイドウォールスペーサ ２６，２７ 不純物半導体領域 ２８ 選択酸化膜 ２９ サイドウォールスペーサ ３０ 絶縁膜 ３１ シリコン窒化膜 Ｑ２ フローティングゲート形ＭＩＳＦＥＴ Ｑ１ ＭＩＳＦＥＴ ＭＣＢ メモリセルブロック ＳＢＬ 副ビット線 ＳＤＥＣ サブデコーダ ＷＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基体の主面上または前記半導体基
   体の上層に、ゲート絶縁膜を介して形成されたゲート電
   極を含む半導体集積回路装置であって、 前記ゲート電極は、前記ゲート絶縁膜に対して自己整合
   的に形成された高導電性膜からなることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 半導体基体の主面上または前記半導体基
   体の上層に、ゲート絶縁膜を介して形成されたゲート電
   極を含む半導体集積回路装置であって、 前記ゲート電極は、多結晶シリコン膜からなる下層電極
   層と、前記下層電極層に対して自己整合的に形成された
   高導電性膜からなる上層電極層とを含む多層膜からなる
   ことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、前記高導電性膜は、金属または金属化合
   物であることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置であって、 前記半導体集積回路装置は、半導体基体の主面上にトン
   ネル絶縁膜を介して形成されたフローティングゲート電
   極と、前記フローティングゲート電極上に層間絶縁膜を
   介して形成された制御ゲート電極とを有するフローティ
   ングゲート形ＭＩＳＦＥＴを含み、 前記ゲート電極は、前記フローティングゲート形ＭＩＳ
   ＦＥＴの制御ゲート電極であり、前記ゲート絶縁膜は、
   前記フローティングゲート電極と前記制御ゲート電極と
   の間に形成された層間絶縁膜であり、前記高導電性膜
   は、前記層間絶縁膜に対して自己整合的に形成されると
   ともに前記フローティングゲート電極に対しても自己整
   合的に形成されていることを特徴とする半導体集積回路
   装置。
5. 【請求項５】 請求項４記載の半導体集積回路装置であ
   って、 前記半導体集積回路装置は、前記フローティングゲート
   形ＭＩＳＦＥＴで構成される書き換え可能な一括消去形
   不揮発性メモリのメモリセルアレイを含み、 前記メモリセルアレイのワード線は、前記高導電性膜を
   その全部または一部に含む前記制御ゲート電極で構成さ
   れることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項１記載の半導体集積回路装置の製
   造方法であって、 （ａ）前記半導体基体の全面に前記ゲート絶縁膜となる
   第１絶縁膜を堆積する工程、 （ｂ）前記第１絶縁膜の上層に、第１被膜を堆積する工
   程、 （ｃ）前記ゲート電極となる領域の前記第１被膜および
   その下層の前記第１絶縁膜をパターニングして前記ゲー
   ト絶縁膜を形成するとともにその上層に前記第１被膜を
   残存させる工程、 （ｄ）前記半導体基体の全面に、前記第１被膜に対して
   エッチング選択比を有する第２被膜を堆積し、前記第２
   被膜をエッチングまたは研磨して前記第１被膜の上面を
   露出する工程、 （ｅ）前記第１被膜をエッチングして前記ゲート絶縁膜
   の上部の前記第２被膜に溝を形成する工程、 （ｆ）前記半導体基体の全面に金属または金属化合物か
   らなる高導電性膜を堆積し、前記高導電性膜をエッチン
   グまたは研磨して、前記溝内に前記高導電性膜からなる
   前記ゲート電極を形成する工程、 を含むことを特徴とする半導体集積回路装置の製造方
   法。
7. 【請求項７】 請求項２記載の半導体集積回路装置の製
   造方法であって、 （ａ）前記半導体基体の全面に前記ゲート絶縁膜となる
   第１絶縁膜、前記下層電極層となる多結晶シリコン膜、
   および第３被膜を堆積を堆積する工程、 （ｂ）前記第３被膜上に、前記第３被膜に対してエッチ
   ング選択比を有する第１被膜を堆積する工程、 （ｃ）前記第１被膜、前記第３被膜、前記多結晶シリコ
   ン膜および前記第１絶縁膜をパターニングして、前記ゲ
   ート絶縁膜および前記下層電極層を形成するとともにそ
   の上層に前記第３被膜および前記第１被膜を残存させる
   工程、 （ｄ）前記半導体基体の全面に、前記第１被膜に対して
   エッチング選択比を有する第２被膜を堆積し、前記第２
   被膜をエッチングまたは研磨して前記第１被膜の上面を
   露出する工程、 （ｅ）前記第１被膜をエッチングして前記ゲート絶縁膜
   の上部の前記第２被膜に溝を形成する工程、 （ｆ）前記溝内の前記第３被膜をエッチングして除去
   し、前記下層電極層の上面を露出する工程、 （ｇ）前記半導体基体の全面に金属または金属化合物か
   らなる高導電性膜を堆積し、前記高導電性膜をエッチン
   グまたは研磨して、前記溝内に前記高導電性膜からなる
   前記上層電極層を形成する工程、 を含むことを特徴とする半導体集積回路装置の製造方
   法。
8. 【請求項８】 請求項６または７記載の半導体集積回路
   装置の製造方法であって、 前記（ａ）工程の前に、トンネル絶縁膜となる第２絶縁
   膜およびフローティングゲート電極となる多結晶シリコ
   ン膜を形成し、前記第１絶縁膜を、フローティングゲー
   ト電極と制御ゲート電極との間に設けられる層間絶縁膜
   となる被膜として堆積し、前記高導電性膜を、制御ゲー
   ト電極の一部または全部として形成することを特徴とす
   る半導体集積回路装置の製造方法。
9. 【請求項９】 請求項６、７または８記載の半導体集積
   回路装置の製造方法であって、 前記第１被膜はシリコン窒化膜からなり、前記第２被膜
   および第３被膜はシリコン酸化膜からなり、前記第１被
   膜のエッチングは熱リン酸により行われる第１の構成、 前記第１被膜は多結晶シリコン膜からなり、前記第２被
   膜および第３被膜はシリコン酸化膜からなり、前記第１
   被膜のエッチングはヒドラジンまたは水酸化カリウム溶
   液により行われる第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
   路装置の製造方法。