KR100344768B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 셀 어레이(cell array) 내에서 플로팅게이트(floating gate) 단차를 줄이어 소자특성을 향상시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
본 발명의 반도체장치의 제조방법은 반도체기판 상에 제 1게이트를 형성하는 공정과, 반도체기판 상에 제 1게이트를 노출시키도록 제 1절연막을 형성하는 공정과, 상기 제 1절연막 상에 상기 제 1게이트와 연결되도록 다결정실리콘을 증착하여 패턴 식각하여 제 2게이트를 형성하는 공정과, 상기 제 2게이트 표면에 HSG(Hemi Spheric Glass)처리하여 다 수개의 반구형입자를 형성시키어 상기 제 1게이트와 상기 표면에 다 수개의 반구형입자가 형성된 제 2게이트로 된 플로팅게이트를 형성하는 공정과, 플로팅게이트 상에 유전체층을 개재시키어 콘트롤게이트를 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 플로팅게이트의 제 2게이트 표면에 다 수개의 반구형입자를 형성함으로써, 플로팅게이트와 콘트롤게이트 간의 커플링비가 향상된다.
따라서, 본 발명에서는 플로팅게이트 표면적이 증가되므로 단차를 낯춰 안정적인 구조로 제조가능함에 따라, 제품의 신뢰성이 향상된 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 셀 어레이(cell array) 내에서 플로팅게이트(floating gate) 단차를 줄이어 소자특성을 향상시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1 내지 도 2는 종래기술에 따른 반도체장치의 제조 공정 단면도로, 도 1a 내지 도 1f는 x축 방향에서 본 반도체장치의 제조 공정 단면도이고, 도 2a 내지 도 2f는 y축 방향에서 본 반도체장치의 제조 공정 단면도이다.
도 1a 및 도 2a와 같이, 반도체기판(100)상에 소자격리를 위한 필드산화막(102)을형성한 후, 게이트절연막(104)을 개재시키어 제 1게이트(106)를 형성한다.
이 후, 제 1게이트(106) 측면에 절연측벽(108a)을 형성한다.
도 1b 및 도 2b와 같이, 필드산화막(102) 및 절연측벽(108a)을 포함한 제 1게이트(106) 상에 HLD(High temperature Low pressure Deposition)방법으로 산화실리콘을 증착한 후, 제 1게이트(106)가 노출되도록 패턴식각하여 제 1절연막(108)을 형성한다. C1은 제 1절연막(108)에 형성된 콘택홀이 된다.
도 1c 및 도 2c와 같이, 제 1절연막(108) 상에 다결정실리콘을 증착한 후, 제 1게이트(106)과 연결되도록 패턴 식각하여 제 2게이트(120)을 형성한다.
제 1게이트(106)과 제 2게이트(120)은 플로팅게이트가 된다.
이 후, 제 2게이트(120) 상에 유전체층이 될 ONO(Oxide-Nitride-Oxide)층(122)을 형성한다.
도 1d및 도 2d와 같이, ONO층(122) 상에 콘트롤게이트(control gate) 형성용 다결정실리콘층(124)을 형성한다.
다결정실리콘층(124) 상에 산화실리콘을 증착한 후, 제 1게이트(106)과 대응된 부분을 덮도록 패턴 식각하여 제 2절연막(126)을 형성한다.
도 1e및 도 2e와 같이, 다결정실리콘층(124) 상에 감광막을 도포한 후, 제 2절연막(126)을 일부 덮되 콘트롤게이트 형성영역이 정의되도록 패턴 식각하여 감광막패턴(130)을 형성한다.
도 1f및 도 2f와 같이, 제 2절연막 및 감광막패턴을 마스크로 하여 다결정실리콘층 및 ONO층을 제거한다. 이 때, 식각된 다결정실리콘층은 콘트롤게이트가 되며, 식각된 ONO층은 유전체층이 된다.
이 후, 감광막패턴을 제거한다.
종래의 기술에서는 제 1게이트와 제 2게이트가 결합되어 플로팅게이트가 되고, 유전체층인 ONO층을 개재시키어 콘트롤게이트를 형성하였다.
종래의 구조에 프로그래밍 볼티지(programing voltage)를 인가해 주면, 소오스와 드레인 간의 액티브로부터 채널이 형성되어 채널 핫전자 주입방식에 의해 플로팅게이트로 전자가 주입된다. 이때, 플로팅게이트에 주입된 전자에 의해 해당 셀 이 프로그램된다.
플로팅게이트에서 이레이즈(erase)하는 경우, 이레이즈볼티지를 소오스와 이레이즈게이트 사이에 인가해 주면, Fowler-Nordheim형 터널링에 의해 플로팅게이트에 있던 전자가 이레이즈게이트로 빠져 나가게 된다.
상기 두 경우, 유전체층인 ONO층의 커플링비(coupling ratio)가 중요한 역할을 한다.
그러나, 종래의 기술에서는 상기 두 경우 커플링비를 얻기 위해 일정 수준의 정전용량이 필요하며, 그에 따라 커플링비를 위한 플로팅게이트의 표면적이 커지게 되었다.
또한, 종래의 기술에서는 플로팅게이트의 단차가 심하여 식각량이 과다하게 발생되어 공정마진을 확보하기가 어려운 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 플로팅게이트의 단차를 낮추면서 표면적을 증가시킬 수 있는 반도체장치의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 반도체장치의 제조방법은 반도체기판 상에 제 1게이트를 형성하는 공정과, 반도체기판 상에 제 1게이트를 노출시키도록 제 1절연막을 형성하는 공정과, 상기 제 1절연막 상에 상기 제 1게이트와 연결되도록 다결정실리콘을 증착하여 패턴 식각하여 제 2게이트를 형성하는 공정과, 상기 제 2게이트 표면에 HSG(Hemi Spheric Glass)처리하여 다 수개의 반구형입자를 형성시키어 상기 제 1게이트와 상기 표면에 다 수개의 반구형입자가 형성된 제 2게이트로 된 플로팅게이트를 형성하는 공정과, 플로팅게이트 상에 유전체층을 개재시키어 콘트롤게이트를 형성하는 공정을 구비한 것이 특징이다.
도 1 내지 도 2는 종래기술에 따른 반도체장치의 제조 공정 단면도로,
도 1a 내지 도 1f는 x축 방향에서 본 반도체장치의 제조 공정 단면도이고,
도 2a 내지 도 2f는 y축 방향에서 본 반도체장치의 제조 공정 단면도이다.
도 3 내지 도 4는 본 발명에 따른 반도체장치의 제조 공정 단면도로,
도 3a 내지 도 3g는 x축 방향에서 본 반도체장치의 제조 공정 단면도이고,
도 4a 내지 도 4g는 y축 방향에서 본 반도체장치의 제조 공정 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 3 내지 도 4는 본 발명에 따른 반도체장치의 제조 공정 단면도로, 도 3a 내지 도 3g는 x축 방향에서 본 반도체장치의 제조 공정 단면도이고, 도 4a 내지 도 4g는 y축 방향에서 본 반도체장치의 제조 공정 단면도이다.
도 3a 및 도 4a와 같이, 반도체기판(200)상에 소자격리를 위한 필드산화막(202)을 형성한 후, 게이트절연막(204)을 개재시키어 제 1게이트(206)를 형성한다.
이 후, 제 1게이트(206) 측면에 절연측벽(208a)을 형성한다.
도 3b 및 도 4b와 같이, 필드산화막(202) 및 절연측벽(208a)을 포함한 제 1게이트(206) 상에 HLD 방법으로 산화실리콘을 증착한 후, 제 1게이트(206)가 노출되도록 패턴식각하여 제 1절연막(208)을 형성한다.
도 3c 및 도 4c와 같이, 제 1절연막(208) 상에 다결정실리콘을 증착하여 제 1게이트(206)과 연결되도록 패턴 식각한 후, HSG(Hemi Spheric Glass)처리함으로써 표면에 다 수개의 반구형입자를 갖는 제 2게이트(220)이 형성된다.
이 때, 제 1게이트(206)과 표면에 다 수개의 반구형입자를 갖는 제 2게이트(220)은 플로팅게이트가 된다.
도 3d및 도 4d와 같이, 제 2게이트(220) 상에 유전체층이 될 ONO층(222)을 형성한다.
도 3e및 도 4e와 같이, ONO층(222) 상에 콘트롤게이트 형성용 다결정실리콘층(224)을 형성한다.
다결정실리콘층(224) 상에 산화실리콘을 증착한 후, 제 1게이트(206)과 대응된 부분을 덮도록 패턴 식각하여 제 2절연막(226)을 형성한다.
도 3f및 도 4f와 같이, 다결정실리콘층(224) 상에 감광막을 도포한 후, 제 2절연막(226)을 일부 덮되 콘트롤게이트 형성영역이 정의되도록 패턴 식각하여 감광막패턴(230)을 형성한다.
도 3g및 도 4g와 같이, 제 2절연막 및 감광막패턴을 마스크로 하여 다결정실리콘층 및 ONO층을 제거한다. 이 때, 식각된 다결정실리콘층은 콘트롤게이트가 되며, 식각된 ONO층은 유전체층이 된다.
이 후, 감광막패턴을 제거한다.
본 발명에서는 플로팅게이트의 제 2게이트 표면에 다 수개의 반구형입자를 형성함으로써, 플로팅게이트와 콘트롤게이트 간의 커플링비를 향상시킨다.
상술한 바와 같이, 본 발명에서는 플로팅게이트의 제 2게이트 표면에 다 수개의 반구형입자를 형성함으로써, 플로팅게이트와 콘트롤게이트 간의 커플링비가 향상된다.
따라서, 본 발명에서는 플로팅게이트 표면적이 증가되므로 단차를 낯춰 안정적인 구조로 제조가능함에 따라, 제품의 신뢰성이 향상된 잇점이 있다.
Claims (1)
- 반도체기판 상에 제 1게이트를 형성하는 공정과,상기 반도체기판 상에 제 1게이트를 노출시키도록 제 1절연막을 형성하는 공정과,상기 제 1절연막 상에 상기 제 1게이트와 연결되도록 다결정실리콘을 증착하여 패턴 식각하여 제 2게이트를 형성하는 공정과,상기 제 2게이트 표면에 HSG(Hemi Spheric Glass)처리하여 다 수개의 반구형입자를 형성시키어 상기 제 1게이트와 상기 표면에 다 수개의 반구형입자가 형성된 제 2게이트로 된 플로팅게이트를 형성하는 공정과,상기 플로팅게이트 상에 유전체층을 개재시키어 콘트롤게이트를 형성하는 공정을 구비한 반도체장치의 제조방법.
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| JPH1140780A (ja) * | 1997-07-17 | 1999-02-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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Patent Citations (2)
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| JPH05110107A (ja) * | 1991-10-14 | 1993-04-30 | Sony Corp | フローテイングゲートを有する半導体装置 |
| JPH1140780A (ja) * | 1997-07-17 | 1999-02-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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