KR20050066871A - 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20050066871A
KR20050066871A KR1020030098355A KR20030098355A KR20050066871A KR 20050066871 A KR20050066871 A KR 20050066871A KR 1020030098355 A KR1020030098355 A KR 1020030098355A KR 20030098355 A KR20030098355 A KR 20030098355A KR 20050066871 A KR20050066871 A KR 20050066871A
Authority
KR
South Korea
Prior art keywords
layer
film
floating
conductive
floating gate
Prior art date
Application number
KR1020030098355A
Other languages
English (en)
Other versions
KR100602081B1 (ko
Inventor
정성문
김점수
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030098355A priority Critical patent/KR100602081B1/ko
Priority to US11/019,304 priority patent/US7297595B2/en
Publication of KR20050066871A publication Critical patent/KR20050066871A/ko
Application granted granted Critical
Publication of KR100602081B1 publication Critical patent/KR100602081B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 불휘발성 메모리 소자는, 반도체 기판과, 반도체 기판 내에서 액티브 영역을 한정하되, 상부에 일정 깊이의 홈을 갖는 트랜치 형태의 소자 분리막과, 반도체 기판의 액티브 영역 위에 형성된 터널 산화막과, 터널 산화막 위에 형성된 플로팅 게이트 도전막 패턴과, 플로팅 게이트 도전막 패턴의 측벽 및 소자 분리막의 홈 측벽상에 형성된 도전성 플로팅 스페이서막과, 플로팅 게이트 도전막 패턴 및 도전성 플로팅 스페이서막 위에 형성된 게이트간 절연막과, 그리고 게이트간 절연막 위에 형성된 컨트롤 게이트 도전막을 구비한다.

Description

높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device having high coupling ratio and method for fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는, 디램(DRAM; Dynamic Random Access Memory) 또는 에스램(SRAM; Static Random Access Memory)과 같이 전원 공급이 중단됨에 따라 테이터를 잃어버리는 휘발성 메모리 소자와, 플래시 메모리 소자와 같이 전원 공급이 중단되더라도 데이터를 잃어버리지 않는 불휘발성 메모리 소자로 구분될 수 있다.
도 1은 종래의 불휘발성 메모리 소자의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 소자 분리막(102)에 의해 한정되는 액티브 영역(104)을 갖는 반도체 기판(100)의 액티브 영역(104) 상부에 터널 산화막 패턴(106) 및 플로팅 게이트 도전막 패턴(108)이 순차적으로 적층된다. 플로팅 게이트 도전막 패턴(108) 및 소자 분리막(102) 위에는 게이트간 절연막(110)이 배치된다. 게이트간 절연막(110)은 산화막/질화막/산화막(ONO막)으로 이루어진다. 게이트간 절연막(110) 위에는 컨트롤 게이트 도전막(112)이 배치된다.
이와 같은 구조의 불휘발성 메모리 소자를 동작시키는데 있어서, 컨트롤 게이트 도전막(112)에 인가되는 전압에 의해 플로팅 게이트 도전막 패턴(108)에 커플링되는 전압의 비율을 커플링비(coupling ratio)라 하며, 이 커플링비가 높을수록 소자의 속도 및 성능이 향상된다는 것은 잘 알려져 있는 사실이다. 이 커플링비()는 아래의 수학식 1과 같이 나타낼 수 있다.
여기서 CONO는 플로팅 게이트 도전막 패턴(108)과 컨트롤 게이트 도전막 패턴(112) 사이의 커패시턴스이고, Ctunnel은 플로팅 게이트 도전막 패턴(108)과 벌크, 즉 채널 사이의 커패시턴스이다.
상기 수학식 1에서 알 수 있듯이, 커플링비를 높이기 위해서는 CONO를 증가시켜야 하는데 이를 위해서는 플로팅 게이트 도전막 패턴(108)과 게이트간 절연막(110)의 접촉 면적을 증대시켜야 한다. 그러나 플로팅 게이트 도전막 패턴(108)과 게이트간 절연막(110)의 접촉 면적을 증대시키기 위하여, 액티브 영역의 폭을 증대시키는 경우에는 소자의 집적도가 감소된다는 문제가 발생하며, 또한 플로팅 게이트 도전막 패턴(108)의 높이를 증대시키는 경우에도 제조 공정시 식각 공정이 어려워지는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 집적도를 감소시키지 않고 플로팅 게이트 도전막 패턴의 높이도 유지하면서 커플링비가 높아진 불휘발성 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 불휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자는, 반도체 기판; 상기 반도체 기판 내에서 액티브 영역을 한정하되, 상부에 일정 깊이의 홈을 갖는 트랜치 형태의 소자 분리막; 상기 반도체 기판의 액티브 영역 위에 형성된 터널 산화막; 상기 터널 산화막 위에 형성된 플로팅 게이트 도전막 패턴; 상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 형성된 도전성 플로팅 스페이서막; 상기 플로팅 게이트 도전막 패턴 및 상기 도전성 플로팅 스페이서막 위에 형성된 게이트간 절연막; 및 상기 게이트간 절연막 위에 형성된 컨트롤 게이트 도전막을 구비하는 것을 특징으로 한다.
상기 소자 분리막에 형성된 홈의 깊이는 300-2000Å인 것이 바람직하다.
상기 플로팅 도전막 패턴 및 상기 도전성 플로팅 스페이서막은 폴리실리콘막을 포함하는 것이 바람직하다.
상기 게이트간 절연막은 산화막/질화막/산화막을 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판 내에 트랜치 형태의 소자 분리막을 형성하여 액티브 영역을 한정하는 단계; 상기 액티브 영역 위에 터널 산화막을 형성하는 단계; 상기 터널 산화막 및 소자 분리막 위에 플로팅 게이트 도전막을 형성하는 단계; 상기 플로팅 게이트 도전막을 패터닝하여 상기 소자 분리막의 일부 표면을 노출시키는 플로팅 게이트 도전막 패턴을 형성하는 단계; 상기 플로팅 게이트 도전막 패턴에 의해 노출되는 소자 분리막의 일부 표면을 일정 깊이까지 제거하여 홈을 형성하는 단계; 상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 도전성 플로팅 스페이서막을 형성하는 단계; 상기 플로팅 게이트 도전막 패턴 및 도전성 플로팅 스페이서막 위에 게이트간 절연막을 형성하는 단계; 및 상기 게이트간 절연막 위에 컨트롤 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 플로팅 게이트 도전막 패턴 및 상기 소자 분리막의 홈은 동일한 마스크막 패턴을 식각 마스크로 한 식각 공정을 통해 형성하는 것이 바람직하다.
상기 소자 분리막의 홈은 300-2000Å의 깊이를 갖도록 형성하는 것이 바람직하다.
상기 도전성 플로팅 스페이서막을 형성하는 단계는, 상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽 위에 플로팅 스페이서용 도전막을 형성하는 단계; 및 상기 플로팅 스페이서용 도전막에 대해 상기 플로팅 게이트 도전막 패턴의 상부면이 노출되도록 이방성 식각을 수행하여 상기 도전성 플로팅 스페이서막을 형성하는 단계를 포함하는 것이 바람직하다.
이 경우 상기 이방성 식각은 에치백 공정을 사용하여 수행하는 것이 바람직하다.
상기 게이트간 절연막은 산화막/질화막/산화막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 2를 참조하면, 소자 분리막(204)에 의해 한정되는 반도체 기판(202)의 액티브 영역(206) 위에 터널 산화막(208)이 배치된다. 소자 분리막(204)은 트랜치 형태로 이루어지며, 상부에는 일정 깊이의 홈(216)이 배치된다. 홈(216)의 깊이는 대략 300-2000Å이다. 터널 산화막(208) 위에는 플로팅 게이트 도전막 패턴(211)이 배치된다. 플로팅 게이트 도전막 패턴(211)의 측면과 소자 분리막(204)의 홈(216) 측벽상에는 도전성 게이트 스페이서막(219)이 배치된다. 플로팅 게이트 도전막 패턴(211)과 도전성 게이트 스페이서막(219)은 함께 플로팅 게이트로 기능한다. 플로팅 게이트 도전막 패턴(211)과 도전성 게이트 스페이서막(219)은 모두 폴리실리콘막으로 형성할 수 있다. 플로팅 게이트 도전막 패턴(211)과 도전성 게이트 스페이서막(219) 위에는 게이트간 절연막으로서 산화막/질화막/산화막(ONO막)(220)이 배치되고, ONO막(220) 위에는 컨트롤 게이트 도전막(222)이 배치된다. 컨트롤 게이트 도전막(222) 또한 폴리실리콘막으로 형성할 수 있다.
이와 같은 구조의 불휘발성 메모리 소자는, 플로팅 게이트 도전막 패턴(211)의 측벽과 소자 분리막(204)의 홈(219) 측벽에 도전성 게이트 스페이서막(219)이 배치되고, 그 위에 게이트간 절연막으로서의 ONO막(220)을 형성함으로써, 플로팅 게이트로 기능하는 플로팅 게이트 도전막 패턴(211) 및 도전성 게이트 스페이서막(219)과 게이트간 절연막으로 기능하는 ONO막(220)의 접촉 면적이 커지며, 이에 따라 소자의 커플링비가 증대된다.
도 3 내지 도 6은 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 반도체 기판(202)에 소자 분리막(204)을 형성하여 액티브 영역(206)을 한정한다. 소자 분리막(204)은 통상의 트랜치 형태로 형성한다. 다음에 액티브 영역(206) 위에 얇은 두께의 터널 산화막(208)을 형성한다. 그리고 터널 산화막(208) 위에 플로팅 게이트 도전막(210)을 형성한다. 플로팅 게이트 도전막(210)은 폴리실리콘막을 사용하여 형성한다. 다음에 플로팅 게이트 도전막(210) 위에 마스크막 패턴(212)을 형성한다. 이 마스크막 패턴(212)은 포토레지스트막 패턴을 사용하여 형성할 수 있으며, 소자 분리 영역에 대응하는 플로팅 게이트 도전막(210)의 일부 표면을 노출시키는 개구부(214)를 갖는다.
다음에 도 4를 참조하면, 상기 마스크막 패턴(212)을 식각 마스크로 하여 노출된 플로팅 게이트 도전막(210)을 식각하여 플로팅 게이트 도전막 패턴(211)을 형성한다. 플로팅 도전막 패턴(211)을 형성한 후에는 소자 분리막(204)의 노출 부분에 대한 식각 공정을 수행하여 일정 깊이, 예컨대 300-2000Å의 깊이를 갖는 홈(216)을 형성한다. 홈(216)을 형성한 후에는 마스크막 패턴(212)을 제거한다.
다음에 도 5를 참조하면, 플로팅 게이트 도전막 패턴(211) 및 소자 분리막(204)의 노출 표면 위에 플로팅 스페이서용 도전막(218)을 형성한다. 플로팅 스페이서용 도전막(218)은 폴리실리콘막을 사용하여 형성할 수 있다.
다음에 도 6을 참조하면, 플로팅 스페이서용 도전막(218)에 대한 이방성 식각 공정을 수행하여 플로팅 게이트 도전막 패턴(211)의 측벽과 소자 분리막(204)의 홈(216) 측벽상에 도전성 플로팅 스페이서막(219)을 형성한다. 상기 이방성 식각은 플로팅 게이트 도전막 패턴(211)의 상부면이 노출될 때까지 에치백(etch back) 공정을 사용하여 수행할 수 있다. 다음에 플로팅 게이트 도전막 패턴(211) 및 도전성 플로팅 스페이서막(219) 위에 게이트간 절연막으로서의 ONO막(220)을 형성하고, 이어서 도 2에 도시된 바와 같이, ONO막(220) 위에 컨트롤 게이트 도전막(222)을 폴리실리콘막을 사용하여 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 불휘발성 메모리 소자에 따르면, 소자 분리막에 일정 깊이의 홈을 형성하고, 이 홈의 측벽과 플로팅 게이트 도전막 패턴의 측벽에 도전성 플로팅 스페이서막을 형성하여, 플로팅 게이트 도전막 패턴과 플로팅 스페이서막을 모두 플로팅 게이트로 기능하도록 함으로써 플로팅 게이트와 게이트간 절연막의 접촉 면적을 증대시키고, 이에 따라 커플링비가 증가하여 소자의 성능을 향상시킬 수 있다는 이점이 제공된다. 또한 본 발명에 따른 불휘발성 메모리 소자의 제조 방법에 따르면, 상기와 같이 커플링비가 증가된 불휘발성 메모리 소자를 용이하게 제조할 수 있다는 이점이 제공된다.
도 1은 종래의 불휘발성 메모리 소자의 일 예를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 3 내지 도 6은 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 내에서 액티브 영역을 한정하되, 상부에 일정 깊이의 홈을 갖는 트랜치 형태의 소자 분리막;
    상기 반도체 기판의 액티브 영역 위에 형성된 터널 산화막;
    상기 터널 산화막 위에 형성된 플로팅 게이트 도전막 패턴;
    상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 형성된 도전성 플로팅 스페이서막;
    상기 플로팅 게이트 도전막 패턴 및 상기 도전성 플로팅 스페이서막 위에 형성된 게이트간 절연막; 및
    상기 게이트간 절연막 위에 형성된 컨트롤 게이트 도전막을 구비하는 것을 특징으로 하는 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 소자 분리막에 형성된 홈의 깊이는 300-2000Å인 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 플로팅 도전막 패턴 및 상기 도전성 플로팅 스페이서막은 폴리실리콘막을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 제 1항 내지 제 3항중 어느 한 항에 있어서,
    상기 게이트간 절연막은 산화막/질화막/산화막을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  5. 반도체 기판 내에 트랜치 형태의 소자 분리막을 형성하여 액티브 영역을 한정하는 단계;
    상기 액티브 영역 위에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 소자 분리막 위에 플로팅 게이트 도전막을 형성하는 단계;
    상기 플로팅 게이트 도전막을 패터닝하여 상기 소자 분리막의 일부 표면을 노출시키는 플로팅 게이트 도전막 패턴을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴에 의해 노출되는 소자 분리막의 일부 표면을 일정 깊이까지 제거하여 홈을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 도전성 플로팅 스페이서막을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴 및 도전성 플로팅 스페이서막 위에 게이트간 절연막을 형성하는 단계; 및
    상기 게이트간 절연막 위에 컨트롤 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 플로팅 게이트 도전막 패턴 및 상기 소자 분리막의 홈은 동일한 마스크막 패턴을 식각 마스크로 한 식각 공정을 통해 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 소자 분리막의 홈은 300-2000Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  8. 제 5항에 있어서, 상기 도전성 플로팅 스페이서막을 형성하는 단계는,
    상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽 위에 플로팅 스페이서용 도전막을 형성하는 단계; 및
    상기 플로팅 스페이서용 도전막에 대해 상기 플로팅 게이트 도전막 패턴의 상부면이 노출되도록 이방성 식각을 수행하여 상기 도전성 플로팅 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 이방성 식각은 에치백 공정을 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  10. 제 5항에 있어서,
    상기 게이트간 절연막은 산화막/질화막/산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
KR1020030098355A 2003-12-27 2003-12-27 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 KR100602081B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030098355A KR100602081B1 (ko) 2003-12-27 2003-12-27 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법
US11/019,304 US7297595B2 (en) 2003-12-27 2004-12-23 Non-volatile memory device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098355A KR100602081B1 (ko) 2003-12-27 2003-12-27 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050066871A true KR20050066871A (ko) 2005-06-30
KR100602081B1 KR100602081B1 (ko) 2006-07-14

Family

ID=34698601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098355A KR100602081B1 (ko) 2003-12-27 2003-12-27 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US7297595B2 (ko)
KR (1) KR100602081B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598092B1 (ko) * 2001-05-18 2006-07-07 삼성전자주식회사 플래시 메모리 및 그 형성 방법
KR100798767B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100814376B1 (ko) * 2006-09-19 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416939B2 (en) * 2002-06-20 2008-08-26 Nxp B.V. Conductive spacers extended floating gates
KR100620223B1 (ko) * 2004-12-31 2006-09-08 동부일렉트로닉스 주식회사 스플릿 게이트 플래쉬 이이피롬의 제조방법
KR100641944B1 (ko) * 2005-07-21 2006-11-02 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100660543B1 (ko) * 2005-10-24 2006-12-22 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
TWI267171B (en) * 2005-12-26 2006-11-21 Powerchip Semiconductor Corp Method of manufacturing non-volatile memory and floating gate layer
KR100815955B1 (ko) * 2006-09-04 2008-03-21 동부일렉트로닉스 주식회사 Ｅｔｏｘ 셀 플래시 메모리의 자기정렬 ｓｔｉ 및 플로팅게이트 제조 방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
KR100830579B1 (ko) * 2006-10-19 2008-05-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
JP5491705B2 (ja) * 2008-05-22 2014-05-14 株式会社東芝 半導体装置
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
JP2012019020A (ja) * 2010-07-07 2012-01-26 Toshiba Corp 不揮発性記憶装置
KR101182942B1 (ko) * 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8860151B2 (en) * 2013-03-01 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a spacer and a liner overlying a sidewall of a gate structure and method of forming the same
US9293359B2 (en) * 2013-03-14 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cells with enhanced channel region effective width, and method of making same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403421B1 (en) * 1998-04-22 2002-06-11 Sony Corporation Semiconductor nonvolatile memory device and method of producing the same
US6911370B2 (en) * 2002-05-24 2005-06-28 Hynix Semiconductor, Inc. Flash memory device having poly spacers
US7416939B2 (en) * 2002-06-20 2008-08-26 Nxp B.V. Conductive spacers extended floating gates
KR100466197B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 셀 및 그 제조방법
US6743675B2 (en) * 2002-10-01 2004-06-01 Mosel Vitelic, Inc. Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component
US6838342B1 (en) * 2003-10-03 2005-01-04 Promos Technologies, Inc. Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598092B1 (ko) * 2001-05-18 2006-07-07 삼성전자주식회사 플래시 메모리 및 그 형성 방법
KR100798767B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100814376B1 (ko) * 2006-09-19 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20050139900A1 (en) 2005-06-30
KR100602081B1 (ko) 2006-07-14
US7297595B2 (en) 2007-11-20

Similar Documents

Publication Publication Date Title
KR100487532B1 (ko) 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법
KR100602081B1 (ko) 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법
US7554149B2 (en) Flash memory devices comprising pillar patterns and methods of fabricating the same
US7745284B2 (en) Method of manufacturing flash memory device with conductive spacers
US7375016B2 (en) Method for fabricating semiconductor device
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100611140B1 (ko) 트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법.
KR100707674B1 (ko) 플래시 기억 장치 및 그 제조 방법
KR20090077511A (ko) 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
KR100479604B1 (ko) 반도체 소자의 제조 방법
KR20010003086A (ko) 플로팅 게이트 형성 방법
JP3314748B2 (ja) 不揮発性半導体記憶装置の製造方法
KR100493065B1 (ko) 트렌치 게이트형 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR20020088554A (ko) 플래시 메모리의 셀 및 그 형성 방법
KR20060041351A (ko) 주변영역에의 모스펫 소자 제조방법
KR100330948B1 (ko) 비휘발성 반도체 메모리 장치 및 그 제조방법
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
KR100937651B1 (ko) 반도체 장치 및 이의 제조 방법
KR100751661B1 (ko) 플래쉬 메모리 셀의 제조 방법
KR20080029660A (ko) 반도체 소자 및 그의 제조 방법
KR100600955B1 (ko) 비휘발성 메모리 소자의 셀 및 그 제조방법
KR100710646B1 (ko) 플래시 메모리의 셀프 어라인 소스 제조방법
KR20070002605A (ko) 반도체 소자의 트랜지스터 형성 방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR20010110006A (ko) 비휘발성 메모리소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee