KR100611140B1 - 트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법. - Google Patents

트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법. Download PDF

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Abstract

트랜지스터의 게이트와 이의 제조 방법 및 게이트 구조를 포함하는 불휘발성 메모리 장치와 이의 제조 방법에서, 불휘발성 메모리 장치는 소자 분리막 패턴이 구비되는 필드 영역과 상기 소자 분리막 패턴에 의해 한정되는 액티브 영역으로 구분되고, 상기 액티브 영역에는 상대적으로 낮은 단차 부위로 정의되는 상기 액티브 영역의 유효 면적을 증가시키기 위해 액티브 영역을 부분적으로 식각하여 형성된 액티브 트렌치가 구비되는 기판과, 상기 액티브 영역 표면 상에 연속적으로 형성되고 실질적으로 균일한 두께를 갖는 터널 산화막과, 상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 형상을 갖는 플로팅 게이트 패턴과 상기 플로팅 게이트 패턴의 상부 측면 및 상부면에 구비되는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 패턴을 구비한다. 상기 불휘발성 메모리 장치는 액티브 유효 면적이 증가되어 동작 특성이 향상된다. .

Description

트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를 포함하는 불휘발성 메모리 장치, 이의 제조 방법.{Gate of transistor and method for the same, Non- volatile Memory device and method for the same}
도 1은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 나타내는 사시도이다.
도 2 내지 도 8은 도 1에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단계별 단면도이다.
도 9는 도 1에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 사시도이다.
도 10은 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 나타내는 사시도이다.
도 11 내지 도 13은 본 발명의 도 10에 도시된 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예 3에 따른 불휘발성 메모리 장치를 나타내는 사시도이다.
도 15 내지 도 19는 도 14에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단계별 단면도이다.
도 20은 도 14에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 사시도이다.
도 21은 본 발명의 실시예 4에 따른 SRAM장치의 트랜지스터의 게이트를 나타내는 평면도이다.
도 22는 도 21의 I_I' 부분을 절단하여 보여지는 단면도이다.
도 23 내지 도 26은 도 22에 도시된 SRAM장치에서 트랜지스터의 게이트의 형성 방법을 설명하기 위한 단면도이다.
도 27은 본 발명의 실시예 5에 따른 트랜지스터의 게이트를 나타내는 단면도이다.
도 28은 도 27에 도시된 트랜지스터의 게이트의 형성 방법을 설명하기 위한 단면도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 반도체 메모리 장치에 채용되는 트랜지스터의 게이트 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
상기 플래쉬 메모리 장치와 같은 불휘발성 메모리 장치는 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.
플래쉬 메모리 단위 셀에는 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 포함한다. 구체적으로, 플레쉬 메모리 셀의 게이트는 터널 산화막 상에 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층되는 구조를 갖는다.
통상적으로, NAND형 플래쉬 메모리 셀의 게이트에서 플로팅 게이트 전극은 라인형의 액티브 영역 상에 구비되어 있다. 상기 플로팅 게이트 전극은 상기 액티브 영역 상에 일정 크기 이상으로 형성되어야만 셀 전류 및 커플링 계수(coupling ration)를 유지시킬 수 있다. 즉, 상기 셀 전류를 증가시킴으로서 플레쉬 메모리 장치의 동작 속도를 증가시키기 위해서는, 채널 길이는 감소시키면서 액티브의 폭은 증가시키는 것이 바람직하다.
그러나, 메모리 셀의 디자인-룰이 점점 더 작아짐에 따라 상기 액티브 영역의 폭도 계속적으로 감소되고 있다. 이로 인해, 충분한 F-N 터널링 효과가 발생하지 못하게 된다. 또한, 동작 시에 셀 전류가 감소되어 동작 속도가 감소되고, 셀 전류의 산포 특성이 열화되어 과다 지움(over erase) 등의 불량이 발생하고 있다.
한편, 상기 SRAM장치 및 DRAM장치의 경우에는 상기 플레쉬 메모리 장치와는 약간 다른 형태의 트랜지스터를 갖고 있다. 즉, 상기 SRAM 및 DRAM장치에는 게이트 절연막, 게이트 전극 및 소오스/드레인을 포함하는 통상의 MOS 트랜지스터가 구비된다. 그러나, 상기 SRAM 및 DRAM장치의 트랜지스터를 형성하는 경우에도, 상기와 같이 액티브 폭이 감소됨에 따라 동작시의 전류가 감소되고, 이로 인해 동작 속도가 감소되는 등의 문제는 동일하게 발생한다.
따라서, 본 발명의 제1 목적은 F-N 터널링이 충분히 발생될 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 빠른 동작 속도를 갖는 트랜지스터의 게이트를 제공하는데 있다.
본 발명의 제4 목적은 상기한 게이트 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 불휘발성 메모리 장치의 구성으로, 우선 소자 분리막 패턴이 구비되는 필드 영역과 상기 소자 분리막 패턴에 의해 한정되는 액티브 영역으로 구분되고, 상기 액티브 영역에는 상대적으로 낮은 단차 부위로 정의되는 상기 액티브 영역의 유효 면적을 증가시키기 위해 상기 액티브 영역을 부분적으로 식각하여 형성된 액티브 트렌치가 구비되는 기판이 구비된다. 상기 액티브 영역 표면 상에 연속적으로 형성되고 실질적으로 균일한 두께를 갖는 터널 산화막이 구비된다. 상기 터널 산화막 상에는 상기 액티브 트렌치 내부를 채우는 플로팅 게이트 패턴이 구비된다. 상기 플로팅 게이트 패턴 상에는 유전막 패턴이 구비된다. 그리고, 상기 유전막 패턴 상에는 콘트롤 게이트 패턴이 구비된다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법으로, 우선 기판에 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴에 의해 한정되는 기판 표면을 부분적으로 식각하여 액티브 트렌치를 갖는 액티브 영역을 형성한다. 상기 액티브 영역 표면 상에 연속적으로 터널 산화막을 형성한다. 상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성한다. 상기 예비 플로팅 게이트 패턴 상에 유전막을 형성한다. 상기 유전막 상에 콘트롤 게이트용 도전막을 형성한다. 다음에, 상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법으로, 우선 기판 표면 상부로 돌출되는 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴 측면의 노출 부위에 스페이서를 형성한다. 상기 스페이서를 식각 마스크로 기판을 식각하여 액티브 트렌치를 형성함으로서 액티브 영역을 형성한다. 상기 액티브 영역의 표면 상에 연속적으로 터널 산화막을 형성한다. 상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성한다. 상기 예비 플로팅 게이트 패턴 상에 유전막을 형성한다. 상 기 유전막 상에 콘트롤 게이트용 도전막을 형성한다. 다음에, 상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법으로, 기판의 액티브 영역 상에 제1 하드 마스크 패턴을 형성한다. 상기 기판의 소자 분리 영역에 기판 표면과 동일하거나 기판 표면보다 낮은 상부면을 갖는 소자 분리막 패턴을 형성한다. 상기 제1 하드 마스크 패턴을 부분적으로 제거하여 액티브 영역을 일부 노출하는 제2 하드 마스크 패턴을 형성한다. 상기 제2 하드 마스크 패턴을 식각 마스크로 기판을 식각하여 액티브 트렌치를 형성함으로서 액티브 영역을 형성한다. 상기 액티브 영역의 표면 상에 연속적으로 터널 산화막을 형성한다. 상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성한다. 상기 예비 플로팅 게이트 패턴 상에 유전막을 형성한다. 상기 유전막 상에 콘트롤 게이트용 도전막을 형성한다. 다음에, 상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 트랜지스터 게이트의 구성으로, 우선 소자 분리막 패턴이 구비되는 필드 영역과 상기 소자 분리막 패턴에 의해 한정되는 액티브 영역으로 구분되고, 상기 액티브 영역에는 상대적으로 낮은 단차 부위로 정의되는 상기 액티브 영역의 유효 면적을 증가시키기 위한 액티브 트렌치가 구비되는 기판이 구비된다. 상기 액티브 트렌치의 측벽 및 하부면 상에 연속적으로 형성된 게이트 절연막이 구비된다. 그리고, 상기 게이트 절연막 상에 상기 액티브 트렌치 내부를 채우도록 구비되는 게이트 패턴이 구비된다.
상기한 제4 목적을 달성하기 위한 본 발명의 트랜지스터 게이트를 형성하기 위해, 우선 기판의 필드 영역에 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴에 의해 한정되는 기판을 부분적으로 식각하여 액티브 트렌치를 갖는 액티브 영역을 형성한다. 상기 액티브 트렌치의 측벽 및 하부면 상에 연속적으로 게이트 절연막을 형성한다. 상기 게이트 절연막 상에, 상기 액티브 트렌치 내부를 채우는 게이트 패턴을 형성한다.
상기 액티브 영역에 액티브 트렌치를 포함하고 있으므로, 액티브 영역의 유효 폭이 증가된다. 따라서, 상기 불휘발성 메모리 장치는 플로팅 게이트 패턴과 액티브 영역간의 접촉 면적이 증가됨에 따라 F-N 터널링이 충분히 발생될 수 있다. 이로 인해, 불휘발성 메모리 장치의 동작 특성을 향상시킬 수 있다.
또한, 상기 유효폭이 증가된 액티브 영역 상에 형성되는 트랜지스터의 게이트는 게이트 유효 폭이 증가된다. 때문에, 트랜지스터 동작 시의 전류를 증가시킬 수 있어서 반도체 장치의 동작 속도가 빨라지는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 나타내는 사시도 이다.
도 1을 참조하면, 필드 영역에는 소자 분리막 패턴(107)이 구비되고, 상기 소자 분리막 패턴(107)에 의해 한정되는 액티브 영역의 표면에는 상대적으로 낮은 단차 부위로 정의되는 상기 액티브 영역의 유효 면적을 증가시키기 위한 액티브 트렌치(110)를 갖는 기판(100)이 구비된다. 액티브 트렌치(110)는 기판(100)의 표면을 부분적으로 식각하여 형성된다. 상기 소자 분리막 패턴(107)은 실리콘 산화물로 이루어진다.
상기 소자 분리막 패턴(107) 및 상기 액티브 영역은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 액티브 트렌치(110)는 상기 제1 방향으로 연장된다.
상기 액티브 트렌치(110)는 상기 액티브 영역의 중심 부위에 적어도 1개가 구비된다. 그런데, 상기 액티브 영역의 면적이 매우 작기 때문에 상기 액티브 트렌치(110)가 다수개 구비하는 것은 용이하지 않다. 때문에, 도시된 것과 같이, 상기 액티브 트렌치(110)는 상기 액티브 영역의 중심 부위에 1개를 구비하는 것이 바람직하다. 이 때, 상기 액티브 트렌치(110)는 상기 소자 분리막 패턴(107)과는 서로 이격되게 위치한다. 즉, 상기 액티브 영역은 소자 분리막 패턴(107)과 인접하는 가장자리 부위가 돌출되는 형상을 갖는다. 이로 인해, 상기 액티브 영역의 유효 폭이 증가된다.
상기 소자 분리막 패턴(107)의 상부면은 상기 기판(100) 상부면에 비해 높게 위치한다.
상기 액티브 영역의 상부면, 액티브 트렌치(110)의 측벽 및 저면을 따라 연속적으로 터널 산화막(112)이 구비된다. 상기 터널 산화막(112)는 실질적으로 균일한 두께를 가질 수 있다. 상기 터널 산화막(112)은 실리콘 산화물로 이루어질 수 있다. 상기 액티브 트렌치(110)를 갖는 액티브 영역 상에 구비되는 터널 산화막(112)은 평탄한 형태의 액티브 영역에 형성되는 터널 산화막에 비해 증착되는 면적이 더 넓다. 따라서, 기판으로부터 플로팅 게이트 패턴(114a)으로 전하를 넣거나 빼는 프로그래밍 및 지우는 과정을 수행할 시에 F-N 터널링 효과를 충분히 발생시킬 수 있다.
상기 터널 산화막(112) 상에 적어도 상기 액티브 트렌치(110) 내부를 채우는 플로팅 게이트 패턴(114a)이 구비된다. 바람직하게는, 상기 플로팅 게이트 패턴(114a)은 상기 소자 분리막 패턴(107) 사이를 완전하게 채우는 형상을 갖는다. 상기 플로팅 게이트 패턴(114a)은 불순물이 도핑된 폴리실리콘 물질로 이루어진다.
상기 플로팅 게이트 패턴(114a)의 상부면이 상기 소자 분리막 패턴(107)의 상부면보다 더 높게 위치한다. 또한, 도시된 것과 같이, 상기 플로팅 게이트 패턴(114a)은 상기 소자 분리막 패턴(107) 상부 표면상에는 위치하지 않는다.
상기 소자 분리막 패턴(107)의 상부면 보다 높게 위치하는 플로팅 게이트 패턴(114a)의 상부 측벽 및 상기 플로팅 게이트 패턴(114a) 상부면에 유전막 패턴(116a)이 구비된다.
도시된 것과 같이, 상기 유전막 패턴(116a)은 상기 플로팅 게이트 패턴(114a) 상부면 뿐 아니라 상기 플로팅 게이트 패턴(114a)의 상부 측벽에도 형성되어 있다. 때문에 유전막 패턴(116a)과 플로팅 게이트 패턴(114a)과의 접촉 면적이 증가되어, 상기 유전막 패턴(116a)과 상부의 콘트롤 게이트 패턴(114a)간의 커패시턴스가 증가된다. 이로 인해, 상기 불휘발성 메모리 장치의 커플링율(coupling ratio)이 향상된다.
상기 유전막 패턴(116a)은 실리콘 산화물/실리콘 질화물/실리콘 산화물이 적층된 형태를 가질 수 있다. 또는, 상기 유전막 패턴(116a)은 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지하면서 상기 유전막 패턴(116a)사이에서 발생되는 누설 전류를 줄일 수 있는 고유전율을 갖는 물질이 포함될 수 있다.
상기 고유전율을 갖는 물질은 금속 산화물을 사용할 수 있다. 사용될 수 있는 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O 3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3 O4, V2O3, La2O3, Pr2O3 , Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 적층시켜 사용할 수도 있다. 예를 들어, 상기 유전막 패턴(116a)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어지는 박막이 순차적으로 적층된 형태를 가질 수 있다.
상기 유전막 패턴(116a) 상에는 콘트롤 게이트 패턴(118a)이 구비된다. 상기 콘트롤 게이트 패턴(118a)은 도핑될 폴리실리콘 또는 금속 물질로 이루어질 수 있다. 상기 콘트롤 게이트 패턴(118a)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 콘트롤 게이트 패턴(118a) 상에는 실리콘 질화물로 이루어지는 하드 마스크 패턴(120)이 구비된다.
도 2 내지 도 8은 도 1에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단계별 단면도이다. 도 9는 도 1에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 사시도이다.
도 2를 참조하면, 반도체 기판(100) 상에 버퍼 산화막(도시안됨)을 형성하고, 상기 버퍼 산화막 상에 액티브 영역을 선택적으로 마스킹하는 제1 하드 마스크 패턴(102)을 형성한다. 상기 제1 하드 마스크 패턴(102)은 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 제공된다. 상기 제1 하드 마스크 패턴(102)은 실리콘 질화물을 이용하여 형성할 수 있다. 상기 제1 하드 마스크 패턴(102)은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 하드 마스크막 패턴(102)은 후속 공정에서 플로팅 게이트 전극을 성형(mold)하기 위한 갭 부위를 정의한다. 때문에, 상기 제1 하드 마스크 패턴(102)의 상부면은 형성하고자 하는 플로팅 게이트 전극의 상부면보다 더 높게 형성하여야 한다.
또한, 상기 제1 하드 마스크막 패턴(102)은 500Å이상으로 형성하는 것이 바람직하다. 그 이유는 이 후에 다시 설명하기로 한다.
상기 제1 하드 마스크막 패턴(102)을 식각 마스크로 사용하여 노출된 버퍼 산화막 및 기판(100)을 선택적으로 식각함으로서, 소자 분리용 트렌치(104)를 형성한다. 상기 소자 분리용 트렌치(104) 내에 식각 데미지를 큐어링하기 위한 트렌치 내벽 산화막(도시안됨)을 형성한다.
상기 트렌치 내벽 산화막 및 상기 제1 하드 마스크 패턴(102) 상에, 상기 소 자 분리용 트렌치(104) 내부가 완전히 채워지도록 소자 분리용 절연막(도시안됨)을 증착시킨다. 상기 소자 분리용 절연막은 TEOS, USG, SOG 또는 HDP-CVD 등의 산화물을 증착시킴으로서 형성할 수 있다.
다음에, 상기 소자 분리용 절연막을 화학 기계적 연마 공정에 의해 제1 하드 마스크 패턴(102)이 노출되도록 평탄화함으로서 예비 소자 분리막 패턴(106)을 형성한다.
도 3을 참조하면, 상기 노출된 제1 하드 마스크 패턴(102) 및 버퍼 산화막을 제거함으로서 상기 기판(100) 표면을 노출시킨다. 이 때, 상기 버퍼 산화막이 일부 남아있어도 상관없다. 상기 제1 하드 마스크 패턴(102)을 제거함으로서, 상기 예비 소자 분리막 패턴(106) 사이에는 갭이 생기게된다. 상기 제1 하드 마스크 패턴(102)을 제거하는 공정은 인산을 사용하는 습식 식각 공정으로 달성될 수 있다.
도 4를 참조하면, 상기 예비 소자 분리막 패턴(106)의 상부면 및 측벽과 노출된 기판 상에 연속적으로 스페이서용 절연막(도시안됨)을 형성한다. 즉, 상기 스페이서용 절연막이 상기 예비 소자 분리막 패턴(106) 사이의 갭 부위를 완전히 매립하지 않아야 한다. 이를 위해, 상기 스페이서용 절연막은 상기 노출된 기판의 폭의 1/2 보다는 얇은 두께로 형성되어야 한다. 상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 스페이서용 절연막은 후속 공정에서 스페이서로 전환되어 기판을 식각하기 위한 마스크로 제공된다. 때문에, 상기 기판을 식각하기 위한 마스크로서 사용할 수 있는 적절한 범위의 두께를 갖는 것이 바람직하다. 상기 스페이서용 절연 막의 두께가 지나치게 낮으면 마스크로서의 기능을 수행하기 어려우며, 상기 스페이서용 절연막의 두께가 지나치게 두꺼우면 상기 스페이서용 절연막이 상기 예비 소자 분리막 사이의 갭 부위를 완전히 매립하게 된다.
상기 기판의 폭에 따라 달라지겠지만, 상기 스페이서용 절연막은 100 내지 500Å 정도의 두께로 형성하는 것이 바람직하다. 더욱 바람직하게는, 상기 스페이서용 절연막은 200 내지 400Å 정도의 두께로 형성한다.
다음에, 상기 기판 표면이 노출되도록 상기 스페이서용 절연막을 이방성으로 식각함으로서, 상기 노출된 예비 소자 분리막 패턴(106) 측벽에 스페이서(108)를 형성한다. 상기 공정에 의해 형성되는 스페이서(108)는 이 후 기판 중심 부위를 식각하기 위한 식각 마스크 패턴으로 제공된다.
상기 스페이서(108)는 상기 기판을 식각하기 위한 마스크로서 사용할 수 있는 적절한 범위의 높이를 갖는 것이 바람직하다. 상기 스페이서(108)의 높이가 낮으면 상기 이방성 식각 중에 상기 스페이서(108)가 모두 소모되어 마스크로서의 기능을 수행할 수 없다. 상기 스페이서(108)는 상기 기판의 식각 깊이에 따라 달라지겠지만, 적어도 500Å의 높이를 갖는 것이 바람직하다.
상기 예비 소자 분리막 패턴(106)이 노출되는 두께는 상기 제1 하드 마스크 패턴(102)의 두께와 거의 유사하다. 그런데, 제1 하드 마스크 패턴(102)은 적어도 500Å의 높이로 형성되었으므로, 상기 예비 소자 분리막 패턴(106)은 적어도 500Å이상 상부 측벽이 노출되어 있다. 때문에, 상기 스페이서(108)는 식각 마스크 패턴으로 제공되기에 충분한 높이인 500Å이상의 높이를 갖게 된다.
도 5를 참조하면, 상기 스페이서(108)를 식각 마스크로 사용하여 상기 기판의 노출된 부위를 식각함으로서 기판 중심 부위에 액티브 트렌치(110)를 형성함으로서 액티브 영역을 완성한다. 상기 액티브 영역은 액티브 트렌치(110)가 형성되어 있는 중심 부위에 비해 상기 예비 소자 분리막 패턴(106)과 인접하는 가장자리 부위가 더 돌출된 형상을 갖는다.
본 발명의 방법에 의해 형성되는 액티브 영역에 액티브 트렌치(110)가 형성되어 있으므로, 평탄한 상부면을 갖는 종래의 액티브 영역에 비해 액티브 유효 폭이 증가되는 효과가 있다.
도 6을 참조하면, 상기 스페이서(108)를 선택적으로 제거함으로서 액티브 영역의 표면 전체를 노출시킨다. 상기 스페이서(108)를 제거하는 공정은 인산을 이용하는 습식 식각 공정을 통해 수행할 수 있다. 상기 스페이서(108)를 제거하면, 상기 예비 소자 분리막 사이에 플로팅 게이트 패턴을 형성하기 위한 갭 부위가 완성된다.
선택적으로, 상기 예비 소자 분리막 패턴(106)의 높이를 낮추기 위해 상기 예비 소자 분리막 패턴(106)을 부분적으로 식각하는 공정이 더 수행될 수도 있다. 구체적으로, 상기 예비 소자 분리막 패턴(106)은 불산(HF) 희석액을 사용한 습식 식각 공정을 통해 식각할 수 있다. 상기 예비 소자 분리막 패턴(106)의 부분 식각 공정은 상기 예비 소자 분리막 패턴(106)의 상부면이 형성하고자하는 플로팅 게이트 전극의 상부면에 비해 지나치게 높게 위치하는 경우에만 수행하는 것이 바람직하다. 또한, 상기 예비 소자 분리막 패턴(106)의 부분 식각 공정은 상기 스페이서 (108)를 제거하기 이 전에 수행할 수도 있다.
도 7을 참조하면, 상기 노출된 액티브 영역 상에 터널 산화막(112)을 형성한다. 상기 터널 산화막(112)은 열산화 공정을 수행하여 형성할 수 있다. 상기 터널 산화막(112)은 실질적으로 균일한 두께를 가질 수 있다. 상기 터널 산화막(112)의 두께는 형성하고자 하는 트랜지스터의 특성에 따라 달라지지만, 일반적으로 50 내지 200Å으로 형성한다.
다음에, 상기 예비 소자 분리막 패턴(106) 사이의 갭 부위를 완전히 매립하면서 상기 예비 소자 분리막 패턴(106) 상에 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘 물질을 이용하여 형성할 수 있다.
상기 제1 도전막을 화학 기계적 연마 공정에 의해 상기 예비 소자 분리막 패턴(106)의 상부면이 노출되도록 평탄화시킴으로서, 예비 플로팅 게이트 패턴(114)을 형성한다.
도 8을 참조하면, 상기 예비 플로팅 게이트 패턴(114)의 상부 측벽이 일부 노출되도록 상기 예비 소자 분리막 패턴(106)을 부분적으로 식각함으로서 소자 분리막 패턴(107)을 완성한다. 이 때, 상기 소자 분리막 패턴(107)의 상부면은 상기 액티브 영역의 상부면보다는 높게 위치하는 것이 바람직하다.
도 9를 참조하면, 상기 예비 플로팅 게이트 패턴(114)상에 유전막(116)을 형성한다.
상기 유전막(116)은 실리콘 산화물/실리콘 질화물/실리콘 산화물을 적층함으로서 형성할 수 있다.
또는, 상기 유전막(116)은 상기 고유전율을 갖는 물질은 금속 산화물을 적층 시켜 형성할 수 있다. 사용될 수 있는 금속 산화물의 예로서는 HfO2, ZrO2, Ta2 O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O 3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 적층시켜 사용할 수도 있다.
예를 들어, 상기 유전막(116)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어지는 박막이 순차적으로 적층시켜 형성할 수 있다.
상기 유전막(116) 상에 제2 도전막(118)을 형성한다. 상기 제2 도전막(118)은 도핑된 폴리실리콘 또는 금속 물질을 증착시켜 형성할 수 있다. 상기 제2 도전막(118) 상에 콘트롤 게이트를 패터닝하기 위한 제2 하드 마스크막 패턴(120)을 형성한다. 상기 제2 하드 마스크 패턴(120)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다.
다시, 도 1을 참조하면, 상기 제2 하드 마스크막 패턴(120)을 식각 마스크로 사용하여 상기 제2 도전막(118), 유전막(116) 및 상기 예비 플로팅 게이트 패턴(114)을 순차적으로 식각함으로서, 플로팅 게이트 패턴(114a), 유전막 패턴(116a) 및 콘트롤 게이트 패턴(118a)을 형성한다. 상기 플로팅 게이트 패턴(114a)은 상기 액티브 영역 상에서 고립된 형태를 갖는다. 또한, 상기 콘트롤 게이트 패턴(118a)은 상기 액티브 영역과 수직하는 라인 형상을 갖는다.
실시예 2
도 10은 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 나타내는 사시도이다. 이하에서 설명하는 실시예 2는 플로팅 게이트 패턴의 형상을 제외하고는 실시예 1과 동일하다. 따라서, 중복되는 설명은 생략한다.
도 10을 참조하면, 플로팅 게이트 패턴(214b)은 소자 분리막 패턴(107) 사이를 채우는 형상을 갖는다. 상기 플로팅 게이트 패턴(214b)의 상부면은 상기 소자 분리막 패턴(107)의 상부면보다 더 높게 위치한다. 또한, 상기 플로팅 게이트 패턴(214b)은 상기 소자 분리막 패턴(107) 상부면의 가장자리 부위를 덮는 형상을 갖는다. 따라서, 상기 플로팅 게이트 패턴(214b)과 접촉하는 유전막 패턴(220)의 면적이 실시예 1의 경우에 비해 더욱 증가된다. 그러므로, 불휘발성 메모리 장치의 커플링 율을 더욱 증가시킬 수 있다.
도 11 내지 도 13은 본 발명의 도 10에 도시된 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 실시예 1의 도 2 내지 도 6에 설명한 것과 동일한 공정을 수행하여 도 11에 도시된 구조 것과 같이 중심 부위에 액티브 트렌치(210)를 갖는 액티브 영역을 형성한다.
다만, 실시예 1과는 달리, 예비 플로팅 게이트 패턴을 형성한 이후 소자 분리막 패턴을 부분적으로 식각하는 공정이 수행되지 않기 때문에, 도 2에서 설명한 공정을 수행함으로서 완전한 소자 분리막 패턴(207)이 형성된다.
또한, 실시예 1에서와는 달리, 플로팅 게이트 전극은 소자 분리막 패턴 사이 의 갭 부위에서 자기 정렬되면서 형성되지 않는다. 때문에, 상기 제1 하드 마스크 패턴(도시안됨)의 상부면은 형성하고자 하는 플로팅 게이트 전극의 상부면보다 더 높게 형성할 필요가 없다. 따라서, 소자 분리막 패턴(207)의 높이가 실시예 1의 도 7의 예비 소자 분리막 패턴에 비해 낮게 형성된다.
다음에, 도 12를 참조하면, 상기 액티브 영역 상에 터널 산화막(212)을 형성한다. 상기 터널 산화막(212)은 열산화 공정을 수행하여 형성할 수 있다. 상기 터널 산화막(212)은 실질적으로 균일한 두께를 가질 수 있다. 상기 터널 산화막(212)의 두께는 형성하고자 하는 트랜지스터의 특성에 따라 달라지지만, 일반적으로 50 내지 200Å으로 형성한다.
상기 소자 분리막 패턴(207) 사이의 갭 부위를 완전히 매립하면서 상기 소자 분리막 패턴(207) 상에 제1 도전막(214)을 형성한다. 상기 제1 도전막(214)은 불순물이 도핑된 폴리실리콘 물질을 사용하여 형성될 수 있다.
상기 제1 도전막(214) 상에 제2 하드 마스크 패턴(216)을 형성한다. 상기 제2 하드 마스크 패턴(216)은 실리콘 질화물을 사용하여 형성할 수 있다. 상기 제2 하드 마스크 패턴(216)은 상기 액티브 영역 상에 제1 방향의 라인 형상으로 형성된다.
도 13을 참조하면, 상기 제2 하드 마스크 패턴(216)의 양측벽에 실리콘 질화물로 이루어지는 제2 스페이서(218)를 형성한다. 상기 제2 스페이서(218)이 형성됨에 따라, 상기 제2 스페이서(218)의 폭 만큼 상기 제1 도전막(214)이 마스킹되는 면적이 증가하게 된다. 때문에, 후속의 상기 제1 도전막(214)을 식각하는 공정에서 미스 얼라인 마진이 더 증가된다.
다음에, 상기 제2 하드 마스크 패턴(216) 및 제2 스페이서(218)를 식각 마스크로 사용하여 상기 소자 분리막 패턴(207)의 상부면이 노출되도록 상기 제1 도전막(214)을 식각함으로서 예비 플로팅 게이트 패턴(214a)을 형성한다. 상기 공정을 수행하면, 상기 예비 플로팅 게이트 패턴(214a)의 일 부분은 상기 소자 분리막 패턴(207)의 상부면에 위치하게 된다.
상기 공정을 수행하면, 상기 예비 플로팅 게이트 패턴(214a)의 상부 측벽이 이미 외부에 노출되어 있다. 때문에, 상기 실시예 1에서와 같이 상기 예비 플로팅 게이트 패턴(214a)을 형성한 후 상기 소자 분리막 패턴(207)을 부분적으로 제거하는 공정을 수행하지 않아도 된다.
도 10을 다시 참조하면, 상기 제2 하드 마스크 패턴(216) 및 제2 스페이서(218)를 선택적으로 제거함으로서 상기 예비 플로팅 게이트 패턴(214a)의 상부면을 노출시킨다. 상기 제거 공정은 인산을 이용한 습식 식각 공정에 의해 수행될 수 있다.
상기 예비 플로팅 게이트 패턴(214a) 상에 유전막(도시안됨)을 형성한다. 상기 유전막 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막 상에 제3 하드 마스크 패턴(224)을 형성한다. 여기서, 상기 제3 하드 마스크 패턴(224)의 실시예 1의 제2 하드 마스크와 동일한 기능을 한다.
상기 제3 하드 마스크 패턴(224)을 식각 마스크로 사용하여 상기 제2 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 패터닝함으로서, 플로팅 게이트 패턴(214b), 유전막 패턴(220) 및 콘트롤 게이트 패턴(222)을 형성한다.
상기 설명한 유전막 형성 공정 및 패터닝 공정은 상기 실시예 1의 도 9 및 도 1을 참조로 설명한 것과 동일한 공정으로 진행된다.
실시예 3
도 14는 본 발명의 실시예 3에 따른 불휘발성 메모리 장치를 나타내는 사시도이다.
도 14를 참조하면, 필드 영역에는 소자 분리막 패턴(307)이 구비되고, 상기 소자 분리막 패턴(307)에 의해 한정되는 액티브 영역의 가장자리 부위에 액티브 트렌치(310)를 갖는 기판이 구비된다. 액티브 트렌치(310)은 기판을 부분적으로 식각하여 형성된다. 상기 소자 분리막 패턴(307)은 실리콘 산화물로 이루어진다.
상기 소자 분리막 패턴(307) 및 상기 액티브 영역은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 액티브 트렌치(310)는 상기 제1 방향으로 연장된다.
상기 액티브 트렌치(310)는 상기 액티브 영역의 양측 가장자리 부위에 각각 1개씩 구비된다. 상기 액티브 트렌치(310)의 일 측벽에는 상기 소자 분리막 패턴(307)의 측벽이 노출되어 있다. 상기 액티브 트렌치(310)를 구비함에 따라, 상기 액티브 영역은 중심 부위가 돌출되는 형상을 갖는다. 이로 인해, 상기 액티브 영역의 유효폭(effective width)이 증가된다.
상기 소자 분리막 패턴(307)의 상부면은 상기 액티브 영역의 상부면과 거의 동일한 평면에 위치한다.
상기 액티브 영역의 표면 상에 터널 산화막(312)이 구비된다. 상기 터널 산화막(312)은 실질적으로 균일한 두께를 갖는다. 상기 터널 산화막(312)은 실리콘 산화물로 이루어질 수 있다. 상기 돌출된 형상의 액티브 영역 상에 구비되는 터널 산화막(312)은 평탄한 형태의 액티브 영역에 구비되는 터널 산화막에 비해 증착되어 있는 면적이 더 넓다. 따라서, 기판으로부터 플로팅 게이트 패턴으로 전하를 넣거나 빼는 프로그래밍 및 지우는 과정을 수행할 시에 F-N 터널링 효과를 충분히 발생시킬 수 있다.
상기 터널 산화막(312) 상에 상기 액티브 트렌치(310) 내부를 채우면서 상기 소자 분리막 패턴(307)의 일부를 덮는 플로팅 게이트 패턴(314b)이 구비된다. 즉, 상기 플로팅 게이트 패턴(314b)의 상부면은 상기 소자 분리막 패턴(307)의 상부면에 비해 더 높게 위치한다.
상기 플로팅 게이트 패턴(314b)은 불순물이 도핑된 폴리실리콘 물질로 이루어진다.
상기 플로팅 게이트 패턴(314b)의 상부 측면 및 상기 플로팅 게이트 패턴(314b)의 상부면에 유전막 패턴(320a)이 구비된다.
상기 유전막 패턴(320a)은 실리콘 산화물/실리콘 질화물/실리콘 산화물이 적층된 형태를 가질 수 있다. 또는, 상기 유전막 패턴(320a)은 실시예 1에서 설명한 것과 같이 고유전 물질을 더 포함할 수 있다.
상기 유전막 패턴(320a) 상에 콘트롤 게이트 패턴(324a)이 구비된다. 상기 콘트롤 게이트 패턴(324a)은 도핑될 폴리실리콘 또는 금속 물질로 이루어질 수 있다. 상기 콘트롤 게이트 패턴(324a)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 콘트롤 게이트 패턴(324a) 상에는 실리콘 질화물로 이루어지는 하드 마스크 패턴(326)이 구비된다.
도 15 내지 도 19는 도 14에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단계별 단면도이다. 도 20은 도 14에 도시된 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 사시도이다.
도 15를 참조하면, 실시예 2의 도 2를 참조로 설명한 것과 동일한 공정을 수행하여 제1 하드 마스크 패턴(302) 및 예비 소자 분리막 패턴(306)을 형성한다.
도 16을 참조하면, 상기 제1 하드 마스크 패턴(302)의 측벽이 완전히 노출되도록 상기 예비 소자 분리막 패턴(306)을 부분적으로 식각함으로서, 상기 예비 소자 분리막 패턴(306)보다 낮은 두께를 갖는 소자 분리막 패턴(307)을 형성한다.
상기 소자 분리막 패턴(307)을 형성하기 위한 식각 공정은 구체적으로, 불산(HF) 희석액을 사용한 습식 식각 공정으로 수행될 수 있다.
도 17을 참조하면, 상기 소자 분리막 패턴(307)과 인접하는 부위의 기판이 노출되도록 상기 제1 하드 마스크 패턴(302)을 부분적으로 등방성으로 식각함으로서 제2 하드 마스크 패턴(308)을 형성한다. 상기 제1 하드 마스크 패턴(302)을 등방성 식각하는 공정은 인산을 이용하는 습식 식각 공정에 의해 수행될 수 있다. 이 때, 상기 제1 하드 마스크 패턴(302)이 완전히 제거되지 않도록 식각 조건을 최적화하는 것이 매우 중요하다.
도 18을 참조하면, 상기 제2 하드 마스크 패턴(308)을 식각 마스크로 사용하 여 노출되어 있는 기판(300)을 식각하여 액티브 트렌치(310)를 형성함으로서 액티브 영역을 정의한다.
도시된 것과 같이, 상기 액티브 영역에서 소자 분리막 패턴(307)과 인접하는 가장자리 부위에 각각 액티브 트렌치(310)가 형성된다. 때문에, 상기 액티브 영역은 중심 부위가 돌출되는 형상을 갖는다. 따라서, 액티브 영역의 유효 폭이 증가되는 효과가 있다.
도 19를 참조하면, 상기 제2 하드 마스크 패턴(308)을 제거함으로서, 상기 액티브 영역을 완전히 노출시킨다. 상기 제2 하드 마스크 패턴(308)을 제거하는 공정은 인산을 사용한 습식 식각 공정에 의해 수행될 수 있다.
다음에, 상기 노출된 액티브 영역 상에 터널 산화막(312)을 형성한다. 상기 터널 산화막(312)은 열산화 공정을 수행하여 형성할 수 있다. 상기 터널 산화막(312)은 실질적으로 균일한 두께를 가질 수 있다. 상기 터널 산화막(312)의 두께는 형성하고자 하는 트랜지스터의 특성에 따라 달라지지만, 일반적으로 50 내지 200Å으로 형성한다.
다음에, 상기 소자 분리막 패턴(307) 사이의 갭 부위를 완전히 매립하면서 상기 소자 분리막 패턴(307) 상에 제1 도전막(314)을 형성한다. 상기 제1 도전막(314)을 이루는 물질로는 불순물이 도핑된 폴리실리콘 물질을 이용할 수 있다.
상기 제1 도전막(314) 상에 제3 하드 마스크 패턴(316)을 형성한다. 상기 제3 하드 마스크 패턴(316)은 실리콘 질화물을 사용하여 형성할 수 있다. 상기 제3 하드 마스크 패턴(316)은 상기 액티브 영역 상에 위치하고 제1 방향의 라인 형상을 갖도록 형성된다.
다음에, 상기 제3 하드 마스크 패턴(316)의 양측벽에 실리콘 질화물로 이루어지는 스페이서(318)를 형성한다.
도 20을 참조하면, 상기 제3 하드 마스크 패턴(316) 및 스페이서(318)를 식각 마스크로 사용하여 상기 소자 분리막 패턴(307)의 상부면이 노출되도록 상기 제1 도전막(314)을 식각함으로서 예비 플로팅 게이트 패턴(314a)을 형성한다. 상기 공정을 수행하면, 상기 예비 플로팅 게이트 패턴(314a)의 일 부분은 상기 소자 분리막 패턴(307)의 상부면에 위치하게 된다.
다음에, 상기 제3 하드 마스크 패턴(316) 및 스페이서(318)를 인산을 이용하는 습식 식각 공정에 의해 제거함으로서, 상기 예비 플로팅 게이트 패턴(314a)의 상부면 및 상부 측면을 외부에 노출시킨다.
상기 예비 플로팅 게이트 패턴(314a) 상에 유전막(320)을 형성한다.
상기 유전막(320)은 실리콘 산화물/실리콘 질화물/실리콘 산화물을 적층함으로서 형성할 수 있다. 또는, 상기 유전막(320)은 실시예 1에서 설명한 것과 같이 상기 고유전율을 갖는 물질을 적층시켜 형성할 수 있다.
상기 유전막(320) 상에 제2 도전막(324) 및 제4 하드 마스크 패턴(326)을 순차적으로 형성한다.
이어서, 도 14에 도시된 것과 같이, 상기 제4 하드 마스크 패턴(326)을 식각 마스크로 이용하여 제2 도전막(324), 유전막(320) 및 예비 플로팅 게이트 패턴(314a)을 순차적으로 패터닝함으로서, 플로팅 게이트 패턴(314b), 유전막 패턴(320a) 및 콘트롤 게이트 패턴(324a)을 형성한다. 상기 플로팅 게이트 패턴(314a) 은 상기 액티브 영역 상에서 고립된 형태를 갖는다. 또한, 상기 유전막 패턴(320) 및 콘트롤 게이트 패턴(324a)은 상기 액티브 영역과 수직하는 라인 형상을 갖는다.
실시예 4
도 21은 본 발명의 실시예 4에 따른 SRAM장치의 트랜지스터의 게이트를 나타내는 평면도이다. 도 22는 도 21의 I_I' 부분을 절단하여 보여지는 단면도이다.
도 21 및 도 22를 참조하면, 필드 영역에는 소자 분리막 패턴(407)이 구비되고, 상기 소자 분리막 패턴(407)에 의해 한정되는 액티브 영역(410)의 표면에는 액티브 트렌치(410a)를 갖는 기판이 구비된다. 상기 액티브 영역(410)은 고립된 형상을 갖는다.
상기 액티브 트렌치(410a)는 트랜지스터의 채널 방향과 평행하게 연장된다.
상기 액티브 트렌치(410a)는 상기 액티브 영역(410)의 중심 부위에 적어도 1개가 구비된다. 그런데, 상기 액티브 영역(410)의 면적이 매우 작기 때문에 상기 각 액티브 영역(410) 내에 액티브 트렌치(410a)를 다수개 구비하는 것이 용이하지 않다. 때문에, 도시된 것과 같이, 상기 액티브 트렌치(410a)는 상기 액티브 영역(410)의 중심 부위에 1개를 구비하는 것이 바람직하다. 따라서, 상기 액티브 영역(410)은 소자 분리막 패턴(407)과 인접하는 가장자리 부위가 돌출되는 형상을 갖는다. 그러므로, 상기 액티브 영역(410)의 유효폭(effective width)이 증가된다.
상기 액티브 영역(410)의 상부면, 액티브 트렌치(410a)의 측벽 및 저면을 따라 연속적으로 게이트 절연막(412)이 구비된다. 상기 게이트 절연막(412)은 실리콘 산화물로 이루어질 수 있다. 상기 액티브 트렌치(410a)를 갖는 액티브 영역(410) 상에 구비되는 게이트 절연막(412)은 평탄한 형태의 액티브 영역(410)에 형성되는 게이트 절연막(412)에 비해 증착되는 면적이 더 넓다. 따라서, 트랜지스터 동작 시에 단위 시간당 이동하는 전류가 증가하게 되어 트랜지스터 동작 속도를 향상시킬 수 있다.
상기 게이트 절연막(412) 상에 적어도 상기 액티브 트렌치(410a)의 특정 영역을 채우면서 상기 소자 분리막 패턴(407)의 상부면보다 높게 게이트 패턴(414a)이 구비된다. 상기 게이트 패턴(414a)은 상기 액티브 트렌치(410a)와 서로 수직하게 놓여진다.
상기 게이트 패턴(414a) 상에는 하드 마스크 패턴(416)이 구비된다. 상기 하드 마스크 패턴(416)은 실리콘 질화물로 이루어져 있다.
도 23 내지 도 26은 도 22에 도시된 SRAM장치에서 트랜지스터의 게이트의 형성 방법을 설명하기 위한 단면도이다.
도 23을 참조하면, 반도체 기판(400) 상에 버퍼 산화막(도시안됨)을 형성하고, 상기 버퍼 산화막 상에 액티브 영역을 선택적으로 마스킹하는 제1 하드 마스크 패턴(402)을 형성한다. 상기 제1 하드 마스크 패턴(402)은 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 제공된다. 상기 제1 하드 마스크 패턴(402)은 실리콘 질화물을 이용하여 형성할 수 있다. 상기 제1 하드 마스크 패턴(401)은 고립된 형상을 갖는다.
상기 제1 하드 마스크막 패턴(402)을 식각 마스크로 사용하여 노출된 버퍼 산화막 및 기판(400)을 선택적으로 식각함으로서, 필드 영역에 소자 분리용 트렌치(404)를 형성한다. 상기 소자 분리용 트렌치(404) 내에 식각 데미지를 큐어링하기 위한 트렌치 내벽 산화막을 형성한다.
상기 트렌치 내벽 산화막 및 상기 제1 하드 마스크 패턴(402) 상에, 상기 소자 분리용 트렌치(404) 내부가 완전히 채워지도록 소자 분리용 절연막(도시안됨)을 증착시킨다.
다음에, 상기 소자 분리용 절연막을 화학 기계적 연마 공정에 의해 제1 하드 마스크 패턴(402)이 노출되도록 평탄화함으로서 예비 소자 분리막 패턴(406)을 형성한다.
도 24를 참조하면, 상기 실시예 1의 도 4 내지 도 6을 참조로 설명한 것과 동일한 공정을 수행하여, 기판 중심 부위에 액티브 트렌치(410a)를 형성함으로서 액티브 영역(410)을 완성한다. 상기 액티브 영역(410)은 액티브 트렌치(410a)가 형성되어 있는 중심 부위에 비해 상기 예비 소자 분리막 패턴(406)과 인접하는 가장자리 부위가 더 돌출된 형상을 갖는다. 따라서, 평탄한 상부면을 갖는 종래의 액티브 영역에 비해 액티브 유효 폭이 증가되는 효과가 있다.
도 25를 참조하면, 상기 기판을 식각할 시에 마스크 패턴으로 사용된 스페이서(408)를 선택적으로 제거함으로서 액티브 영역의 표면 전체를 노출시킨다. 상기 스페이서(408)를 제거하는 공정은 인산을 이용하는 습식 식각 공정을 통해 수행할 수 있다.
이어서, 상기 예비 소자 분리막 패턴(406)을 부분적으로 식각하여 상기 예비 소자 분리막에 비해 낮은 소자 분리막 패턴(407)을 완성한다. 이 때, 상기 소자 분리막 패턴(407)의 상부면은 상기 액티브 영역(410)의 상부면보다는 높게 위치하는 것이 바람직하다.
상기 예비 소자 분리막 패턴(406)의 부분 식각 공정은 상기 스페이서(408)를 제거하기 이 전에 수행할 수도 있다.
도 26을 참조하면, 상기 노출된 액티브 영역(410) 상에 게이트 절연막(412)을 형성한다.
상기 소자 분리막 패턴(407) 사이의 갭 부위를 완전히 매립하면서 상기 게이트 절연막(412) 및 소자 분리막 패턴(407) 상에 제1 도전막(414)을 형성한다. 상기 제1 도전막(414)을 이루는 물질로는 불순물이 도핑된 폴리실리콘 물질을 이용할 수 있다.
상기 제1 도전막(414) 상에 게이트를 패터닝하기 위한 제2 하드 마스크막 패턴(416)을 형성한다. 상기 제2 하드 마스크 패턴(416)은 상기 액티브 영역의 길이 방향과 수직한 방향으로 연장된다.
다음에, 도 22를 참조하면, 상기 제2 하드 마스크막 패턴(416)을 식각 마스크로하여 상기 제1 도전막(414)을 식각함으로서 게이트 전극(414a)을 형성한다.
도시하지는 않았지만, 상기 게이트 전극(414a) 양측의 액티브 영역 아래로 소오스 및 드레인을 형성함으로서 트랜지스터를 형성할 수 있다.
실시예 5
도 27은 본 발명의 실시예 5에 따른 트랜지스터의 게이트를 나타내는 단면도이다.
도 27을 참조하면, 필드 영역에는 소자 분리막 패턴(507)이 구비되고, 상기 소자 분리막 패턴(507)에 의해 한정되는 액티브 영역의 표면에는 액티브 트렌치(510)를 갖는 기판이 구비된다. 상기 액티브 영역은 고립된 형상을 갖는다.
상기 액티브 트렌치(510)는 상기 액티브 영역의 가장자리를 둘러싸면서 구비된다. 상기 액티브 트렌치(510)의 일측벽에는 상기 소자 분리막 패턴의 일 측벽이 노출되어 있다. 즉, 상기 액티브 영역은 소자 분리막 패턴(507)의 중심 부위가 돌출되는 형상을 갖는다. 그러므로, 상기 액티브 영역의 유효폭(effective width)이 증가된다.
상기 액티브 영역의 상부면, 액티브 트렌치(510)의 측벽 및 저면을 따라 연속적으로 게이트 절연막(512)이 구비된다.
상기 액티브 트렌치(510)를 갖는 액티브 영역 상에 구비되는 게이트 절연막(512)은 평탄한 형태의 액티브 영역에 형성되는 게이트 절연막에 비해 증착 면적이 더 넓다. 따라서, 트랜지스터 동작 시에 단위 시간당 이동하는 전류가 증가하게 되어 트랜지스터 동작 속도를 향상시킬 수 있다.
상기 게이트 절연막(512) 상에 적어도 상기 액티브 트렌치(510)의 특정 영역을 채우면서 상기 소자 분리막 패턴(507)의 상부면보다 높게 게이트 패턴(514)이 구비된다. 상기 게이트 패턴(514)은 상기 액티브 영역의 길이 방향과 서로 수직하 게 놓여진다.
상기 게이트 패턴(514) 상에는 하드 마스크 패턴(516)이 구비된다. 상기 하드 마스크 패턴(516)은 실리콘 질화물로 이루어져 있다.
도 28은 도 27에 도시된 트랜지스터의 게이트의 형성 방법을 설명하기 위한 단면도이다.
우선, 상기 실시예 4의 도 23을 참조로 설명한 것과 동일한 공정을 수행하여 제1 하드 마스크 패턴(도시안됨) 및 예비 소자 분리막 패턴(도시안됨)을 형성한다.
도 28을 참조하면, 상기 실시예 3의 도 16 내지 도 18을 참조로하여 설명한 것과 동일한 공정을 수행함으로서 소자 분리막 패턴(507)과 인접하는 가장자리 부위에 각각 액티브 트렌치(510)를 갖는 액티브 영역을 완성한다. 상기 액티브 영역은 중심 부위가 돌출되는 형상을 갖는다. 따라서, 액티브 영역의 유효 폭이 증가되는 효과가 있다.
다음에, 도 27에 도시된 것과 같이, 상기 노출된 액티브 영역 상에 게이트 절연막(512)을 형성한다.
상기 액티브 트렌치(510)를 매립하도록 상기 액티브 영역 및 소자 분리막 패턴(507) 상에 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막을 이루는 물질로는 불순물이 도핑된 폴리실리콘 물질을 이용할 수 있다.
상기 제1 도전막 상에 게이트를 패터닝하기 위한 제2 하드 마스크막 패턴(516)을 형성한다. 상기 제2 하드 마스크 패턴(516)은 상기 액티브 영역의 길이 방 향과 수직한 방향으로 연장된다.
상기 제2 하드 마스크막 패턴(516)을 식각 마스크로 하여 상기 제1 도전막을 식각함으로서 게이트 패턴(514)을 완성한다.
도시하지는 않았지만, 상기 게이트 양측의 액티브 영역 아래로 소오스 및 드레인을 형성함으로서 트랜지스터를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 액티브 영역의 유효 폭을 증가되어 불휘발성 메모리 장치 및 게이트를 포함하는 메모리 장치의 동작 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 소자 분리막 패턴이 구비되는 필드 영역과 상기 소자 분리막 패턴에 의해 한정되는 액티브 영역으로 구분되고, 상기 액티브 영역에는 상대적으로 낮은 단차 부위로 정의되는 상기 액티브 영역의 유효 면적을 증가시키기 위한 액티브 트렌치가 구비되는 기판;
    상기 액티브 영역의 표면 상에 연속적으로 형성되고 실질적으로 균일한 두께를 갖는 터널 산화막;
    상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 형상을 갖는 플로팅 게이트 패턴;
    상기 플로팅 게이트 패턴의 상부 측면 및 상부면에 구비되는 유전막 패턴; 및
    상기 유전막 패턴 상에 구비되는 콘트롤 게이트 패턴을 구비하고,
    상기 액티브 트렌치는 상기 액티브 영역을 부분적으로 식각하여 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 플로팅 게이트 패턴의 상부 표면은 상기 소자 분리막 패턴의 표면보다 높게 위치하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 액티브 트렌치는 상기 소자 분리막 패턴 사이의 액티브 영역의 중심 부위에 적어도 1개가 구비되는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 액티브 트렌치는 상기 소자 분리막 패턴과 이격되게 위치하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 액티브 영역은 소자 분리막 패턴과 인접하는 가장자리 부위가 돌출되는 형상을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 액티브 트렌치는 상기 소자 분리막 패턴 사이의 액티브 영역의 가장자리 부위에 적어도 1개가 구비되는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 액티브 트렌치의 일 측벽에는 상기 소자 분리막 패턴의 측벽이 노출되는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 액티브 영역은 소자 분리막 패턴과 이격되는 중심 부위가 돌출되는 형상을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 기판에 소자 분리막 패턴을 형성하는 단계;
    상기 소자 분리막 패턴에 의해 한정되는 기판 표면을 부분적으로 식각함으로서 액티브 트렌치를 갖는 액티브 영역을 형성하는 단계;
    상기 액티브 영역 표면 상에 연속적으로 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성하는 단계;
    상기 예비 플로팅 게이트 패턴 상에 유전막을 형성하는 단계;
    상기 유전막 상에 콘트롤 게이트용 도전막을 형성하는 단계; 및
    상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 기판 상에 액티브 영역을 마스킹하는 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 식각 마스크로 상기 기판을 식각함으로서 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내부를 채우는 소자 분리막 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 액티브 영역을 형성하는 단계는,
    상기 소자 분리막 패턴의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 스페이서 및 소자 분리막 패턴을 식각 마스크로 이용하여 상기 기판을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 예비 플로팅 게이트 패턴을 형성하는 단계는,
    상기 터널 산화막 상에, 상기 액티브 영역의 액티브 트렌치 내부 및 상기 소자 분리막 패턴 사이의 갭을 매립하도록 도전막을 증착하는 단계;
    상기 소자 분리막 패턴의 상부면이 노출되도록 도전막을 평탄화하여 예비 도전막 패턴을 형성하는 단계; 및
    상기 예비 도전막 패턴의 상부 측벽이 노출되도록 상기 소자 분리막 패턴을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제9항에 있어서, 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 기판 상에 액티브 영역을 마스킹하는 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 식각 마스크로 상기 기판을 식각함으로서 소자 분리용 트렌치를 형성하는 단계;
    상기 트렌치 내부를 채우는 예비 소자 분리막 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴의 측벽이 노출되도록 상기 예비 소자 분리막 패턴을 부분적으로 제거하여 소자 분리막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 액티브 영역을 형성하는 단계는,
    상기 제1 하드 마스크 패턴을 부분적으로 등방성 식각함으로서 상기 기판의 일부분을 노출하는 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 제2 하드 마스크 패턴 및 소자 분리막 패턴을 식각 마스크로 이용하여 상기 기판을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제9항에 있어서, 상기 예비 플로팅 게이트 패턴을 형성하는 단계는,
    상기 액티브 영역의 액티브 트렌치 내부를 매립하도록 상기 터널 산화막 및 상기 소자 분리막 패턴 상에 도전막을 증착하는 단계; 및
    상기 소자 분리막 패턴의 상부면이 부분적으로 노출되도록 상기 도전막을 패터닝하여 예비 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 예비 도전막 패턴을 형성하는 단계는,
    상기 도전막 상에 제3 하드 마스크 패턴을 형성하는 단계;
    상기 제3 하드 마스크 패턴 양측벽에 제2 스페이서를 형성하는 단계;
    상기 제3 하드 마스크 패턴 및 제2 스페이서를 식각 마스크로 사용하여 상기 도전막을 식각하는 단계; 및
    상기 제3 하드 마스크 패턴 및 제2 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 기판 표면 상부로 돌출되는 소자 분리막 패턴을 형성하는 단계;
    상기 소자 분리막 패턴 측면의 노출 부위에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 기판을 식각하여 액티브 트렌치를 형성함으로서 액티브 영역을 형성하는 단계;
    상기 액티브 영역의 표면 상에 연속적으로 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성하는 단계;
    상기 예비 플로팅 게이트 패턴 상에 유전막을 형성하는 단계;
    상기 유전막 상에 콘트롤 게이트용 도전막을 형성하는 단계; 및
    상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 기판의 액티브 영역 상에 제1 하드 마스크 패턴을 형성하는 단계;
    상기 기판의 소자 분리 영역에 기판 표면과 동일하거나 기판 표면보다 낮은 상부면을 갖는 소자 분리막 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 부분적으로 제거하여 액티브 영역을 일부 노출하는 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 식각 마스크로 기판을 식각하여 액티브 트렌치를 형성함으로서 액티브 영역을 형성하는 단계;
    상기 액티브 영역의 표면 상에 연속적으로 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성하는 단계;
    상기 예비 플로팅 게이트 패턴 상에 유전막을 형성하는 단계;
    상기 유전막 상에 콘트롤 게이트용 도전막을 형성하는 단계; 및
    상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 소자 분리막 패턴이 구비되는 필드 영역과 상기 소자 분리막 패턴에 의해 한정되는 액티브 영역으로 구분되고, 상기 액티브 영역에는 상대적으로 낮은 단차 부위로 정의되는 상기 액티브 영역의 유효 면적을 증가시키기 위한 액티브 트렌치가 구비되는 기판;
    상기 액티브 영역의 표면 상에 연속적으로 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 상기 액티브 트렌치 내부를 채우도록 구비되는 게이트 패턴을 포함하는 것을 특징으로 하는 트랜지스터의 게이트.
  20. 제19항에 있어서, 상기 액티브 트렌치는 상기 소자 분리막 패턴 사이의 액티브 영역의 중심 부위에 적어도 1개가 구비되는 것을 특징으로 하는 트랜지스터의 게이트.
  21. 제19항에 있어서, 상기 액티브 트렌치는 상기 소자 분리막 패턴 사이의 액티브 영역의 가장자리 부위에 적어도 1개가 구비되는 것을 특징으로 하는 트랜지스터의 게이트.
  22. 제19항에 있어서, 상기 액티브 영역은 고립된 형상을 갖는 것을 특징으로 하는 트랜지스터의 게이트.
  23. 기판의 필드 영역에 소자 분리막 패턴을 형성하는 단계;
    상기 소자 분리막 패턴에 의해 한정되는 기판 표면을 부분적으로 식각하여 액티브 트렌치를 갖는 액티브 영역을 형성하는 단계;
    상기 액티브 영역 표면 상에 연속적으로 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에, 상기 액티브 트렌치 내부를 채우는 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
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