KR20020014275A - 반도체장치의 비휘발성 메모리소자 및 그 제조방법 - Google Patents
반도체장치의 비휘발성 메모리소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20020014275A KR20020014275A KR1020000047461A KR20000047461A KR20020014275A KR 20020014275 A KR20020014275 A KR 20020014275A KR 1020000047461 A KR1020000047461 A KR 1020000047461A KR 20000047461 A KR20000047461 A KR 20000047461A KR 20020014275 A KR20020014275 A KR 20020014275A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- insulating film
- conductive layer
- tunneling
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000005641 tunneling Effects 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical group C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 230000008569 process Effects 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 9
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229960004583 pranlukast Drugs 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체장치의 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히, 소거게이트, 플로팅게이트, 콘트롤게이트 및 선택게이트를 포함하고 터널링산화막과 인터폴리 유전막의 거리를 짧게 구현하여 전상동작전압에서 프로그래밍 및 소거동작이 가능하도록 하므로서 고속접속(high speed access)을 구현하도록 한 반도체장치의 프로그램/소거가능 플래쉬 메모리소자 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예는 제 1 도전형 반도체 기판의 활성영역에 서로 대향되며 소정 간격으로 이격되어 채널영역을 정의하며 형성된 제 2 도전형 제 1 도핑영역 및 제 2 도핑영역과, 상기 채널영역의 상기 기판상에 상기 제 1 도핑영역과 인접하며 제 1 두께를 가지며 형성된 제 1 터널링절연막과, 상기 제 1 터널링절연막과 접촉하며 상기 제 1 두께보다 얇은 제 2 두께를 가지며 상기 제 2 도핑영역과 인접하도록 형성된 제 1 게이트절연막과, 상기 제 1 도핑영역상에 상기 제 1 터널링절연막과 접촉하며 상기 제 2 두께를 가지면 형성된 제 2 게이트절연막과, 상기 제 1 도핑영역상에 상기 제 2 게이트절연막과 접촉하며 상기 제 1 두께를 갖고 형성된 제 2 터널링절연막과, 상기 제 2 도핑영역상에 상기 제 1 게이트절연막과 접촉하며 상기 제 2 두께로 형성된 제 3 터널링절연막과, 상기 제 1, 제 2 게이트절연막과 상기 제 1 내지 제 3 터널링산화막상에 형성되고 상기 제 1, 제 2 게이트절연막과 중첩되는 부위가 타부위보다 낮아 상부에 요철형태를 갖는 플로팅게이트와, 상부 플로팅게이트의 상부표면에 형성된 인터폴리유전막과, 상기 인터폴리유전막상에 상기 제 2 터널링절연막 및 상기 제 2 게이트절연막과 중첩되도록 형성된 제 1 게이트와, 상기 제 1 게이트와 이격되어 상기 인터폴리유전막상에 상기 제 3 터널링절연막 및 상기 제 1 게이트절연막을 포함하여 중첩되도록 형성된 제 2 게이트와, 상기 제 1 게이트, 제 2 게이트 및 상기 플로팅게이트와 중첩되도록 상기 제 1 게이트, 제 2 게이트 및 상기 플로팅게이트 상부에 형성된 콘트롤게이트와, 상기 콘트롤게이트와 상기 제1, 제 2 게이트 사이에 개재된 절연막을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히, 소거게이트, 플로팅게이트, 콘트롤게이트 및 선택게이트를 포함하고 터널링산화막과 인터폴리 유전막의 거리를 짧게 구현하여 전상동작전압에서 프로그래밍 및 소거동작이 가능하도록 하므로서 고속접속(high speed access)을 구현하도록 한 반도체장치의 프로그램/소거가능 플래쉬 메모리소자 및 그 제조방법에 관한 것이다.
플래쉬 메모리 셀은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 적층된 구조를 가지며 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로소거 속도가 빠른 비활성 메모리 소자이다.
플래쉬 메모리 셀은 콘트롤게이트에 높은 전압을 인가하여 채널에서 형성되는 고온 열전자(hot-electron)가 플로팅게이트로 주입되어 프로그램 동작이 이루어 진다. 이 때, 콘트롤게이트에 인가되는 전압에 대해 플로팅게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 데, 이 커플링 비가 증대될수록 프로그램의 효율이 증가된다.
소거 동작은 깊은 접합을 가지는 소오스영역에 고전압을 인가하여 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의해 플로팅게이트의 전자가 소오스영역 또는 반도체기판으로 주입되도록 하므로써 이루어진다. 또한, 별도의 소거 게이트를 추가하여 플로팅게이트에 저장된 전자를 소거 게이트로 터넬링시키는 것에 의해 소거 동작이 이루어질 수도 있다.
소거 동작시 효율을 향상시키기 위해서는 플로팅게이트 하부의 게이트절연막의 두께를 감소시키는 데, 이는 커플링 비를 작게하여 플로팅게이트에 인가되는 전압을 낮게한다. 그러므로, 커플링 비가 감소되지 않도록 하여 프로그램의 효율이 증가시키면서 소거 효율을 향상시켜야 한다.
종래의 게이트 플래쉬 셀의 프로그래밍은 채널고온전자주입(channel hot electron injection)에 의하여 이루어진다. 채널고온전자의 발생을 위해서는 제어게이트와 드레인졍션에 높은 양의 전압이 인가되어야한다. 이때 고온전자는 드레인졍션에 인가된 전압에 의한 채널방향의 전계에 의하여 생성되며 이중의 일부가 제어게이트 전압에 의한 수직방향의 전계에 의해 부유게이트(floating gate)로 주입되게 된다.부유게이트에 주입된 전자는 플래쉬 셀의 문턱전압을 증가시키게 되며 이러한 셀의 문턱전압의 증가를 프로그램이라 한다.
셀의 프로그램의 특성의 향상을 위해서는 고온전자의 발생률이 높아야 하고 또한 발생된 고온전자중에서 부유게이트로 주입되는 전자의 비율이 커야한다. 따라서 고온전자의 발생률을 높이기 위해서는 드레인졍션에 인가되는 전압이 높아야하고 발생된 고온전자의 부유게이트로의 주입효율을 높이기 위해서는 제어게이트에 인가되는 전압이 드레인졍션에 인가된 전압보다 커야한다.
종래 기술에 따른 폴리실리콘 측벽으로 형성된 선택게이트를 갖는 이이피롬의 동작은 다음과 같다.
프로그램동작은 소스측에 형성된 선택게이트에 문턱전압(threshold voltage) 이상의 전압을 인가하고 드레인과 콘트롤게이트에 고전압을 인가하므로서 이루어진다. 이와같이, 소스측에 선택게이트를 턴-온(turn-on)시키고, 드레인과 콘트롤게이트에 고전압을 인가하게 되면, 선택게이트 부위에서 포텐샬 갭(potential gap)을 형성하여 전계의 집중이 일어나므로 전자주입효율 즉, 프로그래밍 효율을 향상시키게 된다.
소거동작은 드레인측의 얇은 산화막을 이용한 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의하여 이루어진다.
드레인졍션과 비엔(BN) 산화막, 그리고 플로팅게이트의 모양을 통해서 볼 때 종래 셀에서의 프로그램 동작에서는 드레인 전압에 의해 만들어진 수평전계는 고온전자의 발생에만 도움을 줄뿐 이며 부유게이트로의 전자주입에는 전혀 도움을 주지 못한다. 따라서 많은 수의 고온전자들이 수평전계에 의해 그대로 드레인졍션으로 빠져나가게 되어 있다. 따라서 프로그램의 효율이 매우 낮을 수밖에 없는 드레인 구조를 취하고 있다. 낮은 프로그램 효율을 가진 셀은 프로그램 동작시에 많은 전력소모를 유발하기 때문에 저전력 소자에 적합하지 아니한 단점을 갖게 된다.
분리형 게이트 셀에서 선택게이트는 소거된 셀의 오프전류를 차단하는 역할을 한다. 따라서 오프전류의 확실한 차단을 위해서는 일정 정도 이상의 채널길이를 가져야하며 이는 분리형 게이트 셀의 크기를 증가시키는 요인이 된다. 종래의 셀에서는 선택게이트와 부유게이트가 동일 평면상에 위치하고 있다. 따라서 선택게이트의 특성 확보를 위해서는 셀의 수평방향으로 게이트 길이를 증가시키는 방법밖에 없으며 결과적으로 셀의 볼륨이 증가하게 된다.
도 1a 내지 도1d는 종래 기술에 따른 플래쉬 이이피롬(EEPROM, electrically erasable ROM)의 제조공정 단면도이다.
도 1a 를 참조하면, 반도체기판인 실리콘 기판(1) 위에 얇은 터널링산화막(2)을 성장시켜 형성한 다음, 그 위에 플로팅게이트 형성용 폴리실리콘층(3)을 증착하여 형성한다.
그리고, 플로팅게이트와 콘트롤게이트를 절연시키기 위하여 ONO 구조를 갖는 제 1 인터폴리 산화막(4)을 플로팅게이트 형성용 폴리실리콘층(3) 위에 형성한다. 그다음, 인터폴리 산화막(4) 위에 콘트롤게이트 형성용 폴리실리콘층(5)을 증착하여 형성한다.
그리고, 터널링산화막(2)/플로팅게이트 형성용 폴리실리콘층(3)/제 1 인터폴리 산화막(4)/콘트롤게이트 형성용 폴리실리콘층(5)에 사진식각공정을 실시하여 콘트롤게이트(5)와 플로팅게이트(3)를 패터닝하여 형성한다.
드레인 형성 부위만을 노출시키는 이온주입 마스크용 포토레지스트패턴(6)을 기판(1) 위에 형성한 다음, 기판(1) 전면에 불순물 이온주입을 저농도로 실시하여 드레인 형성용 저농도 불순물영역(7)을 형성한다. 이때 불순물 이온주입은 인 또는 아르세닉 등의 n형 이온을 사용한다.
도 1b를 참조하면, 포토레지스트패턴(6)을 제거한 다음, 노출된 콘트롤게이트(5)와 플로팅게이트(3)를 포함하는 기판(1)의 전면에 제 2 인터폴리 산화막(8)을 형성한 다음 그 위에 선택게이트 형성용 폴리실리콘층(9)을 증착하여 형성한다.
도 1c를 참조하면, 선택게이트를 패터닝하기 위하여 선택게이트 형성용 폴리실리콘층(9)에 이방성식각으로 건식식각을 실시하여 선택게이트(9)를 형성한다. 이때 제 2 인터폴리 산화막(8)을 식각정지층으로 이용한다. 이때 이후 형성될 소스영역에 잔류한 폴리실리콘층(9)이 선택게이트(9)가 된다.
도 1d를 참조하면, 기판의 전면에 저농도 불순물영역(7) 형성시 사용한 불순물 이온을 사용한 불순물 이온주입을 기판(1)의 전면에 고농도로 실시하여 자동얼라인(self-align)된 고농도불순물 영역(10)을 형성한 후 확산공정을 실시하여 소스/드레인을 형성하므로서 이이피롬을 제조한다.
그러나, 상술한 종래 기술은 소거방식에 있어서 폴리사이드 측벽을 이용하므로서 프로그램효율은 향상시켰으나 소거동작은 종래의 스택 게이트 셀에서 사용된 얇은 터널링산화막을 그대로 사용하고 있기 때문에 터널링산화막의 신뢰성와, 셀의 과소거(overerase) 그리고 낮은 커플링비에 기인한 프로그램 효율 저하 등의 문제점이 있다.
따라서, 본 발명의 목적은 소거게이트, 플로팅게이트, 콘트롤게이트 및 선택게이트를 포함하고 터널링산화막과 인터폴리 유전막의 거리를 짧게 구현하여 전상동작전압에서 프로그래밍 및 소거동작이 가능하도록 하므로서 고속접속(high speed access)을 구현하도록 한 반도체장치의 프로그램/소거가능 플래쉬 메모리소자 및 그 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명의 일 실시예는 제 1 도전형 반도체 기판의 활성영역에 서로 대향되며 소정 간격으로 이격되어 채널영역을 정의하며 형성된 제 2 도전형 제 1 도핑영역 및 제 2 도핑영역과, 상기 채널영역의 상기 기판상에 상기 제 1 도핑영역과 인접하며 제 1 두께를 가지며 형성된 제 1 터널링절연막과, 상기 제 1 터널링절연막과 접촉하며 상기 제 1 두께보다 얇은 제 2 두께를 가지며 상기 제 2 도핑영역과 인접하도록 형성된 제 1 게이트절연막과, 상기 제 1 도핑영역상에 상기 제 1 터널링절연막과 접촉하며 상기 제 2 두께를 가지면 형성된 제 2 게이트절연막과, 상기 제 1 도핑영역상에 상기 제 2 게이트절연막과 접촉하며 상기 제 1 두께를 갖고 형성된 제 2 터널링절연막과, 상기 제 2 도핑영역상에 상기 제 1 게이트절연막과 접촉하며 상기 제 2 두께로 형성된 제 3 터널링절연막과, 상기 제 1, 제 2 게이트절연막과 상기 제 1 내지 제 3 터널링산화막상에 형성되고 상기 제 1, 제 2 게이트절연막과 중첩되는 부위가 타부위보다 낮아 상부에 요철형태를 갖는 플로팅게이트와, 상부 플로팅게이트의 상부표면에 형성된 인터폴리유전막과, 상기 인터폴리유전막상에 상기 제 2 터널링절연막 및 상기 제 2 게이트절연막과 중첩되도록 형성된 제 1 게이트와, 상기 제 1 게이트와 이격되어 상기 인터폴리유전막상에 상기 제 3 터널링절연막 및 상기 제 1 게이트절연막을 포함하여 중첩되도록 형성된 제 2 게이트와, 상기 제 1 게이트, 제 2 게이트 및 상기 플로팅게이트와 중첩되도록 상기 제 1 게이트, 제 2 게이트 및 상기 플로팅게이트 상부에 형성된 콘트롤게이트와, 상기 콘트롤게이트와 상기 제1, 제 2 게이트 사이에 개재된 절연막을 포함하여 이루어진다.
상기 목적들을 달성하기 위하여 본 발명의 또 다른 실시예는 활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판의 상기 활성영역에 채널영역이 중앙에 정의되도록 제 2 도전형 불순물로 도핑된 제 1 도핑영역과 제 2 도핑영역을 대향되게 형성하는 단계와, 상기 채널영역에 인접한 상기 제 1 도핑영역 일부 표면과 상기 제 2 도핑영역과 인접한 상기 채널영역의 일부 표면을 노출시키는 터널링절연막을 상기 기판상에 형성하는 단계와, 노출된 상기 제 1 도핑영역 일부 표면과 노출된 상기 채널영역의 일부 표면에 제 1 게이트절연막과 제 2 게이트절연막을 상기 터널링절연막보다 얇게 각각 형성하는 단계와, 상기 제 1, 제 2 게이트절연막과 상기 터널링절연막 표면을 덮도록 제 1 도전층을 형성하되 상기 제 1, 제 2 게이트절연막과 중첩되는 부위의 상기 제 1 도전층부위가 타부위보다 얇게 형성하는 단계와, 상기 제 1 도전층상에 인터폴리유전막을 형성하는 단계와, 상기 인터폴리유전막상에 상기 제 1 게이트절연막 및 상기 터널링절연막의 일부와 중첩되도록 제 2 도전층패턴과 상기 제 2 게이트절연막 및 상기 터널링절연막과 중첩되도록 제 3 도전층패턴을 형성하는 단계와, 노출된 상기 제 2, 제 3 도전층패턴 표면에 절연막을 형성하는 단계와, 상기 절연막을 포함하는 상기 기판상에 제 4 도전층을 형성하는 단계와, 소정의 식각마스크를 상기 제 4 도전층상에 형성하는 단계와, 상기 식각마스크를 이용하여 상기 제 4 도전층을 상기 드레인영역 일부, 상기 채널영역, 상기 소스영역 일부와 중첩되도록 잔류시키는 단계와, 상기 식각마스크로 보호되지 않는 부위의 상기 절연막, 제 2, 제 3 도전층패턴, 인터폴리유전막, 제 1 도전층, 터널링절연막을 차례로 패터닝하는 단계를 포함하여 이루어진다.
도 1a 내지 도1d는 종래 기술에 따른 반도체장치의 플래쉬 이이피롬(EEPROM, electrically erasable ROM)의 제조공정 단면도
도 2는 본 발명에 따라 제조된 반도체장치의 플래쉬 메모리 소자의 단면도
도 3a 내지 도 3f는 본 발명에 따른 플래쉬 메모리소자 제조공정 단면도
본 발명은 저전압에서 프로그래밍 또는 소거동작이 가능하도록 한 고속 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.
즉, 본 발명은 터널링 산화막(tunnelling oxide)와 인터폴리 산화막(inter-polysilicon oxide)를 종래보다 가깝게 근접시켜 이때의 터널링효과를 이용하여 저전압에서도 프로그래밍이 가능하고, 또한, 프로그래밍시 EPG(erasable & programmable gate)에 바이어스를 인가하여 고속 프로그래밍을 실현한다.
그리고, 본 발명은 소거동작을 위하여, 프로그래밍시 사용된 EPG에 소정의 바이어스를 인가하여 고속소거동작을 수행하며, 소스를 이용하는 터널링 소거도 동시에 수행할 수 있다.
상기와 같은 프로그래밍 및 소거동작에 대한 인가 바이어스가 다음 표에 도시되어있다.
| VCG | VEPG | VFG | VD | VS | |
| program | 5V | 5V | - | -5V | GND |
| erase 1 | - | 5V | - | - | GND |
| erase 2 | - | -5V | - | 5V | GND |
상기 표에서와 같이 고전압을 인가하지 않아도 상대적으로 낮은 5V 정도의 전압으로 프로그래밍 및 소거동작이 가능함을 알 수 있다.
즉, 프로그래밍시, EPG와 드레인 사이에 위치한 절연막이 상대적으로 작은 영역에 형성되어 있으므로 전계(electric ield)의 집중이 일어나고, 또한, VD= (-)5V와 VEPG= 5V의 차이인 10V 만으로 터널링효과가 발생하기 때문이다.
또한, 소거동작(erase 1)시, EPG에 단순히 5V만 인가하여도 소거동작이 완료되는데, 이는 ONO구조의 적층구조를 갖는 인터폴리유전막에서 전자가 집중된 상층 질화막과 산화막 사이의 계면과 EPG사이의 전자배리어(e-barrier)를 넘는 장소에는 질화막만이 존재하기 때문이다.
또 다른 소거동작(erase 2)시, 즉, 드레인을 통한 소거동작도 프로그래밍시의 메카니즘과 동일하게 VEPG = (-)5V, VD = 5V 만으로 터널링이 가능하기 때문이다. 이는 터널링 산화막의 두께와 플로팅게이트의 두께가 서로 의존적이기 때문이다.
따라서, 본 발명에서는 저전력으로 프로그래밍과 소거동작이 가능하기 때문에 고전압 트랜지스터가 필요하지 않고, 직접 프로그래밍 및 소거를 수행하므로 고속접속(high speed access)가 가능하다.
그리고, 소거동작시, EPG 또는 드레인 소거가 가능하므로 필요에 따라 셀 구조를 선택할 수 있다.
또한, 인터폴리 유전막과 EPG 사이(charge area)에 질화막만 위치하므로 질화막의 배리어만을 넘을 수 있는 전압으로 소거가 가능하다.
게다가, 저전력을 사용하는 소거방식(특히 EPG 소거)의 경우, 과도소거(overerase)가 방지된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따라 제조된 반도체장치의 플래쉬 메모리 소자의 단면도이다.
도 2를 참조하면, 필드산화막(21)에 의하여 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체기판인 실리콘 기판(20)의 활성영역에 소정의 간격으로 이격되어 제 2 도전형 불순물 이온으로 도핑된 드레인(230)과 소스(231)가 대향되어 형성되어 있다.
드레인(230)과 소스(231) 사이의 활성영역 기판은 채널영역이 되며, 채널영역 기판 표면에는 제 1 두께의 제 1 터널링산화막(240)과 제 1 두께보다 얇은 제 2 두께의 제 1 게이트산화막(26)이 위치한다.
제 1 터널링산화막(240)과 인접한 드레인(240) 기판 표면에는 제 1 터널링산화막(240)과 연결된 제 2 두께의 제 2 게이트산화막(26)이 소정길이로 형성되어 있고, 다시 드레인(230) 상부 일부표면에는 제 2 게이트산화막(26)과 연결된 제 1 두께의 제 2 터널링산화막(240)이 형성되어 있다.
또한, 제 1 게이트산화막(26)의 타측단에는 제 1 두께의 제 3 터널링산화막(240)이연결되어 소스(231) 상부표면 일부에 형성되어 있다.
그리고, 드레인(230) 일부, 채널영역, 소스(231) 일부 표면상에 형성된 제 1 내지 제 3 터널링산화막(240)과 게이트산화막(26)상에는 플로팅게이트(270)가 형성되어 있는데, 제 1 내지 제 2 게이트산화막(26)과 접촉하는 플로팅게이트(270) 부위는 타부위보다 얇게 형성되어, 전체적으로 플로팅게이트의 단면 프로파일은 요철형태를 이루며 특히 게이트산화막(26)과 중첩되는 부위는 오목한 요부를 형성한다.
그리고, 요철부가 형성된 플로팅게이트(270)의 상부 표면에는 인터폴리유전막(280)이 형성되어 있고, 본 발명의 실시예에서는 이러한 유전막을 ONON 적층구조막으로 형성할 수 있다.
인터폴리유전막(280)상에는 각각 분리된 두 개의 제 1 EPG게이트(291)와 제 2 EPG게이트(290)가 형성되어 있다. 이때, 제 1 EPG게이트(291)는 제 2 게이트산화막(26) 및 제 2 터널링산화막(2400과 중첩되도록 형성되고, 제 2 EPG게이트(290)는 적어도 제 1 게이트산화막(26) 및 제 3 터널링산화막(240)과 중첩되도록 형성되어 있다.
제 1, 제 2 EPG게이트(291,290)상에는 콘트롤게이트(320)가 위치하며, 콘트롤게이트(320)와 제 1, 제 2 EPG게이트(291,290)사이에는 EPG게이트산화막(310)이 개재되어 있다.
도 3a 내지 도 3f는 본 발명에 따른 플래쉬 메모리소자 제조공정 단면도로서, 채널길이 방향에서 바라본 도면이다.
도 3a를 참조하면, 필드산화막(21)에 의하여 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판인 실리콘 기판(20) 위에 드레인형성영역과 소스형성영역을 노출시키는 이온주입마스크(22)를 형성한다. 이때, 이온주입 마스크는 포토레지스트를 기판상에 도포한 후 상기 영역을 노출시키는 노광마스크를 이용한 노광 및 현상으로 포토레지스트패턴(22)형성하는 방법으로 제작한다.
그리고, 이온주입마스크(22) 보호되지 않는 기판의 활성영역에 제 2 도전형 불순물 이온주입을 실시하여 불순물 이온매몰층(23)을 형성한다.
도 3b를 참조하면, 포토레지스트로 이루어진 이온주입마스크를 산소 애슁(O2ashing) 등의 방법으로 제거한다.
그 다음, 도시되지는 않았지만 소자의 문턱전압을 조절하기 위한 문턱전압조절 이온주입을 노출된 기판의 활성영역 전면에 추가로 실시할 수 있다.
불순물 이온매몰층의 이온들을 어닐링 등의 방법으로 확산시켜 드레인(230)과 소스(231)를 형성한다.
그리고, 노출된 기판의 표면에 산화공정 등으로 터널링 산화막(24)을 제 1 두께로 형성한다.
그 다음, 터널링 산화막(24)을 포함하는 기판의 전면에 포토레지스트를 도포한 후, 노광 및 현상공정을 실시하여 게이트산화막 형성영역만을 노출시키는 식각마스크(25)를 형성한다. 이때, 노출부위는 드레인(230)과 소스(231) 사이의 영역중 드레인(230)의 일부 표면과 소스(231)와 인접하는 활성영역의 일부 표면을 각각 노출시키도록 형성한다.
그리고, 식각마스크(25)에 의하여 노출된 터널링 산화막을 제거하여 기판(20) 활성영역의 일부 표면을 노출시킨다. 이때, 터널링 산화막의 제거는 습식식각으로 실시할 수 있다.
도 3c를 참조하면, 노출된 드레인(230)의 일부 표면과 소스(230)와 인접한 활성영역 표면 일부를 산화시켜 게이트산화막(26)을 제 2 두께로 형성한다. 이때, 제 2 두께는 제 1 두께보다 얇게 형성한다.
그리고, 포토레지스트로 이루어진 식각마스크를 산소 애슁 등의 방법으로 제거한다.
그 다음, 플로팅게이트 형성용 제 1 도전층(27)으로 도핑된 폴리실리콘을 화학기상증착으로 기판의 전면에 증착하여 형성한다.
그리고, 제 1 도전층(27)상에 포토레지스트를 도포한 후 노광 및 현상공정을 실시하여 게이트산화막(26)이 형성된 상부 영역과 중첩되는 부위의 제 1 도전층(27)만을 노출시키는 식각마스크용 포토레지스트패턴(28)을 형성한다.
그 다음, 포토레지스트패턴(28)으로 보호되지 않는 부위의 노출된 제 1 도전층(27)을 게이트산화막(26) 표면이 노출되지 않을 정도의 두께로 제거하여, 이후 형성될 인터폴리 유전막과 게이트산화막(26)간의 간격이 감소되도록 한다.
도 3d를 참조하면, 식각마스크용 포토레지스트패턴을 산소 애슁 등의 방법으로 제거하여 잔류한 제 1 도전층(27)의 상부 표면을 노출시킨다.
그리고, 잔류한 제 1 도전층(27) 상에 인터폴리유전막(28)을 소정의 두께로 증착하여 형성한다. 이때, 인터폴리유전막(28)은 ONON 적층구조의 절연막으로 형성한다. 따라서, 인터폴리막(28)과 게이트절연막(26)사이의 이격거리는 일부 식각된 제 1도전층(27)에 의하여 타부위보다 근접된 상태로 형성된다.
그 다음, 인터폴리유전막(28)상에 EPG(erasable & programmable gate)게이트 형성용 제 2 도전층으로 도핑된 폴리실리콘층을 화학기상증착으로 증착하여 형성한다.
그리고, 제 2 도전층상에 포토레지스트를 도포한 후, 소정의 노오강마스크를 사용한 노광 및 현상을 실시하여 서로 이격된 게이트산화막(26)과 중첩되는 부위의 제 2 도전층만을 덮는 두 개의 서로 이격된 포토레지스트패턴(30)을 형성한다.
그리고, 포토레지스트패턴(30)으로 보호되지 않는 제 2 도전층을 건식식각등의 비등방성식각으로 제거하여 인터폴리유전막(28) 표면을 노출시킨다.
따라서, 포토레지스트패턴(30) 하부에 잔류한 제 2 도전층은 두 개의 패턴으로 분리되어 각각 드레인부 EPG 게이트형성용 제 2 도전층패턴(29)과 소스부 EPG 게이트형성용 제 2 도전층패턴(29)이 된다.
도 3e를 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 후, 잔류한 제 2 도전층패턴(29)의 노출된 표면을 산화시켜 EPG 게이트절연막(31)을 형성한다.
그리고, EPG 게이트절연막(31)을 포함하는 기판상에 콘트롤게이트 형성용 제 3 도전층(32)을 불순물로 도핑된 폴리실리콘을 화학기상증착으로 증착하여 형성한다.
그 다음, 제 3 도전층(32)의 상부 표면에 CMP(chemical mechanical polishing) 등의 평탄화공정을 실시하여 제 3 도전층(32)의 상부 표며을 평탄화시킬 수 있다.
그리고, 평탄화된 제 3 도전층(32) 상에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 서로 분리된 게이트절연막(26)의 상부와 중첩되는 제 3 도전층(32)의 표면을 덮는 포토레지스트패턴(33)을 형성한다.
도 3f를 참조하면, 식각마스크인 포토레지스트패턴으로 보호되지 않는 부위의 제 3 도전층/EPG 게이트절연막/제 2 도전층패턴/인터폴리유전막/제 1 도전층패턴/터널링 산화막을 건식식각 등의 비등방성식각으로 차례로 제거하여 콘트롤게이트(320)/EPG게이트절연막(310)/드레인부EPG게이트(291)/소스부EPG게이트(290)/인터폴리유전막(280)/플로팅게이트(270)/터널링산화막(240)을 패터닝하여 형성한다.
따라서, 본 발명에 의한 반도체장치의 비휘발성 메모리소자 및 그 제조방법은 저전력으로 프로그래밍과 소거동작이 가능하기 때문에 고전압 트랜지스터가 필요하지 않고, 직접 프로그래밍 및 소거를 수행하므로 고속접속(high speed access)가 가능하며, 소거동작시, EPG 또는 드레인 소거가 가능하므로 필요에 따라 셀 구조를 선택할 수 있고, 인터폴리 유전막과 EPG 사이(charge area)에 질화막만 위치하므로 질화막의 배리어만을 넘을 수 있는 전압으로 소거가 가능하며, 또한, 저전력을 사용하는 소거방식(특히 EPG 소거)의 경우, 과도소거(overerase)가 방지되는 장점이 있다.
Claims (10)
- 제 1 도전형 반도체 기판의 활성영역에 서로 대향되며 소정 간격으로 이격되어 채널영역을 정의하며 형성된 제 2 도전형 제 1 도핑영역 및 제 2 도핑영역과,상기 채널영역의 상기 기판상에 상기 제 1 도핑영역과 인접하며 제 1 두께를 가지며 형성된 제 1 터널링절연막과,상기 제 1 터널링절연막과 접촉하며 상기 제 1 두께보다 얇은 제 2 두께를 가지며 상기 제 2 도핑영역과 인접하도록 형성된 제 1 게이트절연막과,상기 제 1 도핑영역상에 상기 제 1 터널링절연막과 접촉하며 상기 제 2 두께를 가지면 형성된 제 2 게이트절연막과,상기 제 1 도핑영역상에 상기 제 2 게이트절연막과 접촉하며 상기 제 1 두께를 갖고 형성된 제 2 터널링절연막과,상기 제 2 도핑영역상에 상기 제 1 게이트절연막과 접촉하며 상기 제 2 두께로 형성된 제 3 터널링절연막과,상기 제 1, 제 2 게이트절연막과 상기 제 1 내지 제 3 터널링산화막상에 형성되고 상기 제 1, 제 2 게이트절연막과 중첩되는 부위가 타부위보다 낮아 상부에 요철형태를 갖는 플로팅게이트와,상부 플로팅게이트의 상부표면에 형성된 인터폴리유전막과,상기 인터폴리유전막상에 상기 제 2 터널링절연막 및 상기 제 2 게이트절연막과 중첩되도록 형성된 제 1 게이트와,상기 제 1 게이트와 이격되어 상기 인터폴리유전막상에 상기 제 3 터널링절연막 및 상기 제 1 게이트절연막을 포함하여 중첩되도록 형성된 제 2 게이트와,상기 제 1 게이트, 제 2 게이트 및 상기 플로팅게이트와 중첩되도록 상기 제 1 게이트, 제 2 게이트 및 상기 플로팅게이트 상부에 형성된 콘트롤게이트와,상기 콘트롤게이트와 상기 제1, 제 2 게이트 사이에 개재된 절연막으로 이루어진 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 인터폴리유전막은 ONON구조의 적층절연막으로 형성된 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 플로팅게이트 상부는 요철구조로 형성되어 상기 인터폴리유전막과 상기 제 1, 제 2 게이트절연막의 거리가 가깝게 하는 구조를 갖는 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 게이트와 제 2 게이트는 프로그래밍 및 소거동작용 개이트인 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 1 에 있어서,상기 제 1 도핑영역은 드레인이고 상기 제 2 도핑영역은 소스인 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판의 상기 활성영역에 채널영역이 중앙에 정의되도록 제 2 도전형 불순물로 도핑된 제 1 도핑영역과 제 2 도핑영역을 대향되게 형성하는 단계와,상기 채널영역에 인접한 상기 제 1 도핑영역 일부 표면과 상기 제 2 도핑영역과 인접한 상기 채널영역의 일부 표면을 노출시키는 터널링절연막을 상기 기판상에 형성하는 단계와,노출된 상기 제 1 도핑영역 일부 표면과 노출된 상기 채널영역의 일부 표면에 제1 게이트절연막과 제 2 게이트절연막을 상기 터널링절연막보다 얇게 각각 형성하는 단계와,상기 제 1, 제 2 게이트절연막과 상기 터널링절연막 표면을 덮도록 제 1 도전층을 형성하되 상기 제 1, 제 2 게이트절연막과 중첩되는 부위의 상기 제 1 도전층부위가 타부위보다 얇게 형성하는 단계와,상기 제 1 도전층상에 인터폴리유전막을 형성하는 단계와,상기 인터폴리유전막상에 상기 제 1 게이트절연막 및 상기 터널링절연막의 일부와 중첩되도록 제 2 도전층패턴과 상기 제 2 게이트절연막 및 상기 터널링절연막과 중첩되도록 제 3 도전층패턴을 형성하는 단계와,노출된 상기 제 2, 제 3 도전층패턴 표면에 절연막을 형성하는 단계와,상기 절연막을 포함하는 상기 기판상에 제 4 도전층을 형성하는 단계와,소정의 식각마스크를 상기 제 4 도전층상에 형성하는 단계와,상기 식각마스크를 이용하여 상기 제 4 도전층을 상기 드레인영역 일부, 상기 채널영역, 상기 소스영역 일부와 중첩되도록 잔류시키는 단계와,상기 식각마스크로 보호되지 않는 부위의 상기 절연막, 제 2, 제 3 도전층패턴, 인터폴리유전막, 제 1 도전층, 터널링절연막을 차례로 패터닝하는 단계로 이루어진 반도체장치의 비휘발성 메모리소자 제조방법.
- 청구항 6에 있어서,패터닝되어 최종 잔류한 상기 제 4 도전층은 콘트롤게이트이고, 상기 제 2, 3 도전층패턴은 각각 드레인부 EPG(erasable & programmable gate) 게이트와 소스부 EPG 게이트이며, 상기 제 1 도전층은 플로팅게이트인 것이 특징인 반도체장치의 비휘발성 메모리소자 제조방법.
- 청구항 6에 있어서,상기 제 2 도전층패턴과 제 3 도전층패턴은 상기 인터폴리유전막상에 도전층을 형성한 다음 포토리쏘그래피로 동시에 패터닝하여 형성하는 것이 특징인 반도체장치의 비휘발성 메모리소자 제조방법.
- 청구항 6에 있어서,상기 인터폴리유전막은 ONON구조의 적층된 절연막으로 형성하는 것이 특징인 반도체장치의 비휘발성 메모리소자 제조방법.
- 청구항 6에 있어서,상기 인터폴리유전막과 상기 제 1, 제 2 게이트절연막의 이격거리가 가깝도록 상기 제 1 도전층의 상부에 요철을 형성하는 것이 특징인 반도체장치의 비휘발성 메모리소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0047461A KR100376864B1 (ko) | 2000-08-17 | 2000-08-17 | 반도체장치의 비휘발성 메모리소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0047461A KR100376864B1 (ko) | 2000-08-17 | 2000-08-17 | 반도체장치의 비휘발성 메모리소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020014275A true KR20020014275A (ko) | 2002-02-25 |
| KR100376864B1 KR100376864B1 (ko) | 2003-03-19 |
Family
ID=19683500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0047461A KR100376864B1 (ko) | 2000-08-17 | 2000-08-17 | 반도체장치의 비휘발성 메모리소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100376864B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611140B1 (ko) * | 2004-12-28 | 2006-08-09 | 삼성전자주식회사 | 트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법. |
| KR100614644B1 (ko) * | 2004-12-30 | 2006-08-22 | 삼성전자주식회사 | 비휘발성 기억소자, 그 제조방법 및 동작 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471165B1 (ko) * | 2002-05-07 | 2005-03-08 | 삼성전자주식회사 | 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법 |
-
2000
- 2000-08-17 KR KR10-2000-0047461A patent/KR100376864B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611140B1 (ko) * | 2004-12-28 | 2006-08-09 | 삼성전자주식회사 | 트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법. |
| KR100614644B1 (ko) * | 2004-12-30 | 2006-08-22 | 삼성전자주식회사 | 비휘발성 기억소자, 그 제조방법 및 동작 방법 |
| US7492002B2 (en) | 2004-12-30 | 2009-02-17 | Samsung Electronics Co., Ltd. | Non-volatile memory device with a select gate electrode and a control gate electrode formed on a floating gate |
| US7791951B2 (en) * | 2004-12-30 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods of operating non-volatile memory device |
| US8059473B2 (en) * | 2004-12-30 | 2011-11-15 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100376864B1 (ko) | 2003-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6291297B1 (en) | Flash memory cell with self-aligned gates and fabrication process | |
| US6747310B2 (en) | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication | |
| US6764905B2 (en) | Method of manufacturing a scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate | |
| US7709879B2 (en) | Non-volatile memory with erase gate on isolation zones | |
| US6222227B1 (en) | Memory cell with self-aligned floating gate and separate select gate, and fabrication process | |
| US7002200B2 (en) | Self-aligned structure with unique erasing gate in split gate flash | |
| US6168994B1 (en) | Method of making memory device with an element splitting trench | |
| JP3397903B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100192546B1 (ko) | 플래쉬 메모리 및 이의 제조방법 | |
| US6190968B1 (en) | Method for forming EPROM and flash memory cells with source-side injection | |
| KR20010107127A (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| US6590253B2 (en) | Memory cell with self-aligned floating gate and separate select gate, and fabrication process | |
| KR20010018971A (ko) | 비휘발성 메모리 소자 및 그의 제조 방법 | |
| KR20030088826A (ko) | 스플리트 게이트 메모리 장치 및 그 제조방법 | |
| WO2000051188A1 (en) | Flash memory cell with self-aligned gates and fabrication process | |
| KR100261996B1 (ko) | 플래쉬 메모리 셀 및 그의 제조방법 | |
| US20060006453A1 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| KR100376864B1 (ko) | 반도체장치의 비휘발성 메모리소자 및 그 제조방법 | |
| KR100215888B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR100462370B1 (ko) | 플래쉬메모리장치및그의제조방법 | |
| KR100303916B1 (ko) | 플레쉬 메모리 셀의 제조방법 | |
| KR101004814B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20000013940A (ko) | 반도체장치의 제조방법 | |
| KR20000039091A (ko) | 플레쉬 메모리장치 및 그의 제조방법 | |
| KR100545168B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20130225 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140218 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150223 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |