KR20010018971A - 비휘발성 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 반도체 기판상에 적층 형성된 제 1 절연막, 선택 게이트, 제 2 절연막, 소거 게이트, 상기 제 1, 2 절연막을 포함한 선택 게이트와 소거 게이트의 양측면에 접하여 형성된 측벽, 상기 소거 게이트의 상면과 상측 모서리 부분에 걸쳐서 형성된 제 3 절연막, 상기 측벽 양측의 반도체 기판 표면에 형성된 제 4 절연막, 상기 소거 게이트의 일측에 일정 폭 오버랩되어 형성된 부유 게이트, 상기 부유 게이트상에 형성된 유전막, 상기 부유 게이트와 측벽에 얼라인되어 반도체 기판 표면내에 형성된 소오스 /드레인, 상기 소거 게이트와 부유 게이트를 포함한 전면에 형성된 제어 게이트를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 선택 게이트와 소거 게이트를 동시에 형성하고 셀 크기를 감소시키는데 적당한 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자는 전원 차단시에도 셀에 기억된 정보가 유지되는 특성(Non-volatile)을 가지며 마스크 롬(Mask ROM), 피롬(PROM), 이피롬 (EPROM), 이이피롬(EEPROM), 플래쉬 메모리(Flash memory)등이 있다.
그리고 플래쉬 메모리에는 소오스/드레인이 매립 N+(BN+)라인에 의해 일정 갯수 공유하는 노아형(NOR)과 한 셀의 소오스와 다음 셀의 드레인이 공유되는 낸드형(NAND)이 있다.
한편 비휘발성 메모리 소자에 있어서 기억 정보의 소거(Erase)는 부유 게이트(Floating gate)에 있는 전자를 방출하는 동작을 말하고, 프로그램(Program)은 반대로 부유게이트에 전자를 주입하는 동작을 말한다.
그리고 제어 게이트(Control Gate)의 기능 중 소거와 관련되는 기능을 독립시켜 소거 전용의 소거 게이트(Erase Gate)를 구성한 것을 스플릿(Split) 게이트 셀이라 한다.
이하 첨부도면을 참조하여 종래 기술에 따른 비휘발성 메모리 소자 및 그의 제조 방법에 관해 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 비휘발성 메모리 소자의 구조 단면도로서, 부유 게이트(15), 제어 게이트(17)와 소거 게이트(20)로 구성된 스플릿 게이트(Split gate) 구조를 갖는 메모리 소자이다.
도 2a 내지 도 2d 는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정 단면도이다.
도 2a 에 도시된 바와 같이, 반도체 기판(11) 표면에 게이트 산화막(12)을 형성하고 상기 게이트 산화막(12) 상에 제 1 CVD 산화막(13)을 형성한 후, 매입층 마스크(Buried N+ mask)를 이용하여 상기 제 1 CVD 산화막(13)을 선택적으로 식각한다.
여기서 상기 게이트 산화막(12)은 프로그램시 터널 산화막으로 이용된다.
이어 상기 제 1 CVD 산화막(13) 상에 절연막을 증착하고 전면에 에치백을 실시하여 상기 제 1 CVD 산화막(13) 양측면에 접하는 제 1 측벽(14)을 형성한다.
이어 상기 매입층 마스크를 이용한 이온주입으로 상기 제 1 측벽(14) 양측의 반도체 기판(11) 표면에 고농도 매입층(도시하지 않음)을 형성한다.
도 2b 에 도시된 바와 같이, 상기 제 1 측벽(14) 및 제 1 CVD 산화막(13)을 포함한 게이트 산화막(12) 표면에 제 1 폴리실리콘을 형성한다.
이어 상기 제 1 폴리실리콘을 선택적으로 식각하여 부유 게이트(Floating Gate;FG)(15)를 형성한다.
이어 상기 부유 게이트(15)상에 인터폴리 산화막(Inter poly oxide)(16)을 증착한다.
도 2c 에 도시된 바와 같이, 상기 인터폴리 산화막(16) 상에 제 2 폴리실리콘, 제 2 CVD 산화막을 적층하고, 상기 제 2 폴리실리콘, 제 2 CVD 산화막을 선택적으로 식각하여 게이트 캡 절연막(18)을 포함하는 제어 게이트(Control Gate;CG) (17)를 형성한다.
도 2d 에 도시된 바와 같이, 상기 제어 게이트(17) 상에 절연막을 증착하고 에치백하여 상기 제어 게이트(17)의 양측면에 접하는 제 2 측벽(19)을 형성한다.
이어 상기 제 2 측벽(19)을 포함한 전면에 제 3 폴리실리콘을 증착하고 선택적으로 식각하여 소거 게이트(Erase Gate;EG)(20)를 형성한다.
이상과 같이 형성된 종래기술에 따른 비휘발성 메모리 소자는 핫일렉트론 (Hot electron)을 부유 게이트로 주이하여 프로그램(program)하고 상기 부유 게이트에 존재하는 전자를 소거 게이트로 빼내옴으로써 소거(earse) 동작한다.
그러나 이상과 같은 종래 기술에 따른 비휘발성 메모리 소자 및 그의 제조 방법은 소거 동작시 밴드 투 밴드 터널링(Band to band tunneling)에 의해 발생되는 핫 홀(Hot Hole)이 터널 산화막(Tunnel oxide)에 트랩되기 때문에 제어 게이트와 반도체 기판 사이의 누설전류를 증가시킨다.
또한 각 게이트 형성 공정이 정렬 되지 않은 상태로 진행되고, 소거 게이트를 독립적으로 형성하기 때문에 소자의 크기가 증가되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 선택 게이트와 소거 게이트를 동시에 형성하고 셀의 크기를 감소시키는데 적당한 비휘발성 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 비휘발성 메모리 소자의 구조 단면도
도 2a 내지 도 2d 는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정 단면도
도 3 은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 구조 단면도
도 4a 내지 도 4e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 공정 단면도
도 5a 는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 등가회로도
도 5b 는 동작 모드에 따른 각 게이트의 동작 전압을 나타낸 도면
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 게이트 산화막
33a : 선택 게이트(SG) 34a : CVD 산화막
35a : 소거 게이트(EG) 36a,36b : 측벽
37 : 제 2 게이트 산화막 38a,38b : 제 3 게이트 산화막
39 : 부유 게이트(FG) 40 : ONO 막
41a,41b : 드레인/소오스 42 : 제어 게이트(CG)
상기의 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판상에 적층 형성된 제 1 절연막, 선택 게이트, 제 2 절연막, 소거 게이트와, 상기 선택, 소거 게이트와 제 2 절연막의 양측면에 접하여 형성된 측벽과, 상기 소거 게이트의 상면과 측면 모서리 부분에 걸쳐서 형성된 제 3 절연막과, 상기 측벽에 접하고 상기 반도체 기판의 표면상에 형성된 제 4 절연막과, 상기 소거 게이트와 일정 폭 오버랩되어 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 유전막과, 상기 부유 게이트와 일측의 측벽 하측의 반도체 기판 표면내에 형성된 소오스/드레인과, 상기 소거, 부유 게이트를 포함한 전면에 형성된 제어 게이트를 포함하여 이루어짐을 특징으로 하고, 또한 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판상에 제 1 절연막, 제 1 전도층, 제 2 절연막, 제 2 전도층을 적층하여 형성하는 공정, 상기 제 2 전도층, 제 2 절연막, 제 1 전도층, 제 1 절연막을 패터닝하여 상기 제 2 전도층으로 구성된 소거 게이트와 상기 제 1 전도층으로 구성된 선택 게이트를 제 1 방향으로 형성하는 공정, 상기 선택 게이트와 소거 게이트를 포함한 전면에 제 3 절연막을 형성하고 상기 제 3 절연막을 에치백하여 상기 적층 형성된 선택 게이트와 소거 게이트의 양측면에 접하는 측벽을 형성하는 공정, 상기 소거 게이트의 상면과 측면 모서리에 제 4 절연막을 형성하는 공정, 상기 제 4 절연막상에 제 3 전도층을 형성하고 패터닝하여 상기 소거 게이트의 일측에 일정 폭 오버랩되는 부유 게이트를 형성하는 공정, 상기 부유 게이트 상에 제 5 절연막을 형성하는 공정, 상기 부유 게이트와 측벽을 포함한 소거 게이트를 마스크로 하여 상기 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 공정, 상기 부유 게이트와 소거 게이트를 포함한 전면에 제 4 전도층을 형성하고 패터닝하여 상기 게이트들에 수직한 제 2 방향으로 제어 게이트를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하면 다음과 같다.
도 3 은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 구조 단면도이고,도 4a 내지 도 4e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 공정 단면도이다.
그리고 도 5a 는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 등가회로도이고, 도 5b 는 동작 모드에 따른 각 게이트의 동작 전압을 나타낸 도면이다.
도 3 에 도시된 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(31) 표면에 선택 게이트용 제 1 게이트 산화막(32)이 형성되고, 상기 제 1 게이트 산화막(32)상에 선택 게이트(33a)가 형성된다.
그리고 상기 선택 게이트(33a)상에 CVD 산화막(34)이 형성되어 있으며, 상기 CVD 산화막(34)상에 소거 게이트(35a)가 형성되어 있다.
여기서 상기 선택 게이트(33a). CVD 산화막(34), 소거 게이트(35a)는 서로 정렬되어 동일 너비로 형성된다.
또한 상기 선택, 소거 게이트(33a,35a)와 CVD 산화막(34)의 양측면에 측벽 (36a,36b)이 형성되어 있다.
한편 상기 측벽(36a,36b)은 상기 소거 게이트(35a)의 상측 모서리 측면이 일부 노출되도록 형성된다.
그리고 상기 측벽(36a,36b)의 상측에 접하고 상기 소거 게이트(35a)의 상면과 모서리 부분에 소거 게이트용 제 2 게이트 산화막(37)이 형성되고, 상기 측벽 (36a,36b) 양측의 반도체 기판(31)의 표면상에 제 3 게이트 산화막(38a,38b)이 형성된다.
또한 상기 소거 게이트(35a)의 일측에 일정 너비로 오버랩되어 부유 게이트 (39)가 형성된다.
이 때 상기 부유 게이트(39)는 상기 일측의 측벽(36a)과 제 2 게이트 산화막 (37)에 접하여 형성된다.
그리고 상기 소거 게이트(35a) 및 부유 게이트(39)를 포함한 전면에 제어 게이트(42)가 형성된다.
그리고 상기 부유 게이트(39) 및 측벽(36b) 양측의 반도체 기판(31) 표면내에 소오스/드레인(41a,41b)이 형성된다.
여기서 상기 제 2 게이트 산화막(37)은 상기 소거 게이트(35a)와 부유 게이트(39) 사이의 소거용 터널 산화막으로 이용되고, 상기 제 3 게이트 산화막(38a)은 상기 부유 게이트(39)와 채널 영역 사이의 프로그램용 터널 산화막으로 이용된다.
또한 상기 부유 게이트(39)와 제어 게이트(42) 사이에 ONO(Oxide-Nitride-Oxide)막(40)이 형성되고, 상기 측벽(36a,36b)은 상기 제 2 게이트 산화막(37)의 두께보다 크게 형성된다.
그리고 상기 선택, 소거 게이트(33a,35a) 사이에 형성된 CVD 산화막(34)은 상기 선택, 소거 게이트(33a,35a)의 두께와 비슷하며 소자 동작시 상기 게이트들 (33a,35a) 사이의 절연막으로 이용된다.
또한 상기 소거 게이트(35a)의 측면 모서리에 걸쳐서 형성된 제 2 게이트 산화막(37)은 소거 동작시 터널링 전류를 증가시킨다.
이상과 같이 구성된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 4a 에 도시된 바와 같이, 반도체 기판(31) 표면에 200Å 두께의 버퍼 산화막(도시 생략)을 형성하고, 문턱전압(Vt) 조정을 위해 보론 (boron) 또는 BF2이온을 이온 주입한 후 상기 버퍼 산화막을 제거한다.
이 때 상기 보론 또는 BF2이온의 이온 주입 도핑 프로파일은 3×1012/cm2이고, 후공정시 형성되는 선택 게이트 트랜지스터(SG Tr.) 및 플로우팅 게이트 트랜지스터(FG Tr.)의 문턱전압을 조절한다.
이어 상기 반도체 기판(31) 표면에 제 1 게이트 산화막(32)을 형성하고, 상기 제 1 게이트 산화막(32)상에 제 1 전도층, 즉 제 1 폴리실리콘(33)을 증착한다.
이 때 상기 제 1 폴리실리콘(33)은 1500~2000Å의 두께로 증착하며, POCl3처리를 하여 전극의 성질을 갖도록 한다.
또한 상기 제 1 게이트 산화막(32)은 선택 게이트용 산화막이며 상기 제1 폴리실리콘(33)은 선택 게이트(SG)로 이용된다.
이어 상기 제 1 폴리실리콘(33)상에 CVD 공정을 이용하여 1500~2000Å 두께의 CVD 산화막(34)을 형성하고, 상기 CVD 산화막(34)상에 제 2 전도층, 즉 제 2 폴리실리콘(35)을 증착한다.
이 때 상기 제 2 폴리실리콘(35)은 1500~2000Å 두께로 증착하고, POCl3처리를 하여 전극의 성질을 갖도록 한다.
도 4b 에 도시된 바와 같이, 상기 제 1 게이트 산화막(32)상에 감광막(도시 생략)을 도포하고 노광 및 현상 공정으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 제 2 폴리실리콘(35), CVD 산화막(34), 제 1 폴리실리콘(33)을 선택적으로 식각하여 층간 절연막(34a)에 의해 서로 절연되는 선택 게이트(SG)(33a)와 소거 게이트(EG)(35a)를 형성한다.
이 때 상기 선택 게이트(33a)와 소거 게이트 (35a)를 동시에 패터닝하므로써 셀프 얼라인(Self-align) 되며, 같은 방향으로 형성된다.
도 4c 에 도시된 바와 같이, 상기 소거 게이트(35a)를 포함한 반도체 기판 (31) 전면에 측벽 형성용 CVD 산화막(2500Å)을 형성하고, 상기 CVD 산화막을 에치백하여 층간 절여막(34a)을 포함한 소거 게이트(35a)와 선택 게이트(33a)의 양측면에 접하는 측벽(36a,36b)을 형성한다.
이 때 상기 소거 게이트(35a)의 상면을 포함한 측면 모서리의 일정 부분이 노출되고, 또한 에치 백 공정 후 측벽(36a,36b) 양측의 반도체 기판(31) 표면이 노출된다.
이어 상기 노출된 표면을 산화시킨다.
이어 상기 소거 게이트(35a)의 상면과 노출 부분에 소거 게이트용 제 2 게이트 산화막(37)을 200~250Å 두께로 형성하고, 상기 반도체 기판(31)의 표면상에 부유 게이트용 제 3 게이트 산화막(38a,38b)을 150Å의 두께로 형성한다.
그리고 상기 측벽(36a,36b)의 두께는 제 2 게이트 산화막(37)보다 일정 폭 크고, 소거 동작시 폴리 투 폴리 FN 터널링(poly to poly FN tunneling) 산화막으로 작용한다.
또한 동시에 형성되는 상기 제 3 게이트 산화막(38a,38b)은 프로그램 동작시 터널 산화막으로 이용된다.
도 4d에 도시된 바와 같이, 상기 제 2, 3 게이트 산화막(37,38a,38b)과 측벽(36a,36b)의 전면에 부유 게이트용 제 3 전도층, 즉 제 3 폴리실리콘(도시 생략)을 증착하고, 상기 제 3 폴리실리콘에 인(P+) 이온을 1×1015/cm2의 농도로 도핑한다.
이 때 상기 제 3 폴리실리콘은 1500~2000Å의 두께로 증착한다.
이어 상기 제 3 폴리실리콘상에 감광막(도시 생략)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 제 3 폴리실리콘을 선택적으로 식각하여 부유 게이트(FG)(39)를 형성한다.
이 때 상기 부유 게이트(39)는 상기 소거 게이트(35a)와 일정 폭 오버랩되고 상기 제 2, 3 게이트 산화막(37,38a)과 일측의 측벽(36a)에 접하여 형성된다.
이어 상기 부유 게이트(39)를 포함한 전면에 ONO(Oxide/Nitride/Oxide)막 (40)을 형성하고 상기 부유 게이트(39)의 표면에만 남도록 선택적으로 제거한다.
이 때 상기 ONO(40)막은 CVD 공정을 이용하여 55Å/170Å/80Å의 두께로 적층 형성하며, 게이트 캐패시터 사이의 결합률(Coupling rate)을 증가시키기 위한 유전층(dielectric layer)으로 이용한다.
이어 상기 측벽(36a,36b)을 포함한 소거 게이트(35a)와 부유 게이트(39)를 마스크로 이용한 고농도 아세닉(As) 이온 주입으로 소오스/드레인(41a,41b)을 형성한다.
여기서 상기 아세닉 이온은 5×1015/cm2의 도핑 프로파일과 60keV의 이온 주입 에너지에 의해 이온 주입된다.
도 4e에 도시된 바와 같이, 상기 부유 게이트(39)상에 제 4 전도층 즉 제 4 폴리실리콘(도시 생략)을 형성한다.
여기서 상기 제 4 폴리실리콘은 2000~3000Å 두께로 증착한다.
이어 상기 제 4 폴리실리콘을 선택적으로 패터닝하고 POCl3처리를 하여 제어 게이트(42)를 형성한다.
그리고 상기 ONO막(40)에 의해 게이트 캐패시터의 비율인 결합률이 증가되어 부유 게이트(39)를 구동하는 제어 게이트(42)의 전압을 결정하고 프로그램에 걸리는 시간을 단축시킬 수 있다.
이상과 같이 형성된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작을 설명하면 다음과 같다.
먼저 부유게이트(39)에 전자가 없으면 제어 게이트(42)및 드레인(41a)에 인가한 전압에 의해 채널에 전자가 유기되어 전류가 흐르기 시작한다.
즉 드레인(41a)에 일정전압(6V)이 인가되어 상기 드레인(41a) 부근에서 발생된 핫 일렉트론(Hot Electron)이 부유게이트(39)로 주입되므로써, 프로그램 동작이 이루어지고 상기 핫 일렉트론에 의해 셀의 문턱전압(Vt)이 증가한다.
그리고 부유게이트(39)에 전자가 축적되어 있으면 제어게이트(42)에 인가되는 전압(VCG)은 채널에 영향을 미치지 않으므로, 전류가 흐르기 위해서는 제어게이트(42)에 인가되는 전압(VCG)이 6V 이상(~12V)이어야 한다.
한편 소거게이트(35a)를 제외한 모든 게이트와 드레인/소오스(41a,41b)를 접지하고 상기 소거게이트(35a)에 18V의 소거 전압을 인가하면, 부유게이트(39)와 소거 게이트(35a) 사이에 FN 터널링 전류가 흐르게 되므로써 소거 동작이 이루어진다.
이 때 상기 소거게이트(35a)의 상면과 측면 모서리에 걸쳐서 형성된 제 3 게이트 산화막(37)을 통해 상기 FN 전류가 흐르므로, 상기 부유 게이트(39)에 존재하는 전자를 빼내오게 된다.
즉 셀의 문턱전압이 감소한다.
또한 독립적으로 구성된 소거 게이트(35a)에 고전압이 인가되고 소오스를 접지시킴으로써, 소거시 발생되는 핫 홀(Hot hole)에 의한 홀트랩(hole trap)을 감소시킨다.
그리고 과잉 소거(overerase)가 발생하면 선택 게이트 트랜지스터(도시 생략)가 턴오프되어 전류의 경로를 차단하게 된다.
상기와 같은 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.
첫째, 특정 셀이 과잉 소거될 경우 선택 게이트(SG) 트랜지스터에 의해 전류를 차단함으로써 고쳐쓰기(W/E) 동작의 반복에 의한 과잉소거를 방지할 수 있다.
둘째, 프로그램과 소거 동작이 각각 다른 영역에서 이루어지기 때문에 특성의 최적화가 용이하고 특히 소거시 전용 소거게이트로 독립해서 고전압이 인가되므로 소거 동작 속도를 향상시킬 수 있다.
셋째, 선택 게이트와 소거 게이트, 부유 게이트와 소오스 영역이 각각 셀프얼라인되어 형성되기 때문에 소자의 집적화에 유리하다.
Claims (6)
- 반도체 기판상에 적층 형성된 제 1 절연막, 선택 게이트, 제 2 절연막, 소거 게이트;상기 제 1, 2 절연막을 포함한 선택 게이트와 소거 게이트의 양측면에 접하여 형성된 측벽;상기 소거 게이트의 상면과 상측 모서리 부분에 걸쳐서 형성된 제 3 절연막;상기 측벽 양측의 반도체 기판 표면에 형성된 제 4 절연막;상기 소거 게이트의 일측에 일정 폭 오버랩되어 형성된 부유 게이트;상기 부유 게이트상에 형성된 유전막;상기 부유 게이트와 측벽에 얼라인되어 반도체 기판 표면내에 형성된 소오스 /드레인;상기 소거 게이트와 부유 게이트를 포함한 전면에 형성된 제어 게이트를 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판상에 제 1 절연막, 제 1 전도층, 제 2 절연막, 제 2 전도층을 적층하여 형성하는 공정;상기 제 2 전도층, 제 2 절연막, 제 1 전도층, 제 1 절연막을 패터닝하여 제 1 방향으로 상기 제 2 전도층으로 구성된 소거 게이트와 상기 제 1 전도층으로 구성된 선택 게이트를 형성하는 공정;상기 선택 게이트와 소거 게이트를 포함한 전면에 제 3 절연막을 형성하고 상기 제 3 절연막을 에치백하여 상기 적층 형성된 선택 게이트와 소거 게이트의 양측면에 접하는 측벽을 형성하는 공정;상기 소거 게이트의 상면과 상측 모서리에 걸쳐서 제 4 절연막을 형성하는 공정;상기 제 4 절연막상에 제 3 전도층을 형성하고 패터닝하여 상기 소거 게이트의 일측에 일정 폭 오버랩되는 부유 게이트를 형성하는 공정;상기 부유 게이트 상에 제 5 절연막을 형성하는 공정;상기 측벽을 포함한 소거 게이트와 부유 게이트를 마스크로 하여 상기 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 공정;상기 부유 게이트와 소거 게이트를 포함한 전면에 제 4 전도층을 형성하고 패터닝하여 상기 게이트들에 수직한 제 2 방향으로 제어 게이트를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 측벽은 상기 소거 게이트의 상측 모서리 부분이 노출되도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 4 절연막은 상기 부유 게이트에 존재하는 전자를 상기 소거 게이트로 빼내오도록 250Å 이하의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 2 절연막은 CVD 공정에 의해 1500 ~ 2000 Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 측벽은 제 1, 2 절연막을 포함한 선택 게이트와 소거 게이트의 양측면에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106328653A (zh) * | 2015-07-07 | 2017-01-11 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479351B1 (en) * | 2000-11-30 | 2002-11-12 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
| JP2004538638A (ja) * | 2001-08-06 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US6780785B2 (en) * | 2002-11-05 | 2004-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned structure with unique erasing gate in split gate flash |
| US20040129986A1 (en) * | 2002-11-28 | 2004-07-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory device and manufacturing method thereof |
| TW589720B (en) * | 2003-07-10 | 2004-06-01 | Powerchip Semiconductor Corp | Split gate flash memory and manufacturing method thereof |
| CN1309083C (zh) * | 2003-08-28 | 2007-04-04 | 力晶半导体股份有限公司 | 分离栅极快闪存储单元及其制造方法 |
| US7358134B2 (en) * | 2003-09-15 | 2008-04-15 | Powerchip Semiconductor Corp. | Split gate flash memory cell and manufacturing method thereof |
| KR20050029423A (ko) * | 2003-09-22 | 2005-03-28 | 삼성전자주식회사 | 분리 게이트 구조를 갖는 플래쉬 메모리 셀을 제조하는방법들 |
| US7750384B2 (en) * | 2005-06-29 | 2010-07-06 | Hynix Semiconductor Inc. | Flash memory device having intergated plug |
| US7968934B2 (en) * | 2007-07-11 | 2011-06-28 | Infineon Technologies Ag | Memory device including a gate control layer |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7929343B2 (en) * | 2009-04-07 | 2011-04-19 | Micron Technology, Inc. | Methods, devices, and systems relating to memory cells having a floating body |
| US8488388B2 (en) * | 2011-11-01 | 2013-07-16 | Silicon Storage Technology, Inc. | Method of programming a split gate non-volatile floating gate memory cell having a separate erase gate |
| US9859291B2 (en) * | 2015-08-03 | 2018-01-02 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046554B2 (ja) * | 1978-12-14 | 1985-10-16 | 株式会社東芝 | 半導体記憶素子及び記憶回路 |
| US4561004A (en) * | 1979-10-26 | 1985-12-24 | Texas Instruments | High density, electrically erasable, floating gate memory cell |
| EP0054355B1 (en) * | 1980-12-08 | 1986-04-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH0712062B2 (ja) * | 1987-09-09 | 1995-02-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPH0797608B2 (ja) * | 1988-10-19 | 1995-10-18 | 株式会社東芝 | 不揮発性半導体メモリおよびその製造方法 |
| US5723888A (en) * | 1993-05-17 | 1998-03-03 | Yu; Shih-Chiang | Non-volatile semiconductor memory device |
| JP3260194B2 (ja) * | 1993-01-21 | 2002-02-25 | 新日本製鐵株式会社 | Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置 |
| JPH0936257A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5686332A (en) * | 1995-11-13 | 1997-11-11 | United Microelectronics Corporation | Process for fabricating flash memory devices |
| US5668757A (en) * | 1996-03-18 | 1997-09-16 | Jeng; Ching-Shi | Scalable flash eeprom memory cell and array |
| US5963806A (en) * | 1996-12-09 | 1999-10-05 | Mosel Vitelic, Inc. | Method of forming memory cell with built-in erasure feature |
| KR100221619B1 (ko) * | 1996-12-28 | 1999-09-15 | 구본준 | 플래쉬 메모리 셀의 제조방법 |
| JPH1117034A (ja) * | 1997-06-24 | 1999-01-22 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
-
1999
- 1999-08-24 KR KR1019990035162A patent/KR100308128B1/ko not_active IP Right Cessation
-
2000
- 2000-08-22 US US09/642,591 patent/US6476440B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106328653A (zh) * | 2015-07-07 | 2017-01-11 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
| CN106328653B (zh) * | 2015-07-07 | 2023-04-18 | 物联记忆体科技股份有限公司 | 非易失性存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6476440B1 (en) | 2002-11-05 |
| KR100308128B1 (ko) | 2001-11-01 |
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