CN106328653A - 非易失性存储器及其制造方法 - Google Patents

Abstract

本发明提供一种非易失性存储器及其制造方法，该存储器包括存储单元，存储单元包括：堆叠栅极结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、源极区与漏极区、控制栅极和栅间介电层，堆叠栅极结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠栅极结构的第一侧的侧壁，浮置栅极的顶部具有转角部。抹除栅极包覆转角部。穿隧介电层设置于浮置栅极下。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠栅极结构与浮置栅极两侧。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间，进而增加存储器元件的可靠度。

Description

非易失性存储器及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存储器及其制造方法。

背景技术

非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。

典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floating gate)、栅间介电层以及控制栅极(Control Gate)。对此快闪存储器元件进行编程或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。

在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，简称GCR)越大，其操作所需的工作电压将越低，而快闪存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的栅间介电层的介电常数(Dielectric Constant；k)等。

然而，随着集成电路正以更高的集积度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集积度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与比特线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(Channel Length)，容易造成漏极与源极间发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。而且，在编程或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。

发明内容

本发明提供一种非易失性存储器及其制造方法，可以实现低操作电压，进而增加存储器元件的可靠度。

本发明提供一种非易失性存储器及其制造方法，可以提高元件的积集度。

本发明提出一种非易失性存储器，具有第一存储单元，设置于基底上。此第一存储单元具有堆叠栅极结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、源极区、漏极区、控制栅极以及栅间介电层，其中堆叠栅极结构具有依序设置于基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠栅极结构的第一侧的侧壁，且浮置栅极的顶部具有转角部，且抹除栅极包覆转角部。穿隧介电层设置于浮置栅极与基底之间。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠栅极结构与浮置栅极两侧的基底中，其中源极区邻接浮置栅极，漏极区邻接堆叠栅极结构的第二侧，第一侧与第二侧相对。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间以及所述控制栅极与所述抹除栅极之间。

在本发明的一实施例中，上述非易失性存储器还具有第二存储单元。第二存储单元设置于基底上，且第二存储单元的结构与第一存储单元的结构相同，第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。

在本发明的一实施例中，上述第一存储单元与上述的第二存储单元共用控制栅极，且控制栅极填满第一存储单元与第二存储单元之间的开口。

在本发明的一实施例中，上述非易失性存储器还具有第三存储单元。第三存储单元设置于基底上，且第三存储单元的结构与第一存储单元的结构相同，共用源极区、辅助栅极、抹除栅极以及控制栅极，且控制栅极填满第一存储单元与第三存储单元之间。

在本发明的一实施例中，上述穿隧介电层还设置于控制栅极与源极区之间。

在本发明的一实施例中，所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。

在本发明的一实施例中，上述辅助栅介电层的材质包括氧化硅-氮化硅、氧化硅-氮化硅-氧化硅或氧化硅。

在本发明的一实施例中，上述绝缘层的材质包括氧化硅。上述栅间介电层的材质包括氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(介电常数k＞4)。

在本发明的一实施例中，上述穿隧介电层的材质包括氧化硅，穿隧介电层的厚度介于60埃至200埃之间。

在本发明的一实施例中，上述栅介电层的材质包括氧化硅，栅介电层的厚度小于或等于穿隧介电层的厚度。上述抹除栅介电层的材质包括氧化硅，抹除栅介电层的厚度介于100埃至180埃之间。

在本发明的一实施例中，上述浮置栅极的转角部角度小于或等于90度。

在本发明的一实施例中，所述抹除栅介电层还设置于所述抹除栅极与所述辅助栅极之间。

本发明提供一种非易失性存储器的制造方法，包括下列步骤。首先，提供基底。接着，在基底上形成至少二堆叠结构，各堆叠结构由基底起依序包括栅介电层、辅助栅极、绝缘层以及牺牲层。然后，在堆叠结构侧壁形成辅助栅介电层，在堆叠结构之间的基底上形成穿隧介电层。在堆叠结构的第一侧的侧壁形成浮置栅极，其中浮置栅极的顶部具有转角部，转角部邻近牺牲层。在基底上形成材料层，填满堆叠结构之间的间隙。移除牺牲层后，移除部分的材料层、部分的绝缘层以及部分的辅助栅介电层，以形成至少暴露出浮置栅极的转角部的开口。至少于浮置栅极的转角部上形成抹除栅介电层。在基底上形成填满开口的抹除栅极，其中抹除栅极包覆浮置栅极的转角部。移除材料层，在浮置栅极及抹除栅极上形成栅间介电层。在浮置栅极上形成控制栅极。

在本发明的一实施例中，在堆叠结构的第一侧的侧壁形成浮置栅极的步骤包括：在堆叠结构的第一侧的侧壁形成导体间隙壁；以及图案化导体间隙壁，以形成浮置栅极。在本发明的一实施例中，在堆叠结构的第一侧的侧壁形成导体间隙壁的步骤包括：在基底上形成导体层；以及对导体层进行非等向性蚀刻制程。

在本发明的一实施例中，上述非易失性存储器的制造方法，还包括：在导体间隙壁之间的基底中形成源极区；以及在堆叠结构的第二侧的基底中形成漏极区，第一侧与第二侧相对。

本发明的非易失性存储器及其制造方法中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、辅助栅极(字符线)、抹除栅极以及控制栅极。因此能提高元件的积集度。

本发明的非易失性存储器及其制造方法中，辅助栅极与抹除栅极平行设置，因此能提高元件的积集度。

本发明的非易失性存储器中，辅助栅极下方的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，亦即可以降低操作电压。

本发明的非易失性存储器及其制造方法中，控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。

本发明的非易失性存储器及其制造方法中，由于浮置栅极设置有转角部，抹除栅极包覆此转角部。转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除数据的速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A为本发明实施例所示出的一种非易失性存储器的上视图；

图1B为本发明实施例所示出的一种非易失性存储器的剖面示意图；

图2A到图2I为本发明实施例所示出的一种非易失性存储器的制作流程的剖面示意图；

图3A为对存储单元进行编程操作的一实例的示意图；

图3B为对存储单元进行抹除操作的一实例的示意图；

图3C为对存储单元进行读取操作的一实例的示意图。

附图标记说明：

100、200：基底；

102：隔离结构；

104：主动区；

110、112、114、116、MC：存储单元；

120：堆叠栅极结构；

122：栅介电层；

124：辅助栅极；

126：绝缘层；

128、236：抹除栅极；

130：辅助栅介电层；

132、234：抹除栅介电层；

140、224、FG0、FG1：浮置栅极；

141、226：转角部；

142、218：穿隧介电层；

146、222：源极区；

148、242：漏极区；

150、240：控制栅极；

152、238：栅间介电层；

160、244：层间绝缘层；

162、246：插塞；

164、248：比特线；

202、214、216：介电层；

204：导体层；

206：绝缘层；

208：牺牲层；

210：堆叠结构；

212：隔离材料层；

220：导体间隙壁；

228：材料层；

230、232：开口。

具体实施方式

图1A为本发明实施例所示出的一种非易失性存储器的上视图。图1B为本发明实施例所示出的一种非易失性存储器的剖面示意图。图1B为沿着图1A中A-A'线的剖面图。

请参照图1A及图1B，非易失性存储器包括多个存储单元MC。这些存储单元MC排列成行/列阵列。

非易失性存储器设置于基底100上。在基底100中例如设置有规则排列的多个隔离结构102，以定义出具有格状的主动区104。隔离结构102例如是浅沟渠隔离结构。

各存储单元MC包括堆叠栅极结构120、辅助栅介电层130、抹除栅介电层132、浮置栅极140、穿隧介电层142、源极区146、漏极区148、控制栅极150以及栅间介电层152。此外，基底100上还具有层间绝缘层160、插塞162与比特线164。

堆叠栅极结构120从基底100起依序由栅介电层122、辅助栅极(字符线)124、绝缘层126以及抹除栅极128构成。栅介电层122例如是设置于辅助栅极124与基底100之间。栅介电层122的材质例如是氧化硅。栅介电层122的厚度例如小于或等于穿隧介电层142的厚度。

辅助栅极124例如是设置于栅介电层122与绝缘层126之间。抹除栅极128例如是设置于绝缘层126上。辅助栅极124、抹除栅极128例如是在Y方向延伸。辅助栅极124、抹除栅极128的材质例如是掺杂多晶硅等导体材料。绝缘层126例如是设置于辅助栅极124与抹除栅极128之间。绝缘层126的材质例如是氧化硅。

辅助栅介电层130例如是设置于浮置栅极140与辅助栅极124之间。辅助栅介电层130的材质例如是氧化硅-氮化硅-氧化硅、氮化硅-氧化硅或氧化硅。辅助栅介电层130的厚度例如大于或等于抹除栅介电层132的厚度。抹除栅介电层132例如是设置于抹除栅极128与浮置栅极140之间。抹除栅介电层132的材质例如是氧化硅。抹除栅介电层132的厚度例如介于100埃至180埃之间。抹除栅介电层132例如是更设置于抹除栅极128与辅助栅极124之间。

浮置栅极140例如是设置于堆叠栅极结构120之第一侧的侧壁，且此浮置栅极140的顶部具有转角部141。抹除栅极128包覆浮置栅极140的转角部141。此转角部141角度小于或等于90度。浮置栅极140的材质例如是掺杂多晶硅等导体材料。浮置栅极140可由一层或多层导体层构成。

穿隧介电层142例如是设置于浮置栅极140与基底100之间。此穿隧介电层142例如是还设置于控制栅极150与源极区146之间。穿隧介电层142的材质例如是氧化硅。穿隧介电层142的厚度介于60埃至200埃之间。

源极区146例如是设置于浮置栅极140旁的基底100中。漏极区148例如是设置于堆叠栅极结构120第二侧的基底100中，其中第一侧与第二侧相对。源极区146、漏极区148例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。

控制栅极150例如是设置于源极区146与浮置栅极140上。控制栅极150例如是在Y方向(列方向)延伸。控制栅极150的材质例如是掺杂多晶硅等导体材料。栅间介电层152例如是设置于控制栅极150与浮置栅极140之间。栅间介电层152的材质例如是氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(k＞4)。

层间绝缘层160例如是设置于基底100上，并且覆盖第一存储单元110与第二存储单元112。层间绝缘层160的材质例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料。插塞162例如是设置于层间绝缘层160中，插塞162与漏极区148电性连接。插塞162的材质例如是铝、钨等导体材料。比特线164例如是设置于层间绝缘层160上，比特线164通过插塞162与漏极区148电性连接。比特线164的材质例如是铝、钨、铜等导体材料。

在X方向(行方向)上，多个存储单元MC通过源极区146或漏极区148串接在一起。举例来说，存储单元110的结构与存储单元112的结构相同，且存储单元110与存储单元112成镜像配置，共用源极区146或漏极区148；存储单元114的结构与存储单元116的结构相同，且存储单元114与存储单元116成镜像配置，共用源极区146或漏极区148。同时，存储单元110与存储单元112共用控制栅极150，且控制栅极150填满存储单元110与存储单元112之间；存储单元114与存储单元116共用控制栅极150，且控制栅极150填满存储单元114与存储单元116之间。

在Y方向(列方向)上，多个存储单元MC由源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150串接在一起。亦即，在列方向上，多个存储单元MC共用同一个源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150。举例来说，存储单元110的结构与存储单元114的结构相同，存储单元112的结构与存储单元116的结构相同，控制栅极150填满存储单元110与存储单元114以及存储单元112的结构与存储单元116之间。同一列的存储单元114与第一存储单元110共用同一源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150。

在上述的非易失性存储器中，在X方向(行方向)相邻的两存储单元MC结构相同且例如是成镜像配置，共用源极区146或漏极区148，以及共用控制栅极150。而在Y方向(列方向)相邻的两存储单元MC结构相同，共用源极区146、辅助栅极(字符线)124(124a)、抹除栅极128以及控制栅极150。因此能提高元件的积集度。

在上述的非易失性存储器中，辅助栅极与抹除栅极配置成堆叠栅极结构，因此能提高元件的积集度。

在上述的非易失性存储器中，栅介电层122的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极124下方的通道区，亦即可以降低操作电压。控制栅极150包覆浮置栅极140，能够增加控制栅极150与浮置栅极140之间所夹的面积，而提高了存储器元件的的耦合率。由于浮置栅极140具有转角部141。抹除栅极128包覆转角部141，且此转角部141的角度小于或等于90度，通过转角部141使电场集中，可降低抹除电压有效率的将电子从浮置栅极140拉出，提高抹除数据的速度。

图2A到图2I为本发明实施例所示出的一种非易失性存储器的制作流程的剖面示意图。

请参照图2A，首先提供基底200。接着，在基底200上依序形成介电层202、导体层204、绝缘层206以及牺牲层208。介电层202的材质例如是氧化硅，其形成方法例如是热氧化法。导体层204的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层204的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。绝缘层206的材质例如是氧化硅，其形成方法例如是化学气相沉积法。牺牲层208的材质包括与绝缘层206的材质具有不同蚀刻选择性者，例如是氮化硅，其形成方法例如是化学气相沉积法。

接着，图案化牺牲层208、绝缘层206、导体层204以及介电层202，以形成至少二堆叠结构210。形成至少二堆叠结构210的方法例如是先于基底200上形成一层图案化光阻层(未示出)，图案化光阻层的形成方法例如是先于整个基底200上形成一层光阻材料层，然后进行曝光、显影而形成。然后，以图案化光阻层为罩幕，移除部份牺牲层208、绝缘层206、导体层204以及介电层202，以形成至少二堆叠结构210。接着，移除图案化光阻层。移除图案化光阻层的方法例如是湿式去光阻法或干式去光阻法。其中，介电层202作为栅介电层。导体层204作为辅助栅极(字符线)。

请参照图2B，在此堆叠结构210的侧壁形成隔离材料层212。隔离材料层212的材质例如是氧化硅-氮化硅-氧化硅、氮化硅-氧化硅或氧化硅。隔离材料层212的形成方法例如是先于基底200上依序形成覆盖各堆叠结构210的介电层214与介电层216，然后移除部分介电层214与介电层216而于堆叠结构210的侧壁形成隔离材料层212。介电层214的材质例如是氮化硅，介电层216的材质例如是氧化硅。介电层214与介电层216的形成方法例如是化学气相沉积法。移除部分介电层214与介电层216的方法例如是非等向性蚀刻法。

接着，在各堆叠结构210之间的基底200上形成穿隧介电层218。穿隧介电层218的材质例如是氧化硅，其形成方法例如是热氧化法。

请参照图2C，在堆叠结构210的侧壁形成导体间隙壁220。

导体间隙壁220的形成方法包括下列步骤。先于基底200上形成一层导体层(未示出)。导体层的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。然后，移除部份导体层。移除部份导体层的方法例如是非等向性蚀刻法或回蚀法。

接着，在导体间隙壁220之间的基底200中形成源极区222。亦即，在堆叠结构210第一侧的导体间隙壁220旁的基底200中形成源极区222。源极区222的形成方法例如是以第一侧的导体间隙壁220为罩幕，进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。

请参照图2D，图案化导体间隙壁220，而形成浮置栅极224。图案化导体间隙壁220的方法如下。在基底200上形成一层图案化光阻层(未示出)。图案化光阻层的形成方法例如是先于整个基底200上形成一层光阻材料层，然后进行曝光、显影而形成。以图案化光阻层为罩幕，移除部分第一侧的导体间隙壁220，使其成块状，并移除各堆叠结构210第二侧的导体间隙壁220，其中第二侧与第一侧相对。之后，移除图案化光阻层。此浮置栅极224的顶部具有转角部226。接着，移除部分浮置栅极224，使转角部226邻近牺牲层208。亦即，转角部226高度落于牺牲层208高度间。

然后，在基底200上形成一层材料层228，以填满堆叠结构210之间的间隙。材料层228的材料例如是氧化硅，其形成方法例如是化学气相沉积法。

请参照图2E，移除牺牲层208，并且移除部分介电层214而形成开口230。移除牺牲层208以及部分介电层214的方法例如是湿式蚀刻法或干式蚀刻法。

请参照图2F，移除部分的材料层228、部分的绝缘层206以及部分的介电层216而形成开口232。开口232至少暴露出浮置栅极224的转角部226。移除部分的材料层228、部分的绝缘层206以及部分的介电层216的方法例如是湿式蚀刻法或干式蚀刻法。此时，在浮置栅极224与导体层204之间的隔离材料层212是作为辅助栅介电层。

请参照图2G，在基底200上形成抹除栅介电层234。抹除栅介电层234的材质例如是氧化硅。抹除栅介电层234的形成方法例如是化学气相沉积法。在基底200上形成填满开口232的抹除栅极236。抹除栅极236的形成方法如下：先于基底200上形成填满开口232的一层导体层(未示出)，然后移除开口232外的部分导体层。此导体层的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。移除开口232外的部分导体层的方法例如是回蚀刻法或化学机械研磨法。

请参照图2H，移除部分的抹除栅介电层234，并移除材料层228。移除部分的抹除栅介电层234以及材料层228的方法例如是湿式蚀刻法或干式蚀刻法。

然后，在基底200上形成栅间介电层238，此栅间介电层238覆盖浮置栅极224以及抹除栅极236。栅间介电层238的材质包括氧化硅-氮化硅-氧化硅。栅间介电层238的形成方法例如是利用化学气相沉积法依序形成氧化硅层、氮化硅层与另一层氧化硅层。栅间介电层238的材质也可以是氮化硅-氧化硅或其他高介电常数的材质(k＞4)。

然后，在浮置栅极224上形成控制栅极240。控制栅极240的材质例如是掺杂多晶硅或多晶硅化金属等。控制栅极240的形成方法例如是先于基底上形成导体层(未示出)，然后图案化导体层而形成控制栅极240。导体层的形成方法例如是化学气相沉积法。

接着，在堆叠结构210第二侧旁的基底200中形成漏极区242。漏极区242的形成方法例如是进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。源极区222以及漏极区242的掺杂掺质以及掺杂浓度可相同也可不同。

请参照图2I，在基底200上形成一层层间绝缘层244。层间绝缘层244的材质例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料，其形成方法例如是化学气相沉积法。然后，在此层间绝缘层244中形成分别电性连接漏极区242的多个插塞246。插塞246的材质例如是铝、钨等导体材料。

在层间绝缘层244中形成插塞246的步骤如下。首先移除部分层间绝缘层244以形成暴露漏极区242的开口。接着，在基底200上形成一层填满开口的导体材料层(未示出)。之后，利用化学机械研磨法或回蚀刻法移除部分导体材料层，直到暴露出层间绝缘层244。其中开口的形成方法例如是微影蚀刻技术。

接着，在层间绝缘层244上形成比特线248。比特线248通过插塞246与漏极区242电性连接。比特线248的材质例如是铝、钨、铜等导体材料。比特线248的形成方法例如是在基底200上形成导体层(未示出)，然后图案化导体层而形成比特线248。导体层的形成方法例如是物理气相沉积法或化学气相沉积法。

在本发明的非易失性存储器的制造方法中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、栅介电层、辅助栅极(字符线)、绝缘层、抹除栅极以及控制栅极。因此能提高元件的积集度。

本发明的非易失性存储器的制造方法中，所形成的辅助栅极与抹除栅极构成堆叠结构，因此能提高元件的积集度。

在上述的非易失性存储器的制造方法中，所形成的辅助栅极下的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，亦即可以降低操作电压。所形成的控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。由于浮置栅极具有转角部。抹除栅极包覆转角部，且此转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压有效率的将电子从浮置栅极拉出，提高抹除数据的速度。

接着，说明本发明的非易失性存储器的操作模式，包括编程、抹除与数据读取等操作模式。图3A为对存储单元进行编程操作的一实例的示意图。图3B为对存储单元进行抹除操作的一实例的示意图。图3C为对存储单元进行读取操作的一实例的示意图。

请参照图3A，在进行编程操作时，在选定存储单元的辅助栅极WL0施加电压Vwlp，以于辅助栅极下方的基底中形成通道，电压Vwlp例如是0.6～1.2伏特。非选定存储单元的辅助栅极WL1施加0伏特的电压。在源极区S施加电压Vsp；在控制栅极CG施加电压Vcgp；选定存储单元的抹除栅极EP0以及非选定存储单元的抹除栅极EP1施加电压Vegp。电压Vsp例如是3～7伏特；电压Vcgp例如是5～9伏特；电压Vegp例如是3～7伏特。在此种偏压下，使电子由漏极往源极移动，以源极侧热电子注入的模式，注入选定存储单元的浮置栅极FG0。由于非选定存储单元的辅助栅极WL1施加0伏特的电压，无法形成通道区，电子无法注入非选定存储单元的浮置栅极FG1，因此非选定存储单元不会被编程。

请参照图3B，在进行抹除操作时，在控制栅极CG施加电压Vcge；在选定存储单元的抹除栅极EP0施加电压Vege；在非选定存储单元的抹除栅极EP1施加0伏特的电压。电压Vege例如是6～12伏特；电压Vcge例如是-8～0伏特。利用控制栅极CG与抹除栅极EP0的电压差，引发FN穿隧效应，将储存于存储单元的浮置栅极FG0电子拉出并移除。

请参照图3C，在进行读取操作时，在选定存储单元的辅助栅极WL0施加电压Vcc；在控制栅极CG施加电压0-Vcc；在选定存储单元的抹除栅极EP0施加电压0-Vcc；在非选定存储单元的辅助栅极WL1施加电压0；在非选定存储单元的抹除栅极EP1施加电压0-Vcc。其中，电压Vcc例如是电源电压。在上述偏压的情况下，可通过侦测存储单元的通道电流大小，来判断储存于存储单元中的数字信息。

在本发明的非易失性存储器的操作方法中，在进行编程操作时，对辅助栅极施加低电压，即可于辅助栅极下方的基底中形成通道，以源极侧热电子注入的模式，将电子写入浮置栅极。在进行抹除操作时，利用抹除栅极来抹除数据，使电子经由抹除栅介电层移除，可减少电子经过穿隧介电层的次数，进而提高可靠度。此外，由于浮置栅极具有转角部。抹除栅极包覆转角部，且此转角部的角度小于或等于90度，通过转角部使电场集中，可有效率的将电子从浮置栅极拉出，提高抹除数据的速度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种非易失性存储器，其特征在于，包括：

第一存储单元，设置于基底上，所述第一存储单元，包括：

堆叠栅极结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；

浮置栅极，设置于所述堆叠栅极结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述抹除栅极包覆所述转角部；

穿隧介电层，设置于所述浮置栅极与所述基底之间；

抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间；

辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间；

源极区与漏极区，分别设置于所述堆叠栅极结构与所述浮置栅极两侧的所述基底中，其中所述源极区邻接所述浮置栅极，所述漏极区邻接所述堆叠栅极结构的第二侧，所述第一侧与所述第二侧相对；

控制栅极，设置于所述源极区与所述浮置栅极上；以及

栅间介电层，设置于所述控制栅极与所述浮置栅极之间以及所述控制栅极与所述抹除栅极之间。

2.根据权利要求1所述的非易失性存储器，其特征在于，还包括：

第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，且所述第二存储单元与所述第一存储单元成镜像配置，共用所述源极区或所述漏极区。

3.根据权利要求2所述的非易失性存储器，其特征在于，所述第一存储单元与所述第二存储单元共用所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第二存储单元之间的开口。

4.根据权利要求1所述的非易失性存储器，其特征在于，还包括：

第三存储单元，设置于所述基底上，所述第三存储单元的结构与所述第一存储单元的结构相同，共用所述源极区、所述辅助栅极、所述抹除栅极以及所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第三存储单元之间。

5.根据权利要求1所述的非易失性存储器，其特征在于，所述穿隧介电层还设置于所述控制栅极与所述源极区之间。

6.根据权利要求1所述的非易失性存储器，其特征在于，

所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。

7.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅介电层的材质包括氧化硅-氮化硅、氧化硅-氮化硅-氧化硅或氧化硅。

8.根据权利要求1所述的非易失性存储器，其特征在于，所述绝缘层的材质包括氧化硅。

9.根据权利要求1所述的非易失性存储器，其特征在于，所述栅间介电层的材质包括氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(k＞4)。

10.根据权利要求1所述的非易失性存储器，其特征在于，所述穿隧介电层的材质包括氧化硅，所述穿隧介电层的厚度介于60埃至200埃之间。

11.根据权利要求1所述的非易失性存储器，其特征在于，所述栅介电层的材质包括氧化硅，所述栅介电层的厚度小于或等于所述穿隧介电层的厚度。

12.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅介电层的材质包括氧化硅，所述抹除栅介电层的厚度介于100埃至180埃之间。

13.根据权利要求1所述的非易失性存储器，其特征在于，所述转角部角度小于或等于90度。

14.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅介电层还设置于所述抹除栅极与所述辅助栅极之间。

15.一种非易失性存储器的制造方法，其特征在于，包括：

提供基底；

在所述基底上形成至少二堆叠结构，各所述堆叠结构由所述基底起依序包括栅介电层、辅助栅极、绝缘层以及牺牲层；

在所述堆叠结构侧壁形成辅助栅介电层；

在所述堆叠结构之间的所述基底上形成穿隧介电层；

在所述堆叠结构的第一侧的侧壁形成浮置栅极，其中所述浮置栅极的顶部具有转角部，所述转角部邻近所述牺牲层；

在所述基底上形成材料层，填满所述堆叠结构之间的间隙；

移除所述牺牲层后，移除部分的所述材料层、部分的所述绝缘层以及部分的所述辅助栅介电层，以形成至少暴露出所述浮置栅极的所述转角部的开口；

至少于所述浮置栅极的所述转角部上形成抹除栅介电层；

在所述基底上形成填满所述开口的抹除栅极，其中所述抹除栅极包覆所述浮置栅极的所述转角部；

移除所述材料层；

在所述浮置栅极及所述抹除栅极上形成栅间介电层；以及

在所述浮置栅极上形成控制栅极。

16.根据权利要求15所述的非易失性存储器的制造方法，其特征在于，在所述堆叠结构第一侧的侧壁形成所述浮置栅极的步骤包括：

在所述堆叠结构的所述第一侧的侧壁形成导体间隙壁；以及

图案化所述导体间隙壁，以形成所述浮置栅极。

17.根据权利要求16所述的非易失性存储器的制造方法，其特征在于，在所述堆叠结构的所述第一侧的侧壁形成所述导体间隙壁的步骤包括：

在所述基底上形成导体层；以及

对所述导体层进行非等向性蚀刻制程。

18.根据权利要求16所述的非易失性存储器的制造方法，其特征在于，还包括：

在所述导体间隙壁之间的基底中形成源极区；以及

在所述堆叠结构的第二侧的所述基底中形成漏极区，所述第一侧与所述第二侧相对。