CN100380667C - 自对准分离栅极与非闪存及制造方法 - Google Patents
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Abstract
本发明公开了一种自对准分离栅极与非闪存单元阵列及制造方法，其中一系列的自对准分离单元形成在位线扩散与公共源极扩散之间。每个单元具有彼此堆叠并自对准的控制和浮置栅极，以及与其它两个栅极分离但自对准的第三个栅极。在一些实施例中，分离栅极用作擦除栅极，而在另一些实施例中，它们被用作选择栅极。存储单元与现有技术单元相比明显更小，并且该阵列被偏压，以使得其中所有的存储单元可同时擦除，并可位选择地编程。
Description
技术领域
本发明涉及一种半导体存储器件，特别涉及一种自对准分离栅极与非(NAND)闪存及其制造方法。
背景技术
目前已有几种可用的非易失性存储器，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、以及快闪EEPROM。闪存已被广泛地用作诸如存储卡、个人数字助理(PDA)和MP3播放器的装置中的高容量数据存储器。这种应用需要具有小单元尺寸和低制造成本的高密度存储器。
通常，有两种基本类型的非易失性存储单元结构：堆叠栅极(stack-gate)和分离栅极(split-gate)。堆叠栅极存储单元通常具有浮置栅极和控制栅极，其中控制栅极位于浮置栅极正上方。在分离栅极单元中，控制栅极仍位于浮置栅极上方，但与其横向偏离。制造堆叠栅极单元的方法通常比制造分离栅极单元的方法简单。然而，堆叠栅极单元具有分离栅极所不具有的过擦除问题(over-erase problem)。该问题通常在擦除循环后将单元的阈值电压保持在约1.0至2.0伏的范围内来解决，这增加了电路设计的复杂性。
尽管分离栅极存储单元不具有过擦除问题，但其通常包括已知为选择栅极的附加栅极。这种单元通常以双聚(double-poly)或三聚(triple-poly)工艺制成，该工艺涉及相对复杂的处理步骤。另外，分离栅极单元通常比堆叠栅极单元大。不过，由于在不存在过擦除问题时可能的相对简单的电路设计，分离栅极单元被广泛地应用，特别嵌入在非易失性存储器应用中。
具有高效擦除性能和小编程电流的相对小尺寸的分离栅极存储单元在美国专利6,091,104和6,291,297中公开。
如图1所示，并如在美国专利4,959,812和5,050,125中更加详细地介绍，单元尺寸还在具有一系列串联连接于位线与源线之间的、仅具有一个位线触点的堆叠栅极闪存单元的与非EPROM阵列中减小。在此阵列中，多个堆叠栅极存储单元21串联连接于位线扩散22与源线23之间。单元形成于N型或P型硅衬底26中的P阱24上方。每个单元具有以诸如多晶硅的导电材料制成的浮置栅极27和以诸如多晶硅或多晶硅化物(polycide)的导电材料制成的控制栅极28。控制栅极在上面，并且与浮置栅极垂直对准。
阵列中包括两个选择栅极29和31，一个在位线触点32附近，一个在源极扩散23附近。扩散部33在堆叠栅极之间和堆叠栅极与选择栅极之间形成于衬底中，以作为用于存储单元中晶体管的源极和漏极区域。位线和扩散部以N型杂质掺杂。为擦除存储单元，将约20伏的正电压施加至P阱与控制栅极之间，其将导致电子从浮置栅极隧穿至其下的沟道区。浮置栅极因此被正充电，并且堆叠栅极单元的阈值电压变为负的。
为编程存储单元，将控制栅极相对于P阱正向偏压约20伏的电平。随着电子从沟道区隧穿至浮置栅极，浮置栅极被负充电，并且堆叠栅极单元的阈值电压变为正的。通过改变堆叠栅极单元的阈值电压，在读取操作期间当向控制栅极施加零电压时，其下的沟道可为非导通态(逻辑的“0”)或导通态(逻辑的“1”)。
发明内容
本发明的一般目的在于提供一种新的改进的半导体器件及其制造方法。
本发明的另一目的在于提供一种具有以上特征可以克服现有技术的限制和缺陷的半导体器件和工艺。
本发明的这些和其它目的通过提供一种自对准分离栅极与非闪存单元阵列及制造方法而实现，其中一系列的自对准分离栅极单元形成在位线扩散与公共源极扩散之间。每个单元具有彼此堆叠并自对准的控制和浮置栅极，以及分离出来但与其它两个栅极自对准的第三个栅极。位于位线和源极扩散附近的选择栅极还与该系列的端部处堆叠的控制和浮置栅极分离，并与之自对准。
在一个公开实施例中，分离栅极用作擦除栅极，其下具有重掺杂的扩散区。擦除路径为从浮置栅极的圆形侧边至相应的擦除栅极，而编程路径为从沟道区至其上的浮置栅极，沿两条路径都有Fowler-Nordheim(福勒-诺德海姆)隧穿。阵列被偏压，以使得其中的所有存储单元可同时擦除，而编程是位可选的。
在第二个公开的实施例中，分离栅极用作选择栅极，每个分离栅极下具有沟道区。擦除路径为从浮置栅极的圆形侧边至相应的选择栅极，具有Fowler-Nordheim隧穿，而编程路径为从浮置栅极之间的闭栅极(off-gate)沟道区至浮置栅极，利用热载流子注入。此阵列也被偏压，以使得其中的所有存储单元可同时擦除，而编程是位可选的。
在第三个公开的实施例中，在位线与公共源极之间的有源区内形成浅沟槽。分离栅极用作延伸至邻近控制栅极之间的沟槽内的选择栅极。这些选择栅极具有沿着沟槽侧壁的两个沟道区，以及沟槽底部附近的重掺杂扩散区。擦除路径为从浮置栅极的圆形侧边至相应的选择栅极，具有Fowler-Nordheim隧穿。编程路径是从沟道区至其上的浮置栅极，具有Fowler-Nordheim隧穿，或者从闭栅极沟道区至其附近的浮置栅极，利用热载流子注入。此阵列也被偏压，以使得其中的所有存储单元可同时擦除，而编程是位可选的。
附图说明
图1为具有一系列现有技术堆叠栅极闪存单元的与非闪存阵列的截面图；
图2为沿图3的2-2线截取的、结合了本发明的自对准分离栅极与非闪存单元阵列的一个实施例的截面图；
图3为图2的实施例的顶视平面图；
图4A至4H为说明根据本发明制造与非闪存单元阵列的方法的一个实施例中的步骤的示意截面图；
图5A和5B为图2的一个实施例中的小存储阵列的电路图，其示出了用于擦除、编程和读取操作的典型偏压条件；
图6为沿图7的6-6线截取的、结合了本发明的自对准分离栅极与非闪存单元阵列的一个实施例的截面图；
图7为图6的实施例的顶视平面图；
图8为如图6的实施例中的小存储阵列的电路图，其示出了用于擦除、编程和读取操作的典型偏压条件；
图9为沿图10的9-9线截取的、结合了本发明的自对准分离栅极与非闪存单元阵列的另一个实施例的截面图；
图10为图9的实施例的顶视平面图；
图11A至11L为说明图9的与非闪存单元阵列的方法的一个实施例中的步骤的示意截面图；以及
图12为图9实施例中的小存储阵列的电路图，其示出了用于擦除、编程和读取操作的典型偏压条件。
具体实施方式
如图2和3中所示，存储器包括分离栅极与非闪存单元36的阵列，其每一个具有浮置栅极37和位于上方并与浮置栅极垂直对准的控制栅极38。
浮置栅极由诸如多晶硅或非晶硅的导电材料制成，厚度优选为100至1000的量级。浮置栅极的侧边39具有圆形的曲线，并且在每个浮置栅极与其下的硅衬底41之间设置通常为热氧化物的薄栅极绝缘体40。
控制栅极与浮置栅极相比在水平尺寸上更窄而在垂直尺寸上更厚，浮置栅极的边缘横向延伸超过控制栅极的边缘。控制栅极由诸如掺杂的多晶硅或多晶硅化物的导电材料制成，并且每个控制栅极与其下的浮置栅极通过介电膜42绝缘。该膜可以是或者为纯氧化物或者为氧化物、氮化物和氧化物的组合(ONO)，并且在一个目前的优选实施例中，其在两层氧化物间包括一层氮化物。
擦除栅极43设置在堆叠栅极单元36之间，而选择栅极44位于该组的一端处的单元与位线触点46之间。第二选择栅极45位于该组的另一端处的单元与源极扩散51之间。这些栅极由诸如掺杂的多晶硅或多晶硅化物的导电材料制成。它们自对准并平行于邻近的控制栅极和浮置栅极，厚介电膜47将每个擦除或选择栅极与邻近的控制栅极隔开，而薄隧道氧化物48将其从浮置栅极隔开。介电膜和隧道氧化物都可以是或者纯热氧化物或者热氧化物、CVD氧化物和/或CVD氮化物的组合。
扩散区49、位线扩散50和公共源极扩散51形成于衬底41上部中的P型阱52中，并以N型材料掺杂。扩散区49位于擦除栅极正下方，而位线扩散50部分地与该阵列一端的选择栅极交叠。公共源极扩散51部分地与选择栅极45交叠，并且由此单元阵列和相同类型的其它阵列(未示出)所共享。
擦除栅极43和选择栅极44、45由栅极氧化物53和54与扩散区和衬底隔开。这些层可以或者是纯热氧化物，或者是热氧化物和CVD氧化物的组合。
在此实施例中，擦除路径形成于浮置栅极的圆形侧边39之间，穿过隧道氧化物48至邻近的擦除栅极43。
由图3可最佳地看到，擦除栅极43和选择栅极44、45与控制栅极38平行，控制栅极38横跨于邻近单元行中交替的浮置栅极37与绝缘区56之上。位线57垂直于那些栅极，并横跨于阵列的每一行的位线触点46、选择栅极44、控制栅极38、擦除栅极43、选择栅极45和公共源极区51之上。
图2和3的存储单元阵列可通过图4A至4H所示的工艺制造。在此工艺中，氧化层58在单晶硅衬底上热生长至约70至150的厚度。在所示的实施例中，硅处于P型衬底41的形式，衬底41中形成有P型阱52。或者，如需要，P型阱可形成于P型衬底的N型阱中。
在热氧化物上沉积多晶硅或非晶硅(多-1)的导电层59，至100至1000量级的厚度，并且在硅上形成介电层61(互聚(inter-poly)介电体)。此硅优选以磷、砷或硼掺杂至1017至1018cm-3范围内的水平。掺杂可在沉积硅时原位完成，或者通过直接向硅注入离子，或经其上的介电体61。
互聚介电体可以是纯氧化物或氧化物、氮化物和氧化物的组合(ONO)，并且在所介绍的实施例中，其包括30至100范围内的厚度的下氧化层、60至300范围内的厚度的中心氮化层和30至100范围内的厚度的上氧化层。
在介电膜61上沉积第二层多晶硅62(多-2)，并随后蚀刻以形成控制栅极38。此层具有1500至3000范围内的厚度，并且以磷、砷或硼掺杂至1020至1021cm-3范围内的水平。
300至1000范围内厚度的CVD氧化或氮化层63沉积在多-2层上，用作掩模以防止在下面的干法蚀刻步骤中蚀刻掉多-2材料。
在层63上形成光刻掩模64，以定义控制栅极，并且各向异性地蚀刻掉该层以及多-2层的未掩模部分，仅保留形成控制栅极38的多-2的部分，如图4B所示。
然后，剥离光致抗蚀剂，在控制栅极的侧壁上热生长氧化物47至200至700范围内的厚度，如图4C所示。
用氧化物47作为掩模，各向异性地蚀刻掉互聚介电体61的暴露部分和下面多-1层59的部分，以形成浮置栅极，仅氧化物58的薄层保留在衬底的栅极之间的表面上，如图4D所示。
然后，在衬底中栅极之间通过使用诸如P31或As75的杂质进行离子注入形成扩散区49，如图4D所示。
离子注入后，进行另一次热氧化，其中建立了选择栅极的栅极氧化物54、隧道氧化物48、扩散区49上的热氧化物53、以及围绕多-2控制栅极的氧化物47，如图4E所示。栅极氧化物54由此建立为100至400范围内的厚度，而隧道氧化物48建立为100至300范围内的厚度。
为改善氧化膜的品质并降低选择栅极和/或擦除栅极与浮置栅极之间的干扰，可在热氧化之前或之后沉积约50至200的CVD氧化物。
在热氧化期间，浮置栅极37的侧边39由于多晶硅的氧化速率在邻近其与其上及其下的介电材料之间的界面处更快而变圆。圆形的曲线导致了电场的增强，这有利于电子从浮置栅极隧穿到擦除栅极。另外，侧边的圆化消除了局域的俘获(trapping)效应，俘获效应在单元以擦触摸式工作并且电子从浮置栅极隧穿至擦除栅极时在隧道氧化物中邻近浮置栅极的方形角处发生。因此，圆形边缘增强了存储单元的编程及擦除性能。
这些处理步骤的结果是，每个控制栅极与其下的浮置栅极自对准，并且控制栅极比浮置栅极窄。因此，浮置栅极的边缘横向延伸超过控制栅极的边缘。
热氧化后，在整个晶片上沉积导电层(多-3)65，如图4E所示。此层通常以多晶硅或多晶硅化物掺杂，并且沉积至1500至4000范围内的厚度。
然后，各向异性地蚀刻多-3层，仅保留形成擦除栅极43和选择栅极44、45的部分，如图4F所示。按此方式形成，擦除栅极和选择栅极与控制栅极自对准并平行。
将诸如P31或As75的N型杂质注入P阱52以形成位线扩散50和公共源极扩散51，如图4G所示。
其后，横跨整个表面沉积诸如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料66，然后，为位线触点46而进行蚀刻。最后，在玻璃上沉积金属层并构图，以形成位线57和位线触点46。
可参照图5A和5B介绍存储单元阵列的操作与使用，其中紧接着阵列的接线端示出了用于擦除(ERS)、编程(PGM)和读取(RD)的典型偏压电压。在此示例中，选择存储单元C1n。此单元位于控制栅极CG1和位线BLn的交点，并且为方便定位在图中圈出。阵列中所有其它存储单元未选中。
在擦除操作期间，电子被驱使从浮置栅极隧穿至擦除栅极，在浮置栅极中留下的主要是正离子。当横穿隧道氧化物的电场大于10mV/cm时，Fowler-Nordheim隧穿变得明显，而具有足够能量的电子可从阴极电极(浮置栅极)隧穿至阳极电极(擦除栅极)。
由于浮置栅极或阴极电极的圆形曲线，Fowler-Nordheim隧穿所需的电压通过有效电场的增强而减小。增强的场还可以使利用更厚的隧道氧化物同时仍保持足够的电子隧穿成为可能。
可使用两种不同的偏压(bias)条件完成擦除。在第一种擦除模式中，存储单元的控制栅极偏压在-7至-12伏范围内的电平，擦除栅极偏压在3至7伏范围内的电平，位线保持浮置(Floating)，而选择栅极保持在0伏。在第二种擦除模式中，存储单元的控制栅极偏压在0伏，擦除栅极偏压在9至12伏范围内的电平、位线保持浮置，而公共源极、选择栅极和P阱都偏压在0伏。
利用这些偏压条件，施加在控制栅极与擦除栅极之间的大部分电压表现为横穿围绕浮置栅极圆形侧边的隧道氧化物。这触发了Fowler-Nordheim隧穿，而电子从浮置栅极隧穿至擦除栅极。随着浮置栅极变得更加正向充电，在此实施例中优选为-3至-6伏范围内的存储单元阈值电压变得更低。当控制栅极偏压在0伏时，这产生了浮置栅极下沟道中的反向层。因此，擦除操作后，存储单元变为导通(conductive)状态(逻辑的“1”)。在未选中的存储单元中，控制栅极和擦除栅极偏压为0伏，结果在擦除操作中没有Fowler-Nordheim隧穿。
在编程操作中，Fowler-Nordheim隧穿使电子从沟道区隧穿至其上的浮置栅极，并且浮置栅极变为负充电。在图5A所示的示例中，向选定的存储单元C1n的控制栅极施加15至18伏的偏压，向选择栅极SG0施加1至3伏的偏压，而擦除栅极EG0至EG14、选择栅极SG1、位线57和公共源极51保持在0伏。利用这些偏压条件，大部分施加的电压表现为横跨浮置栅极下的栅极氧化物，导致了Fowler-Nordheim隧穿，使得电子从源极区之间的沟道区迁移至浮置栅极。在编程操作的末尾，浮置栅极被负充电，优选在1至3伏范围内的存储单元阈值电压变得更高。因此，当控制栅极在读取操作期间偏压为0伏时存储单元被关闭。编程操作后，存储单元变为非导通状态(逻辑的“0”)。
在与选中的单元C1n共享相同的控制栅极的未选中的存储单元C1(n-1)和C1(n+1)中，位线偏压在5至8伏，而控制栅极偏压在15至18伏。这导致了可忽略的Fowler-Nordheim隧穿，并且浮置栅极电荷保持未变。其它的未选中存储单元C0n和C2n偏压为位线0伏而控制栅极6至8伏。这同样最小化了Fowler-Nordheim隧穿，并且浮置栅极上的电荷未变化。
用于编程模式的另一套偏压条件在图5B中示出。在此示例中，选定的单元C1n偏压为，控制栅极10至13伏，选择栅极SG0、擦除栅极以及公用源极0伏，选择栅极SG1、位线以及P阱-5伏。由于该单元以这种方式偏压，大部分施加的电压横跨在浮置栅极下的栅极氧化物。这导致使电子从沟道区迁移至浮置栅极的Fowler-Nordheim隧穿。
在读取模式中，选定的单元C1n偏压为，控制栅极、源极和擦除栅极0伏，位线1至3伏，而选择栅极偏压Vcc。沿位线方向未选中的存储单元，例如C0n和C2n通过向控制栅极施加5至8伏而被接通。当存储单元被擦除时，其呈现导通状态，这是因为选定单元的沟道被接通，并且选择晶体管和沿相同位线方向的其它存储单元也被接通。因此，由读出放大器返回逻辑的“1”。
当存储单元被编程时，其呈现非导通状态，这是因为选定的单元的沟道被关闭。因此由读出放大器返回逻辑的“0”。在未选定的存储单元C1(n-1)和C1(n+1)中，位线和公共源极都偏压为0伏，且位线与源极之间没有电流流动。
图6和7的实施例基本与图2和3的实施例类似，且相同的附图标记在两实施例中表示相应的元件。然而，在此实施例中，选择栅极71位于控制与浮置栅极叠层之间，并且在选择栅极下的衬底没有扩散。选择栅极按照与图2的实施例中的擦除栅极43相同的方式形成，并且它们由此以堆叠控制和浮置栅极对准。擦除路径为从浮置栅极的圆形侧边39穿过隧道氧化物48至邻近选择栅极71。
由图7可最佳地看到，选择栅极44、45和71平行于横跨邻近单元行中交替的浮置栅极37与隔离区56的控制栅极38。位线57垂直于选择和控制栅极，并横跨阵列每一行中的位线触点46、选择栅极44、45和71、控制栅极38、以及公共源极区51。
制造图6实施例的与非闪存单元阵列的方法与图4A至4H所示的相似，除了选择栅极71下没有扩散区。因此，在此实施例中，选择栅极57下的P阱52的部分72用作其它栅极的沟道。
图6和7的实施例的操作和使用可参照图8介绍，其中紧接着阵列的接线端示出了用于擦除(ERS)、编程(PGM)和读取(RD)的典型偏压电压。如图5A的示例，存储单元C1n仍假定被选中。此单元位于控制栅极CG1和位线BLn的交点，并且为方便定位在图中圈出。阵列中所有其它存储单元未选中。
擦除可使用两种不同的偏压条件中的任何一种完成。在第一种擦除模式中，存储单元的控制栅极偏压在-7至-12伏，选择栅极SG1至SG15偏压在3至7伏、选择栅极SG0和SG16偏压在0伏或3至7伏，位线浮置，而公共源极偏压在0伏。在第二种擦除模式中，控制栅极、P阱和公共源极偏压在0伏，选择栅极SG1至SG15偏压在9至12伏、选择栅极SG0和SG16偏压在0伏或9至12伏，位线浮置。
利用这些偏压条件，控制栅极与选择栅极之间的大部分电压差表现为横穿围绕浮置栅极圆形侧壁的隧道氧化物。这触发了Fowler-Nordheim隧穿，而电子从浮置栅极隧穿至选择栅极。随着浮置栅极变得更加正向充电，优选为-3至-6伏范围内的存储单元阈值电压变得更低。当控制栅极偏压在0伏时，这产生了浮置栅极下沟道中的反向层。因此，擦除操作后，存储单元变为导通状态(逻辑的“1”)。在未选中的存储单元中，控制栅极和选择栅极偏压为0伏，结果在擦除操作中没有Fowler-Nordheim隧穿。
在编程操作中，选定的存储单元C1n的控制栅极偏压为10至12伏的电平，向选择栅极SG0、SG2至SG16和沿与选定的单元相同位线方向上的其它存储单元(例如，C0n和C2n)的控制栅极施加7至9伏的偏压，位线保持在0伏，而向公共源极施加6至8伏的偏压。单元和选择晶体管通过为控制栅极和选择栅极施加7至9伏的电压而接通。施加至恰好在选定单元之前的选择栅极(此示例中的C1n和SG1)的电压可处于低端，优选在1至2伏的范围内。
利用这些偏压条件，大部分公共源极与位线之间的电压表现为横跨选择栅极SG1与选定单元C1n的浮置栅极之间的中间沟道区，导致该区域中的高电场。另外，由于浮置栅极与来自公共源极节点和控制栅极CG1的高电压耦接，横跨中间沟道区与浮置栅极之间的氧化物建立了很强的垂直电场。当编程操作期间电子从位线流至公共源极时，它们可以由横跨中间沟道区的电场加速，并且它们中的一些变热。一些热电于由垂直电场加速，这导致它们克服了氧化物的能垒(约3.1eV)并且注入浮置栅极中。
在编程操作的末尾，浮置栅极被负充电，优选在1至3伏范围内的存储单元阈值电压变得更高。因此，存储单元在读取操作期间当控制栅极偏压在0伏时被关闭。编程操作后，存储单元变为非导通状态(逻辑的“0”)。
在与选中单元C1n共享相同的控制栅极的未选中的存储单元C1(n-1)和C1(n+1)中，位线偏压在3伏，选择栅极SG1偏压在1至2伏，而控制栅极偏压在10至12伏。由此，选择晶体管S1(n-1)和S1(n+1)被关闭，且在单元C1(n-1)和C1(n+1)中没有发生中间沟道热载流子注入。其它的未选中存储单元C0n和C2n偏压为，位线0伏、控制栅极7至9伏，这最小化了中间沟道热载流子注入，并且浮置栅极的电荷未改变。
在读出模式下，选定存储单元C1n的控制栅极和公共源极偏压为0伏，向位线施加1至3伏的电压，向选择栅极施加Vcc。沿位线方向的未选定的存储单元，例如C0n和C2n，通过向它们的控制栅极施加5至8伏的电压而接通。在擦除存储单元时，读出呈现导通状态，这是因为选定单元的沟道被接通，并且沿相同位线方向上的其它单元和选择晶体管也被接通。由此，由读出放大器返回了逻辑的“1”。在编程存储单元时，读出呈现非导通状态，因为选定单元的沟道被关闭，因此读出放大器返回了逻辑的“0”。在未选定的存储单元C1(n-1)和C1(n+1)中，位线和公共源极阳极都偏压为0伏，并且位线与公共源极阳极之间没有电流流动。
结合本发明的与非单元阵列的另一个实施例在图9和图10中示出。由于此实施例与图6至7的实施例类似，因此相同的附图标记在两实施例中表示相应的元件。
在此实施例中，在位线扩散50与公共源极扩散51之间的有源区中形成多个浅沟槽74。选择栅极76延伸至沟槽内，并由厚栅极介电膜77与硅衬底隔开，厚栅极介电膜77可为纯热氧化物或热氧化物与CVD氧化物的组合。如在前面的实施例中一般，选择栅极由诸如掺杂的多晶硅或多晶硅化物的导电材料形成，并且它们与邻近单元中的控制栅极和浮置栅极自对准。每个选择栅极76具有沿着沟槽侧壁的两个沟道区，以及靠近沟槽底部的重掺杂扩散区。源极扩散78形成在选择栅极下的衬底中，并以与硅衬底相反类型的杂质掺杂。此实施例中，擦除路径为从浮置栅极的圆形侧边39穿过隧道氧化物至选择栅极。
由图10可最佳地看到，选择栅极44、45和76平行于横跨邻近单元行中交替的浮置栅极37与隔离区56的控制栅极38。位线57垂直于选择和控制栅极，并横跨阵列每一行中的位线触点46、选择栅极44、45和76、控制栅极38、以及公共源极区51。
图9和10的存储单元阵列可利用图11A至11L所示的工艺制造。在此工艺中，氧化层58在硅衬底上热生长至约70至150的厚度，而多晶硅或非晶硅(多-1)的导电层59沉积于热氧化物上，至100至1000量级的厚度，并且在硅上形成介电层61。多-1优选以磷、砷或硼掺杂至1017至1020cm-3范围内的水平。
在多-1层上形成介电膜61(互聚介电体)。此膜可以是纯氧化物或氧化物和氮化物的组合，例如图4A至4H实施例中在两层氧化物之间有氮化层(ONO)。
在介电膜61上沉积第二层多晶硅62(多-2)，并随后蚀刻以形成控制栅极38。此层具有1500至3500范围内的厚度，并且以磷、砷或硼掺杂至1020至1021cm-3范围内的水平。
在多-2层上沉积300至1000范围内厚度的CVD氧化或氮化层63，并用作掩模以防止在下面的干法蚀刻步骤中蚀刻掉多-2材料。
在层63上形成光刻掩模64，以定义控制栅极，并且各向异性地蚀刻掉该层以及多-2层未掩模部分，仅保留形成控制栅极38的多-2的部分，如图11B所示。
然后，剥离光致抗蚀剂，在控制栅极的侧壁上热生长氧化物47至200至700范围内的厚度，如图11C所示。
用氧化物47作为掩模，各向异性地蚀刻掉互聚介电体61的暴露部分和下面的多-1层59和氧化层58的部分，如图11D所示。进一步各向异性地干法蚀刻，导致在硅衬底的上部形成了沟槽74，如图11E所示。
接着，在晶片上沉积CVD氧化物79，如图11F所示，然后各向异性地蚀刻，而保留沿控制栅极和沟槽的侧壁的氧化间隔壁81，如图11G所示。然后，将离子通过沟槽的底壁注入，以形成源极区78，如图11G所示。
其后，进行另一次热氧化，其中建立了选择栅极44、45的栅极氧化物54、隧道氧化物48、沟槽壁上的热氧化物77、以及围绕多-2控制栅极的氧化物47，如图11H所示。栅极氧化物54由此建立为100至400范围内的厚度，而隧道氧化物48建立为100至300范围内的厚度。
为改善氧化膜的品质，并降低选择栅极与浮置栅极之间的干扰，可在热氧化之前或之后沉积约50至200的CVD氧化物。
如同在图4A至4H所示的方法中一般，在热氧化期间，浮置栅极37的侧边39由于多晶硅的氧化速率在邻近其与其上及其下的介电材料之间的界面处更快而被变圆。圆形的曲线导致了电场的增强，这有利于电子从浮置栅极隧穿到擦除栅极。另外，侧边的圆化消除了局域的俘获效应，俘获效应在单元以擦除摸式工作并且电子从浮置栅极隧穿至擦除栅极时在隧道氧化物中邻近浮置栅极的方形角处发生。因此，圆形边缘增强了存储单元的编程及擦除性能。
这些处理步骤的结果是，每个控制栅极与其下的浮置栅极自对准，控制栅极比浮置栅极窄，并且浮置栅极的边缘横向延伸超过控制栅极的边缘。
热氧化后，在沟槽中和整个晶片上沉积导电层(多-3)65，如图11I所示。此层通常以多晶硅或多晶硅化物掺杂，并且在覆盖控制栅极的介电膜47上沉积至1500至4000范围内的厚度。
然后，各向异性地蚀刻多-3，仅保留形成选择栅极44、45和76的部分，如图11J所示。按此方式形成，选择栅极与控制栅极自对准并平行。
将诸如P31或As75的N型杂质注入衬底以形成位线扩散50和公共源极扩散51，如图11K所示。
其后，横跨整个晶片沉积诸如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料，然后为位线触点46而进行蚀刻。最后，在玻璃上沉积金属层并构图，以形成位线57和位线触点46。
可参照图12A至12C介绍图9实施例的操作与使用，其中紧接着阵列的接线端示出了用于擦除(ERS)、编程(PGM)和读取(RD)的典型偏压电压。在此示例中，选择存储单元C1n。此单元位于控制栅极CG1和位线BLn的交点，并且为方便定位在图中圈出。阵列中所有其它存储单元未选中。
可使用两种不同的偏压条件中的一种完成擦除。在第一种擦除模式中，存储单元的控制栅极偏压在-7至-12伏，选择栅极SG1至SG15偏压在3至7伏，选择栅极SG0和SG16偏压在0伏或3至7伏，位线浮置，而公共源极偏压在0伏。在第二种擦除模式中，存储单元的控制栅极、P阱和公共源极偏压在0伏，选择栅极SG1至SG15偏压在9至12伏、选择栅极SG0和SG16偏压在0伏或9至12伏，位线浮置。
利用这些偏压条件，控制栅极与选择栅极之间的大部分电压差表现为横穿围绕浮置栅极圆形侧壁的隧道氧化物。这触发了Fowler-Nordheim隧穿，而电子从浮置栅极隧穿至选择栅极。随着浮置栅极变得更加正向充电，优选为-3至-6伏范围内的存储单元阈值电压变得更低。当控制栅极偏压在0伏时，这产生了浮置栅极下沟道中的反向层。因此，擦除操作后，存储单元进入导通状态(逻辑的“1”)。在未选中的存储单元中，控制栅极和擦除栅极偏压为0伏，结果在擦除操作中没有Fowler-Nordheim隧穿。
编程模式在图12A中示出，选定的存储单元C1n的控制栅极偏压为15至18伏的电平，向选择栅极SG0至SG15施加6至9伏的偏压，而位线、选择栅极SG16和公共源极保持在0伏。利用这些偏压条件，大部分施加的电压表现为横跨浮置栅极下的栅极氧化物，导致了Fowler-Nordheim隧穿，使电子从沟道区迁移至浮置栅极。在编程操作的末尾，浮置栅极被负充电，优选在1至3伏范围内的存储单元阈值电压变得更高。因此，存储单元在读取操作期间当控制栅极偏压在0伏时被关闲。编程操作后，存储单元变为非导通状态(逻辑的“0”)。
在与选中单元C1n共享相同的控制栅极的未选中的存储单元C1(n-1)和C1(n+1)中，位线偏压在5至8伏，而控制栅极偏压在15至18伏。结果是可忽略的Fowler-Nordheim隧穿，并且浮置栅极的电荷未改变。其它的未选中存储单元C0n和C2n偏压为，位线0伏，控制栅极6至8伏。这也最小化了Fowler-Nordheim隧穿，并且浮置栅极上的电荷未改变。
另一套编程模式的偏压条件在图12B中示出。在此示例中，选定的存储单元C1n的控制栅极偏压为10至13伏的电平，选择栅极SG0至SG15偏压为1至3伏，选择栅极SG16、位线和P阱偏压为-5伏，而公共源极偏压为0伏。由于该单元以这一方式偏压，大部分施加的电压横跨浮置栅极下的栅极氧化物。这导致了Fowler-Nordheim隧穿，使电子从沟道区迁移至浮置栅极。
图12C示出了编程模式的第三套偏压条件，其中向选定存储单元C1n的控制栅极施加10至12伏的电压，向选择栅极SG0、SG2至SG16和沿与选定的单元相同位线方向上的其它存储单元(例如，C0n和C2n)的控制栅极施加7至9伏的偏压，位线保持在0伏，而向公共源极施加6至8伏的偏压。单元和选择晶体管通过向控制栅极和选择栅极施加7至9伏的电压而接通。施加至恰好在选定单元(此示例中的C1n)之前的选择栅极(此示例中的SG1)的电压可处于低端，优选在1至2伏的范围内。
利用这些偏压条件，大部分公共源极与位线之间的电压表现为横跨选择栅极SG1与选定单元C1n的浮置栅极之间的中间沟道区，导致该区域中的高电场。另外，由于浮置栅极与来自公共源极节点和控制栅极CG1的高电压耦接，横跨中间沟道区与浮置栅极之间的氧化物建立了很强的垂直电场。当在编程操作期间电子从位线流至公共源极时，它们由横跨的中间沟道区的电场加速，并且其中的一些变热。一些热电子由垂直电场加速，这导致它们克服了氧化物的能垒(约3.1eV)并且注入浮置栅极中。
在编程操作的末尾，浮置栅极被负充电，优选在1至3伏范围内的存储单元阈值电压变得更高。因此，存储单元在读取操作期间当控制栅极偏压在0伏时被关闭。编程操作后，存储单元变为非导通状态(逻辑的“0”)。
在与选中单元C1n共享相同的控制栅极的未选中的存储单元C1(n-1)和C1(n+1)中，位线偏压在3伏，选择栅极SG1偏压在1至2伏，而控制栅极偏压在10至12伏。由此，关闭了选择晶体管S1(n-1)和S1(n+1)，并且在单元C1(n-1)和C1(n+1)中没有发生中间沟道热载流子注入。其它的未选择的存储单元C0n和C2n偏压为，位线0伏，控制栅极7至9伏，这也最小化了中间沟道热载流子注入，并且浮置栅极上的电荷未改变。
在读出模式下，选定存储单元C1n的控制栅极和源极偏压为0伏，向位线施加1至3伏的电压，并向选择栅极施加Vcc。沿位线方向的未选定的存储单元，例如C0n和C2n，通过向它们的控制栅极施加5至8伏的电压而接通。在擦除存储单元时，读出呈现导通状态，这是因为选定单元的沟道被接通，并且沿相同位线方向的其它单元和选择晶体管也被接通。由此，由读出放大器返回了逻辑的“1”。在编程存储单元时，读出呈现非导通状态，这是因为选定单元的沟道被关闭，因此读出放大器返回了逻辑的“0”。在未选定的存储单元C1(n-1)和C1(n+1)中，位线和公共源极节点都偏压为0伏，并且位线与公共源极阳极之间没有电流流动。
本发明具有众多重要的特点与优点。其提供了一种自对准分离栅极与非闪存单元阵列，与此前提供的存储结构相比，该阵列具有明显较小的单元尺寸和较大的单元密度。该阵列包括位线扩散与公共源极扩散之间的多个自对准的分离单元。每个单元具有堆叠并彼此自对准的控制和浮置栅极，以及与其它两个栅极分离但自对准的第三个栅极。
在图2的实施例中，例如，分离栅极用作擦除栅极，其下具有重掺杂的扩散区。擦除路径为从浮置栅极的圆形侧边至相应的擦除栅极，而编程路径为从沟道区至其上的浮置栅极，沿两条路径都有Fowler-Nordheim隧穿。该阵列被偏压，以使得其中的所有存储单元可同时擦除，而编程是位可选的。如上所述，利用此结构可大大减小存储单元的尺寸。
在图6的实施例中，例如，分离栅极用作选择栅极，每个分离栅极下具有沟道区。擦除路径是从浮置栅极的圆形侧边至相应的选择栅极，具有Fowler-Nordheim隧穿，而编程路径是从浮置栅极之间的闭栅极(off-gate)沟道区至浮置栅极，利用热载流子注入。此阵列也被偏压，以使得其中的所有存储单元可同时擦除，而编程是位可选的。再一次，利用此结构可大大减小存储单元的尺寸。
在图9的实施例中，例如，在位线与公共源极之间的有源区内形成浅沟槽。分离栅极用作延伸至邻近控制栅极之间的沟槽内的选择栅极。这些选择栅极具有沿着沟槽侧壁的两个沟道区，以及沟槽底部附近的重掺杂扩散区。擦除路径是从浮置栅极的圆形侧边至相应的选择栅极，具有Fowler-Nordheim隧穿。编程路径是从沟道区至其上的浮置栅极，具有Fowler-Nordheim隧穿，或者从闭栅极沟道区至其附近的浮置栅极，利用热载流子注入。此阵列也被偏压，以使得其中的所有存储单元可同时擦除，而编程是位可选的。利用此结构也可大大减小存储单元的尺寸。
很明显，上面已提供了一种新的并且是改善的自对准分离栅极与非闪存及制造方法。尽管当前仅在此描述了特定的优选实施例，对本领域技术一般人员应该明白，可在不脱离由所附权利要求限定的本发明的范围的情况下进行一定的变化和改动。
Claims (38)
1.一种与非闪存单元阵列，包括：具有有源区的衬底；多个在有源区上方按行排列的浮置栅极和控制栅极的垂直堆叠栅极对，浮置栅极相对较薄并具有圆形侧边而控制栅极在浮置栅极上方；分离栅极，间插在每一行中的垂直堆叠栅极对之间并与之对齐；选择栅极，靠近每一行的相对端的垂直堆叠栅极对；位线，在每一行的上方；位线扩散和公共源极扩散，在每一行相对端处邻近选择栅极的有源区中；位线触点，使每一行中的位线与位线扩散互连；薄的隧道氧化物，位于浮置栅极的圆形侧边和与其相邻的分离栅极或选择栅极之间；以及，扩散区，位于分离栅极和部分浮置栅极之下的有源区中。
2.如权利要求1所述的与非闪存单元阵列，其中与浮置栅极相比，控制栅极在垂直尺寸上更厚，而在横向尺寸上更窄。
3.如权利要求1所述的与非闪存单元阵列，包括每个浮置栅极与衬底之间的相对薄的介电膜，每一行的端部处的选择栅极与衬底之间相对厚的介电体，以及每个分离栅极与其下的源极区之间的相对厚的介电体。
4.如权利要求1所述的与非闪存单元阵列，其中分离栅极是擦除栅极，并且该阵列还包括：擦除栅极与控制栅极之间的相对厚的介电体；每个选择栅极与邻近的控制栅极之间的相对厚的介电体；相对薄的介电体，在选择栅极与邻近的控制栅极下的浮置栅极之间；薄的介电膜，在每个浮置栅极与硅衬底之间；以及相对厚的介电膜，在选择栅极与硅衬底之间，以及每个擦除栅极与其下的扩散区之间。
5.如权利要求4所述的与非闪存单元阵列，其中选择栅极和擦除栅极自对准并平行于邻近的控制栅极。
6.如权利要求4所述的与非闪存单元阵列，其中通过向浮置栅极上的控制栅极施加相对负电压，并向擦除栅极施加相对正电压，使高电压耦接于控制栅极、衬底与浮置栅极之间，而形成了从一个浮置栅极的圆形侧边穿过隧道氧化物至邻近的擦除栅极的擦除路径。
7.如权利要求4所述的与非闪存单元阵列，其中通过为所选择的存储单元接通位线触点附近的行的一端处的选择晶体管和堆叠的控制和浮置栅极晶体管、关闭公共源极附近的选择晶体管，而使公共源极为0伏，向位线扩散和硅衬底施加负电压，以及向控制栅极施加正电压，从而形成了编程路径，由此使浮置栅极通过从浮置栅极下的衬底中的沟道区至浮置栅极的Fowler-Nordheim隧穿而充以电子。
8.如权利要求4所述的与非闪存单元阵列，其中选定的存储单元偏压为，控制栅极、源极和擦除栅极0伏，位线1至3伏，以及选择栅极为正电压，未选中的存储单元偏压为，控制栅极为正电压，以便形成当存储单元被擦除时呈现导通状态并且当存储单元被编程时呈现非导通状态的读出路径。
9.如权利要求1所述的与非闪存单元阵列，包括从每个浮置栅极的圆形侧边穿过隧道氧化物至邻近的擦除栅极延伸的擦除路径。
10.如权利要求1所述的与非闪存单元阵列，包括由每个浮置栅极与其下面的衬底中的沟道区之间的栅极氧化物组成的编程路径，电子可穿过其行进以建立浮置栅极上的负电荷。
11.一种制造与非闪存单元阵列的方法，包括下述步骤：在硅衬底中的有源区上形成氧化层；在氧化层上形成第一硅层；在第一硅层上形成介电膜；在介电膜上形成第二硅层；蚀刻掉第二硅层的一部分以形成一行具有暴露侧边的控制栅极；在控制栅极的侧壁上形成氧化物；使用控制栅极侧壁上的氧化物作为掩模，各向异性地蚀刻掉部分的第一硅层以形成浮置栅极，从而使浮置栅极与控制栅极自对准并比控制栅极横向延伸的更大；在栅极之间的衬底的有源区中形成扩散区；在浮置栅极的侧边以及氧化层的暴露部分上形成热氧化物；在热氧化物上沉积第三硅层；去除部分的第三硅层，以形成紧接着行的相对端处的控制栅极的选择栅极以及控制栅极之间并与控制栅极自对准的擦除栅极；在每一行的相对端处靠近选择栅极的有源区中形成位线扩散和公共源极扩散；以及，在行的上方形成位线和使位线与位线扩散互连的位线触点。
12.如权利要求11所述的方法，包括通过向堆叠在浮置栅极上的控制栅极施加相对负电压，并向邻近的擦除栅极施加相对正电压，同时使高电压耦接在控制栅极、浮置栅极和衬底之间，并使电子从浮置栅极迁移至擦除栅极，从而形成从每个浮置栅极的圆形侧边穿过隧道氧化物至邻近的擦除栅极的擦除路径的步骤。
13.如权利要求11所述的方法，包括通过向位线扩散和衬底施加相对负电压，并向浮置栅极上方的控制栅极施加相对正电压，使得电子从沟道区隧穿至浮置栅极，并在浮置栅极上建立负电荷，从而形成每个浮置栅极与衬底中下面的沟道区之间的编程路径的步骤。
14.一种与非闪存单元阵列，包括：具有有源区的衬底；多个在有源区上按行排列的浮置栅极和控制栅极的垂直堆叠栅极对，浮置栅极相对较薄并具有圆形侧边而控制栅极在浮置栅极上方；选择栅极，邻近每一行的相对端处的垂直堆叠栅极对；分离栅极，间插在每一行中的垂直堆叠栅极对之间并与之对齐；位线，在每一行的上方；位线扩散和公共源极扩散，在每一行相对端处邻近选择栅极的有源区中；位线触点，使每一行中的位线与位线扩散互连；以及，薄的隧道氧化物，在浮置栅极的圆形侧边与相邻的选择栅极之间。
15.如权利要求14所述的与非闪存单元阵列，还包括：浅沟槽，形成在垂直堆叠栅极对之间的衬底的有源区中；以及，源极区，在分离栅极下的有源区中。
16.如权利要求14或15所述的与非闪存单元阵列，包括从每个浮置栅极的圆形侧边穿过隧道氧化物向邻近的选择栅极延伸的擦除路径。
17.如权利要求14或15所述的与非闪存单元阵列，包括编程路径，编程路径包括位于一个浮置栅极与其下面的衬底中的沟道区之间的栅极氧化物，电子可通过热载流子注入穿过其行进以建立浮置栅极上的负电荷。
18.如权利要求15所述的与非闪存单元阵列，包括编程路径，编程路径包括位于一个浮置栅极与其下面的衬底中的沟道区之间的栅极氧化物，电子可通过Fowler-Nordheim隧穿穿过其行进以建立浮置栅极上的负电荷。
19.如权利要求14所述的与非闪存单元阵列，包括：选择栅极与控制栅极之间的相对厚的介电体；薄的介电体，在每个浮置栅极与硅衬底之间；以及选择栅极与硅衬底之间的相对厚的介电体。
20.如权利要求15所述的与非闪存单元阵列，包括：选择栅极与控制栅极之间的相对厚的介电体；薄的介电体，在每个浮置栅极与硅衬底之间；选择栅极与硅衬底之间的相对厚的介电体；以及沟道区，形成在沟槽之间的衬底中。
21.如权利要求19所述的与非闪存单元阵列，其中分离栅极与邻近的控制栅极自对准并与之平行。
22.如权利要求19所述的与非闪存单元阵列，其中向选定单元的控制栅极施加相对负电压，并向邻近的分离栅极施加相对正电压，使高电压耦接于控制栅极与其下的浮置栅极之间以及在衬底与浮置栅极之间，从而形成从浮置栅极的圆形侧边穿过隧道氧化物至邻近的分离栅极的擦除路径。
23.如权利要求19所述的与非闪存单元阵列，其中公共源极扩散保持在6至8伏的相对高的正电压，位线扩散保持在0伏，未选定的单元的控制栅极和选择栅极偏压为7至9伏，邻近选定单元的选择栅极的选择栅极偏压为1至2伏，并且10至12伏的高电压施加到选定单元的控制栅极并耦接至浮置栅极，以形成浮置栅极与浮置栅极和一个邻近分离栅极之间的衬底中的沟道区之间的编程路径，其中电子通过热载流子注入从沟道区输运至浮置栅极的圆形侧边。
24.如权利要求19所述的与非闪存单元阵列，其中位线扩散保持在0伏，关闭公共源极附近的选择栅极，将正电压施加到该公共源极，并将正电压施加到控制栅极，以形成编程路径，其中，通过从浮置栅极下的衬底中的沟道区至浮置栅极的Fowler-Nordheim隧穿，而向浮置栅充以电子。
25.如权利要求19所述的与非闪存单元阵列，其中公共源极区保持在0伏，位线扩散保持在1至3伏的电压，选定单元的控制栅极偏压为0伏，以在浮置栅极下形成擦除状态下的导通沟道和编程状态下的非导通沟道。
26.如权利要求20所述的与非闪存单元阵列，其中分离栅极与邻近的控制栅极自对准并与之平行。
27.如权利要求20所述的与非闪存单元阵列，其中向选定单元的控制栅极施加相对负电压，并向邻近的一个分离栅极施加相对正电压，使高电压耦接于控制栅极与其下的浮置栅极之间以及在衬底与浮置栅极之间，从而形成从浮置栅极的圆形侧边穿过隧道氧化物至邻近的分离栅极的擦除路径。
28.如权利要求20所述的与非闪存单元阵列，其中向位线扩散和硅衬底施加相对负电压，关闭靠近公共源极的选择晶体管，使公共源极区为0伏，并且向控制栅极施加相对正电压，以形成编程路径，其中通过从浮置栅极下衬底中的沟道区至浮置栅极的Fowler-Nordheim隧穿，而向浮置栅极充以电子。
29.如权利要求20所述的与非闪存单元阵列，其中公共源极区保持在6至8伏的相对高的正电压，位线扩散保持在0伏，未选定单元的控制栅极和选择栅极偏压为7至9伏，邻近选定单元的选择栅极偏压为1至2伏，并且将10至12伏的高电压施加到选定单元的控制栅极，并耦接至浮置栅极，以形成浮置栅极与浮置栅极和邻近的一个分离栅极之间的衬底中的沟道区之间的编程路径，其中电子通过热载流子注入从沟道区输运至浮置栅极的圆形侧边。
30.如权利要求20所述的与非闪存单元阵列，其中公共源极区保持在0伏，位线扩散保持在1至3伏的电压，选定单元的控制栅极偏压为0伏，以在浮置栅极下形成擦除状态下的导通沟道和编程状态下的非导通沟道。
31.一种制造与非闪存单元阵列的方法，包括下述步骤：在硅衬底中的有源区上形成氧化层；在氧化层上形成第一硅层；在第一硅层上形成介电膜；在介电膜上形成第二硅层；蚀刻掉第二硅层的一部分以形成一行具有暴露侧壁的控制栅极；在控制栅极的侧壁上形成氧化物；使用控制栅极侧壁上的氧化物作为掩模，各向异性地蚀刻掉部分的第一硅层以形成浮置栅极，从而使浮置栅极与控制栅极自对准并比控制栅极横向延伸的更大；在浮置栅极的侧边以及氧化层的暴露部分上形成热氧化物；在热氧化物上沉积第三硅层；去除部分的第三硅层，以形成紧接着行的相对端处的控制栅极的选择栅极以及控制栅极之间的并与控制栅极自对准的分离栅极；在每一行的相对端处靠近选择栅极的有源区中形成位线扩散和公共源极扩散；以及，在行的上方形成位线和使位线与位线扩散互连的位线触点。
32.如权利要求31所述的方法，包括通过向堆叠在浮置栅极上的控制栅极施加相对负电压并向分离栅极施加相对正电压，同时使高电压耦接在控制栅极、浮置栅极和衬底之间，并使电子从浮置栅极迁移至分离栅极，从而形成从每个浮置栅极的圆形侧边穿过隧道氧化物向邻近的选择栅极延伸的擦除路径的步骤。
33.如权利要求31所述的方法，包括通过向位线扩散和衬底施加相对负电压，并向浮置栅极上方的控制栅极施加相对正电压，使得电子通过热载流子注入从沟道区行进至浮置栅极，并在浮置栅极上建立负电荷，从而形成在一个浮置栅极与衬底中下面的沟道区之间的编程路径的步骤。
34.一种制造与非闪存单元阵列的方法，包括下述步骤：在硅衬底中的有源区上形成氧化层；在氧化层上形成第一硅层；在第一硅层上形成介电膜；在介电膜上形成第二硅层；蚀刻掉第二硅层的一部分以形成一行具有暴露侧壁的控制栅极；在控制栅极的侧壁上形成氧化物；使用控制栅极侧壁上的氧化物作为掩模，各向异性地蚀刻掉部分的第一硅层以形成浮置栅极，从而使浮置栅极与控制栅极自对准并比控制栅极横向延伸的更大；在栅极之间的衬底中形成沟槽；在浮置栅极的侧边上、在沟槽的侧壁上、以及在衬底有源区的氧化层的暴露部分上形成热氧化物；在沟槽下的衬底中形成扩散区；在热氧化物上沉积第三硅层，并使其进入沟槽中；去除部分的第三硅层，以形成紧接着行的相对端处的控制栅极的选择栅极以及控制栅极之间的并与控制栅极自对准的分离栅极；在每一行的相对端处靠近选择栅极的有源区中形成位线扩散和公共源极扩散；以及，在行的上方形成位线和使位线与位线扩散互连的位线触点。
35.如权利要求34所述的方法，包括通过向浮置栅极上方的控制栅极施加相对负电压，并向邻近的选择栅极施加相对正电压，从而形成从每个浮置栅极的圆形侧边穿过隧道氧化物向邻近的选择栅极延伸的擦除路径的步骤。
36.如权利要求34所述的方法，包括形成一个浮置栅极与衬底中下面的沟道区之间的编程路径的步骤，电子可通过热载流子注入穿过该路径，从而建立浮置栅极上的负电荷。
37.如权利要求36所述的方法，其中通过对行保持位线为0伏，向邻近浮置栅极的分离栅极施加相对低的正电压，向行的与选择栅极相对的端处的源极扩散施加相对高的正电压，并向浮置栅极上的控制栅极施加相对高的正电压而形成编程路径。
38.如权利要求34所述的方法，包括通过向浮置栅极上方的控制栅极施加相对高的正电压，对行保持位线为0伏，向选择栅极施加相对低的正电压，并保持源极扩散为0伏，从而形成控制栅极与衬底中下面的沟道区之间的编程路径，由此在浮置栅极与下面的沟道区之间建立了相对较强的电场，这导致了电子从沟道区迁移至浮置栅极。
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Effective date of registration: 20070216 Address after: California, USA Applicant after: Xilikang Storage Technology Co. Address before: Hsinchu Science Industrial Park, Hsinchu, Taiwan Applicant before: Qianxun System Co.,Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20080409 |
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| CX01 | Expiry of patent term |