CN104600032B - 一种或非门闪存存储器的制作方法 - Google Patents
一种或非门闪存存储器的制作方法 Download PDFInfo
- Publication number
- CN104600032B CN104600032B CN201410855874.5A CN201410855874A CN104600032B CN 104600032 B CN104600032 B CN 104600032B CN 201410855874 A CN201410855874 A CN 201410855874A CN 104600032 B CN104600032 B CN 104600032B
- Authority
- CN
- China
- Prior art keywords
- layer
- isolation trench
- substrate
- oxide layer
- control grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 41
- 238000002360 preparation method Methods 0.000 title claims abstract description 26
- 239000010410 layer Substances 0.000 claims abstract description 343
- 238000002955 isolation Methods 0.000 claims abstract description 123
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 238000007667 floating Methods 0.000 claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 27
- 239000000126 substance Substances 0.000 claims abstract description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 238000003701 mechanical milling Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000005516 engineering process Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种或非门闪存存储器的制作方法，包括：形成有源区和深隔离槽，并在深隔离槽内形成隔离氧化层；形成浅隔离槽；在浅隔离槽内露出的基底表面形成沟道区、隧穿氧化层和浮栅层；刻蚀隔离氧化层；在浅隔离槽内形成层间介电质层和控制栅层；将相邻的两个浅隔离槽分为一组，刻蚀每组浅隔离槽之间的牺牲层和隔离氧化层；刻蚀牺牲层，露出基底；在控制栅层和隔离氧化层的侧壁形成侧壁薄膜层；形成公用源极线和漏极下层接触孔；刻蚀控制栅层，依次形成合金层和氮化硅层；形成漏极上层接触孔。本发明所述的或非门闪存存储器的制作方法使得或非门闪存存储器能够微缩至45纳米，且制作工艺简单、成本低。
Description
技术领域
本发明涉及半导体制作领域，具体涉及一种或非门闪存存储器的制作方法。
背景技术
闪存(FLASH)存储器具有不易流失以及可重复擦除读写的特性，此外还具有传输速度快和低耗电的特性，使得闪存存储器在便携式产品、资讯、通讯及消费性电子产品中的应用非常广泛。
非门闪存(NOR FLASH)存储器是一种主要的闪存存储器。现有技术中的或非门闪存存储器的制作方法在制作过程中将浮栅制备在基底平面上，此种结构限制了该或非门闪存存储器只能微缩到45纳米工艺结点，使得或非门闪存存储器的尺寸不能进一步地减小，从而限制了集成或非门闪存存储器的器件的尺寸；且通过先填充介电质，再在介电质表面由光刻定义出接触孔位置来制备接触孔，此方法对光刻工艺的精确度要求极高，并且受前道工艺的影响，使得接触孔的工艺窗口非常小，使得制作工艺复杂、成本高。
发明内容
本发明的目的在于提出一种或非门闪存存储器的制作方法，该制作方法能够解决现有技术的或非门闪存存储器只能微缩到45纳米，使得或非门闪存存储器的尺寸不能进一步减小，且制作工艺复杂、成本高的问题。
为达此目的，本发明采用以下技术方案：
一种或非门闪存存储器的制作方法，包括：
沿第一方向刻蚀半导体衬底，形成有源区和深隔离槽，并在所述深隔离槽内形成隔离氧化层，所述半导体衬底由基底和牺牲层依次层叠而成，所述深隔离槽延伸至所述基底之内；
沿第二方向刻蚀所述半导体衬底和所述隔离氧化层，形成浅隔离槽，所述浅隔离槽露出所述基底，所述浅隔离槽的深度小于所述深隔离槽的深度，所述浅隔离槽内的隔离氧化层的上表面高于所述基底；
在所述浅隔离槽内露出的所述基底表面自下而上形成沟道区、隧穿氧化层和浮栅层；
刻蚀隔离氧化层，使得所述隔离氧化层的高度降低；
在所述浅隔离槽内自下而上形成层间介电质层和控制栅层；
将相邻的两个所述浅隔离槽分为一组，刻蚀每组浅隔离槽之间的牺牲层和隔离氧化层，使得所述牺牲层和所述隔离氧化层的高度降低；
刻蚀牺牲层，露出所述基底；
在所述控制栅层和隔离氧化层的侧壁形成侧壁薄膜层；
在所述每组浅隔离槽之间的基底表面形成源极，在每相邻两组浅隔离槽之间的基底表面形成漏极，并在所述源极和所述漏极之上形成第一金属层，分别形成公用源极线和漏极下层接触孔；
刻蚀所述控制栅层，得到高度降低后的控制栅层，在所述高度降低后的控制栅层上依次形成合金层和氮化硅层；
沉积隔离层，在所述漏极下层接触孔之上刻蚀所述隔离层，形成漏极上层接触孔，并在所述漏极上层接触孔之内形成第二金属层。
进一步地，所述牺牲层包括自下而上依次叠加的氧化层和氮化硅层，所述沿第一方向刻蚀半导体衬底，形成有源区和深隔离槽之前，所述方法还包括：
提供硅衬底；
在所述硅衬底之上形成氧化层；
在所述硅衬底内注入P型离子，形成基底；
在所述氧化层之上形成氮化硅层。
进一步地，所述在所述深隔离槽内形成隔离氧化层包括：
在所述深隔离槽内填充隔离氧化层；
利用化学机械研磨工艺，去除多余的隔离氧化层，使得所述隔离氧化层与所述牺牲层的上表面平齐。
进一步地，所述在所述浅隔离槽内露出的所述基底表面自下而上形成沟道区、隧穿氧化层和浮栅层包括：
在所述浅隔离槽内露出的基底表面注入P型离子，形成沟道区；
在所述浅隔离槽内露出的基底之上形成隧穿氧化层；
在所述浅槽之内沉积浮栅层；
利用化学机械研磨工艺，去除多余的浮栅层，使得所述浮栅层与所述牺牲层的上表面平齐；
刻蚀所述浮栅层，露出所述浅隔离槽内的隔离氧化层。
进一步地，所述在所述浅隔离槽内自下而上形成层间介电质层和控制栅层包括：
在所述浅隔离槽和所述深隔离槽内形成层间介电质层；
在所述层间介电质层之上沉积控制栅层；
利用化学机械研磨工艺，去除多余的控制栅层，使得所述控制栅层与所述牺牲层的上表面平齐；
刻蚀所述控制栅层，露出所述深隔离槽内的隔离氧化层。
进一步地，所述在所述控制栅层和隔离氧化层的侧壁形成侧壁薄膜层包括：
在露出的基底表面沉积侧壁薄膜层；
刻蚀所述侧壁薄膜层，保留控制栅层和隔离氧化层侧壁的侧壁薄膜层。
进一步地，形成所述源极和所述漏极是通过在露出的基底表面注入N型离子制备而成的。
进一步地，所述在所述源极和所述漏极之上形成第一金属层包括：
沉积第一金属层；
利用化学机械研磨工艺，去除多余的第一金属层，使得所述第一金属层与所述控制栅层的上表面平齐。
进一步地，所述在所述漏极上层接触孔之内制备第二金属层包括：
沉积第二金属层；
利用化学机械研磨工艺，去除多余的第二金属层，使得所述第二金属层与所述隔离层的上表面平齐。
进一步地，所述氧化层、所述隔离氧化层、所述隧穿氧化层、所述层间介电质层、所述侧壁薄膜层和所述隔离层的材料为氧化硅，所述牺牲层的材料为氮化硅，所述浮栅层和所述控制栅层的材料为多晶硅，所述第一金属层和所述第二金属层的材料为钨。
本发明所述的或非门闪存存储器的制作方法将浮栅埋入基底内，能够使得在平面尺寸不变的条件下将隔离槽长度增加，满足器件运行需要，进而能够微缩至45纳米以下；先形成隔离槽，后形成栅极，能够实现作为埋入栅极的沟道的隔离槽与栅极的自对准，从而降低或非门闪存存储器的离散性，制作工艺简单；接触孔能够由隔离槽和有源区自定义，无需高等级的接触孔版图及光刻版，降低了制作成本及工艺难度。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例提供的非门闪存储器的制作方法的流程图。
图2-图12是本发明实施例提供的非门闪存储器的制作方法各步骤相对应的剖面示意图。
图2A、图2B和图2C分别是图2中沿A-A1、B-B1和C-C1的剖面图。
图3A、图3B、图3C和图3D分别是图3中沿A-A1、B-B1、C-C1和D-D1的剖面图。
图4A、图4B、图4C和图4D分别是图4中沿A-A1、B-B1、C-C1和D-D1的剖面图。
图5A、图5B、图5C和图5D分别是图5中沿A-A1、B-B1、C-C1和D-D1的剖面图。
图6A、图6B、图6C和图6D分别是图6中沿A-A1、B-B1、C-C1和D-D1的剖面图。
图7A、图7B、图7C、图7D和图7E分别是图7中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
图8A、图8B、图8C、图8D和图8E分别是图8中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
图9A、图9B、图9C、图9D和图9E分别是图9中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
图10A、图10B、图10C、图10D和图10E分别是图10中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
图11、图11A、图11B、图11C、图11D和图11E分别是图11中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
图12A、图12B、图12C、图12D和图12E分别是图12中沿A-A1、B-B1、C-C1、D-D1和E-E1的剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1是本发明实施例提供的非门闪存储器的制作方法的流程图，通过该或非门闪存存储器的制作方法制得的或非门闪存存储器可用于笔记本电脑、相机和手机等移动设备上，如图1所示，该或非门闪存存储器的制作方法包括以下步骤：
步骤101、沿第一方向刻蚀半导体衬底，形成有源区和深隔离槽，并在深隔离槽内形成隔离氧化层，半导体衬底由基底和牺牲层依次层叠而成，深隔离槽延伸至基底之内。
本步骤中，利用光刻和刻蚀工艺，形成有源区和深隔离槽。深隔离槽的侧面与底面的夹角可以为钝角。
其中，基底可以为注入P型离子的硅衬底，P型离子可以是硼离子；牺牲层的材料可以为氮化硅。
优选地，牺牲层包括自下而上依次叠加的氧化层和氮化硅层。氧化层的材料可以为氧化硅。
如图2、图2A、图2B和图2C所示，沿第一方向刻蚀半导体衬底，形成有源区2101和深隔离槽2102，并在深隔离槽2102内形成隔离氧化层204，半导体衬底由基底201、氧化层202和氮化硅层203依次层叠而成，深隔离槽2102延伸至基底201之内。
优选地，优选地，在深隔离槽内形成隔离氧化层包括以下步骤：
步骤1011、在深隔离槽内填充隔离氧化层。
本步骤中，利用化学气相沉积工艺在深隔离槽内填充隔离氧化层。
步骤1012、利用化学机械研磨工艺，去除多余的隔离氧化层，使得隔离氧化层上表面与牺牲层上表面平齐。
优选地，步骤101之前包括以下步骤：
步骤1001、提供硅衬底。
步骤1002、在硅衬底之上形成氧化层。
本步骤中，利用热扩散工艺，在硅衬底之上形成氧化层，形成的氧化层能够使得下一步在硅衬底内注入P型离子保持良好的均匀性。
步骤1003、在硅衬底内注入P型离子，形成基底。
本步骤中，利用离子注入工艺，在硅衬底内注入P型离子，形成或非门闪存存储器的P型阱区域。
步骤1004、在氧化层之上形成氮化硅层。
本步骤中，利用热扩散工艺，在氧化层之上形成氮化硅层，形成的氮化硅层首先可以作为刻蚀硅衬底的硬掩膜层，其次也是后续形成自对准栅极和自对准漏极接触孔的牺牲反版层。
步骤102、沿第二方向刻蚀半导体衬底和隔离氧化层，形成浅隔离槽，浅隔离槽露出基底，浅隔离槽的深度小于深隔离槽的深度，浅隔离槽内的隔离氧化层的上表面高于基底。
本步骤中，利用光刻和刻蚀工艺，形成浅隔离槽，浅隔离槽的底部位于基底内，浅隔离槽的深度小于深隔离槽的深度，浅隔离槽的侧面与底面的夹角可以为直角。由于刻蚀对基底和隔离氧化层具有选择比，即基底的刻蚀速度比隔离氧化层的刻蚀速度快，所以浅槽内的隔离氧化层表面高于氧化层表面。第二方向与第一方向可以为垂直关系。形成的浅隔离槽的作用是定义出栅极的位置。
如图3、图3A、图3B、图3C和图3D所示，沿第二方向刻蚀半导体衬底和隔离氧化层204，形成浅隔离槽2103，浅隔离槽2103露出基底201，浅隔离槽2103的深度小于深隔离槽2102的深度，浅隔离槽2103内的隔离氧化层的上表面高于基底201。
步骤103、在浅隔离槽内露出的基底表面自下而上形成沟道区、隧穿氧化层和浮栅层。
本步骤中，沟道区是通过在基底表面注入P型离子形成的，P型离子可以是硼；隧穿氧化层的材料可以为氧化硅；浮栅层的材料可以为多晶硅。
如图4、图4A、图4B、图4C和图4D所示，在浅隔离槽内露出的基底201表面自下而上形成沟道区205、隧穿氧化层206和浮栅层207。
优选地，步骤103包括以下步骤：
步骤1031、在浅隔离槽内露出的基底表面注入P型离子，形成沟道区。
本步骤中，利用离子注入工艺，在浅隔离槽内露出的基底表面注入P型离子，形成沟道区。
步骤1032、在浅隔离槽内露出的基底之上形成隧穿氧化层。
本步骤中，利用热扩散工艺在浅隔离槽内露出的基底之上形成隧穿栅氧层。
步骤1033、在浅槽之内沉积浮栅层。
本步骤中，利用热扩散工艺在浅隔离槽之内沉积浮栅层。
步骤1034、利用化学机械研磨工艺，去除多余的浮栅层，使得浮栅层与牺牲层的上表面平齐。
步骤1035、刻蚀浮栅层，露出浅隔离槽内的隔离氧化层。
本步骤中，刻蚀浮栅层，使得浮栅层与浅隔离槽内的隔离氧化层上表面平齐
步骤104、刻蚀隔离氧化层，使得隔离氧化层的高度降低。
本步骤中，刻蚀隔离氧化层，使得浅隔离槽内的隔离氧化层的高度低于浮栅层的高度，且高于氧化层的高度，露出浮栅层的侧壁，能够增加控制栅层与浮栅层之间的电容面积。
如图5、图5A、图5B、图5C和图5D所示，刻蚀隔离氧化层204，使得隔离氧化层204的高度降低。
步骤105、在浅隔离槽内自下而上形成层间介电质层和控制栅层。
本步骤中，层间介电质层的材料可以为氧化硅，层间介电质层作为浮栅层和控制栅层的隔离层；控制栅层的材料可以为多晶硅。
如图6、图6A、图6B、图6C和图6D所示，在浅隔离槽内自下而上形成层间介电质层208和控制栅层209。
优选地，步骤105包括以下步骤：
步骤1051、在浅隔离槽和深隔离槽内形成层间介电质层。
本步骤中，利用热扩散工艺，在浅隔离槽和深隔离槽内形成层间介电质层。
步骤1052、在层间介电质层之上沉积控制栅层。
本步骤中，利用热扩散工艺，在层间介电质层之上沉积控制栅层。
步骤1053、利用化学机械研磨工艺，去除多余的控制栅层，使得控制栅层与牺牲层的上表面平齐。
步骤1054、刻蚀控制栅层，露出深隔离槽内的隔离氧化层。
本步骤中，刻蚀控制栅层，使得控制栅层上表面与深隔离槽内的隔离氧化层上表面平齐。
步骤106、将相邻的两个浅隔离槽分为一组，刻蚀每组浅隔离槽之间的牺牲层和隔离氧化层，使得牺牲层和隔离氧化层的高度降低。
如图7、图7A、图7B、图7C、图7D和图7E所示，将相邻的两个浅隔离槽分为一组，刻蚀每组浅隔离槽之间的氮化硅层203和隔离氧化层204，使得氮化硅层203和隔离氧化层204的高度降低，形成源极走线所需的沟槽。
步骤107、刻蚀牺牲层和氧化层，露出基底。
如图8、图8A、图8B、图8C、图8D和图8E所示，采用湿法刻蚀工艺去除牺牲层和氧化层，露出基底201。
步骤108、在控制栅层和隔离氧化层的侧壁形成侧壁薄膜层。
本步骤中，形成的侧壁薄膜层能够隔离控制栅层和公用源极线以及漏极上层接触孔。侧壁薄膜层的材料可以为氧化硅。
如图9、图9A、图9B、图9C、图9D和图9E所示，在控制栅层209和隔离氧化层204的侧壁形成侧壁薄膜层210。
优选地，步骤108包括以下步骤：
步骤1081、在露出的基底表面沉积侧壁薄膜层。
本步骤中，利用化学气相沉积工艺，在露出的基底表面沉积侧壁薄膜层。
步骤1082、刻蚀侧壁薄膜层，保留控制栅层和隔离氧化层侧壁的侧壁薄膜层。
步骤109、在每组浅隔离槽之间的基底表面形成源极，在每相邻两组浅隔离槽之间的基底表面形成漏极，并在源极和漏极之上形成第一金属层，分别形成公用源极线和漏极下层接触孔。
本步骤中，源极和漏极是利用离子注入工艺，在露出的基底表面注入N型离子制备而成的；第一金属层的材料为钨。
如图10、图10A、图10B、图10C、图10D和图10E所示，在每组浅隔离槽之间的基底表面形成源极211，在每相邻两组浅隔离槽之间的基底表面形成漏极212，并在源极和漏极之上形成第一金属层213，分别形成公用源极线和漏极下层接触孔。
优选地，在源极和漏极之上形成第一金属层包括以下步骤：
步骤1091、沉积第一金属层。
本步骤中，沉积第一金属层，填满控制栅层与深隔离槽中的隔离氧化层之间的空隙。
步骤1092、利用化学机械研磨工艺，去除多余的第一金属层，使得第一金属层与控制栅层的上表面平齐。
步骤110、刻蚀控制栅层，得到高度降低后的控制栅层，在高度降低后的控制栅层上依次形成合金层和氮化硅层。
本步骤中，形成的合金层能够降低控制栅层的电阻；形成的氮化硅层能够形成控制栅层上方的刻蚀保护层，防止后续刻蚀漏极上层接触孔过程中可能对控制栅层造成的破坏。形成的合金层与氮化硅层的高度之和等于控制栅层降低的高度。
如图11、图11A、图11B、图11C、图11D和图11E所示，刻蚀控制栅层207，得到高度降低后的控制栅层，在高度降低后的控制栅层上依次形成合金层214和氮化硅层215。
优选地，步骤110包括以下步骤：
步骤1101、在控制栅层表面用合金物形成硅合金层。
步骤1102、利用化学气相沉积工艺，在合金层表面沉积氮化硅层。
步骤1103、刻蚀氮化硅层，露出第一金属层。
本步骤中，刻蚀氮化硅层，使得氮化硅层上表面与第一金属层上表面平齐。
步骤111、沉积隔离层，在漏极下层接触孔之上刻蚀隔离层，形成漏极上层接触孔，并在漏极上层接触孔之内形成第二金属层。
本步骤中，利用化学气相沉积工艺，形成隔离层；利用光刻和刻蚀工艺，形成漏极上层接触孔。隔离层的材料可以为氧化层；第二金属层的材料可以为钨。
如图12、图12A、图12B、图12C、图12D和图12E所示，沉积隔离层216，在漏极下层接触孔之上刻蚀隔离层，形成漏极上层接触孔，并在漏极上层接触孔之内形成第二金属层217。
优选地，在漏极上层接触孔之内制备第二金属层包括以下步骤：
步骤1201、沉积第二金属层。
步骤1202、利用化学机械研磨工艺，去除多余的第二金属层，使得第二金属层与隔离层的上表面平齐。
本发明实施例提供的或非门闪存存储器的制作方法将浮栅埋入基底内，能够使得在平面尺寸不变的条件下将隔离槽长度增加，满足器件运行需要，进而能够微缩至45纳米以下；先形成隔离槽，后形成栅极，能够实现作为埋入栅极的沟道的隔离槽与栅极的自对准，从而降低或非门闪存存储器的离散性，制作工艺简单；接触孔能够由隔离槽和有源区自定义，无需高等级的接触孔版图及光刻版，降低了制作成本及工艺难度。
上述仅为本发明的较佳实施例及所运用的技术原理。本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由权利要求的范围决定。
Claims (10)
1.一种或非门闪存存储器的制作方法，其特征在于，包括：
沿第一方向刻蚀半导体衬底，形成有源区和深隔离槽，并在所述深隔离槽内形成隔离氧化层，所述半导体衬底由基底和牺牲层依次层叠而成，所述深隔离槽延伸至所述基底之内；
沿第二方向刻蚀所述半导体衬底和所述隔离氧化层，形成浅隔离槽，所述浅隔离槽露出所述基底，所述浅隔离槽的深度小于所述深隔离槽的深度，所述浅隔离槽内的隔离氧化层上表面高于所述基底上表面；
在所述浅隔离槽内露出的所述基底表面自下而上形成沟道区、隧穿氧化层和浮栅层；
刻蚀隔离氧化层，使得所述隔离氧化层的高度降低；
在所述浅隔离槽内自下而上形成层间介电质层和控制栅层；
将相邻的两个所述浅隔离槽分为一组，刻蚀每组浅隔离槽之间的牺牲层和隔离氧化层，使得所述牺牲层和所述隔离氧化层的高度降低；
刻蚀牺牲层，露出所述基底；
在所述控制栅层和隔离氧化层的侧壁形成侧壁薄膜层；
在每组中的两个所述浅隔离槽之间的基底表面形成源极，在每相邻两组浅隔离槽之间的基底表面形成漏极，并在所述源极和所述漏极之上形成第一金属层，分别形成公用源极线和漏极下层接触孔；
刻蚀所述控制栅层，得到高度降低后的控制栅层，在所述高度降低后的控制栅层上依次形成合金层和氮化硅层；
沉积隔离层，在所述漏极下层接触孔之上刻蚀所述隔离层，形成漏极上层接触孔，并在所述漏极上层接触孔之内形成第二金属层。
2.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述牺牲层包括自下而上依次叠加的氧化层和氮化硅层，所述沿第一方向刻蚀半导体衬底，形成有源区和深隔离槽之前，所述方法还包括：
提供硅衬底；
在所述硅衬底之上形成氧化层；
在所述硅衬底内注入P型离子，形成基底；
在所述氧化层之上形成氮化硅层。
3.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述在所述深隔离槽内形成隔离氧化层包括：
在所述深隔离槽内填充隔离氧化层；
利用化学机械研磨工艺，去除多余的隔离氧化层，使得所述隔离氧化层与所述牺牲层的上表面平齐。
4.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述在所述浅隔离槽内露出的所述基底表面自下而上形成沟道区、隧穿氧化层和浮栅层包括：
在所述浅隔离槽内露出的基底表面注入P型离子，形成沟道区；
在所述浅隔离槽内露出的基底之上形成隧穿氧化层；
在所述浅隔离槽之内沉积浮栅层；
利用化学机械研磨工艺，去除多余的浮栅层，使得所述浮栅层与所述牺牲层的上表面平齐；
刻蚀所述浮栅层，露出所述浅隔离槽内的隔离氧化层。
5.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述在所述浅隔离槽内自下而上形成层间介电质层和控制栅层包括：
在所述浅隔离槽和所述深隔离槽内形成层间介电质层；
在所述层间介电质层之上沉积控制栅层；
利用化学机械研磨工艺，去除多余的控制栅层，使得所述控制栅层与所述牺牲层的上表面平齐；
刻蚀所述控制栅层，露出所述深隔离槽内的隔离氧化层。
6.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述在所述控制栅层和隔离氧化层的侧壁形成侧壁薄膜层包括：
在露出的基底表面沉积侧壁薄膜层；
刻蚀所述侧壁薄膜层，保留控制栅层和隔离氧化层侧壁的侧壁薄膜层。
7.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，形成所述源极和所述漏极是通过在露出的基底表面注入N型离子制备而成的。
8.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述在所述源极和所述漏极之上形成第一金属层包括：
沉积第一金属层；
利用化学机械研磨工艺，去除多余的第一金属层，使得所述第一金属层与所述控制栅层的上表面平齐。
9.根据权利要求1所述的或非门闪存存储器的制作方法，其特征在于，所述在所述漏极上层接触孔之内制备第二金属层包括：
沉积第二金属层；
利用化学机械研磨工艺，去除多余的第二金属层，使得所述第二金属层与所述隔离层的上表面平齐。
10.根据权利要求2所述的或非门闪存存储器的制作方法，其特征在于，所述氧化层、所述隔离氧化层、所述隧穿氧化层、所述层间介电质层、所述侧壁薄膜层和所述隔离层的材料为氧化硅，所述牺牲层的材料为氮化硅，所述浮栅层和所述控制栅层的材料为多晶硅，所述第一金属层和所述第二金属层的材料为钨。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410855874.5A CN104600032B (zh) | 2014-12-31 | 2014-12-31 | 一种或非门闪存存储器的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410855874.5A CN104600032B (zh) | 2014-12-31 | 2014-12-31 | 一种或非门闪存存储器的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104600032A CN104600032A (zh) | 2015-05-06 |
| CN104600032B true CN104600032B (zh) | 2017-10-03 |
Family
ID=53125714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410855874.5A Active CN104600032B (zh) | 2014-12-31 | 2014-12-31 | 一种或非门闪存存储器的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104600032B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878434A (zh) * | 2017-05-11 | 2018-11-23 | 北京兆易创新科技股份有限公司 | 一种nor型浮栅存储器及制备方法 |
| CN108878431A (zh) * | 2017-05-11 | 2018-11-23 | 北京兆易创新科技股份有限公司 | 一种nor型浮栅存储器及制备方法 |
| CN108695185B (zh) * | 2018-05-18 | 2020-07-17 | 上海华虹宏力半导体制造有限公司 | 检测对准偏移的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1246732A (zh) * | 1998-09-01 | 2000-03-08 | 日本电气株式会社 | 闪烁存储器、其写入和删除方法及其制造方法 |
| CN1495905A (zh) * | 2002-09-19 | 2004-05-12 | ǰѶϵͳ�ɷ�����˾ | 自对准分离栅极与非闪存及制造方法 |
| TWI234275B (en) * | 2001-05-25 | 2005-06-11 | Amic Technology Taiwan Inc | Method of fabricating a flash memory cell |
| CN103515391A (zh) * | 2012-06-29 | 2014-01-15 | 南亚科技股份有限公司 | 非易失性存储器单元及其制造方法 |
| CN103579249A (zh) * | 2012-08-08 | 2014-02-12 | 爱思开海力士有限公司 | 半导体存储器件及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101088061B1 (ko) * | 2005-10-24 | 2011-11-30 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
| KR100814408B1 (ko) * | 2007-04-04 | 2008-03-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 이의 제조 방법. |
-
2014
- 2014-12-31 CN CN201410855874.5A patent/CN104600032B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1246732A (zh) * | 1998-09-01 | 2000-03-08 | 日本电气株式会社 | 闪烁存储器、其写入和删除方法及其制造方法 |
| TWI234275B (en) * | 2001-05-25 | 2005-06-11 | Amic Technology Taiwan Inc | Method of fabricating a flash memory cell |
| CN1495905A (zh) * | 2002-09-19 | 2004-05-12 | ǰѶϵͳ�ɷ�����˾ | 自对准分离栅极与非闪存及制造方法 |
| CN103515391A (zh) * | 2012-06-29 | 2014-01-15 | 南亚科技股份有限公司 | 非易失性存储器单元及其制造方法 |
| CN103579249A (zh) * | 2012-08-08 | 2014-02-12 | 爱思开海力士有限公司 | 半导体存储器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104600032A (zh) | 2015-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10998326B2 (en) | Integrated assemblies and methods of forming integrated assemblies | |
| US20190221558A1 (en) | Three-dimensional memory device and fabrication method thereof | |
| TWI478290B (zh) | 雙閘極４ｆ２動態隨機存取記憶體ｃｈｃ單元及其製造方法 | |
| JP2021524157A (ja) | マルチスタック３次元メモリデバイスおよびその作製方法 | |
| CN102790055B (zh) | Dram结构及其制造方法与ic结构及其制造方法 | |
| US11158577B2 (en) | Methods for fabricating microelectronic devices with contacts to conductive staircase steps, and related devices and systems | |
| CN104600032B (zh) | 一种或非门闪存存储器的制作方法 | |
| US10153349B2 (en) | Methods and structures for a split gate memory cell structure | |
| CN104538366B (zh) | 一种或非门闪存存储器及其制作方法 | |
| TW201721808A (zh) | 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體 | |
| US20140319596A1 (en) | Selective gate oxide properties adjustment using fluorine | |
| CN103681283B (zh) | 制作凹入式信道存储晶体管装置的方法 | |
| US20150340286A1 (en) | Preventing Over-Polishing of Poly Gate in Metal-Gate CMP | |
| CN107768375B (zh) | 一种分裂栅的栅极形成方法 | |
| CN102610508A (zh) | 浮栅的制作方法 | |
| US20230371242A1 (en) | Method for fabricating semiconductor device with oxide semiconductor material | |
| CN105405809A (zh) | 一种快闪存储器的制造方法 | |
| WO2022082346A1 (en) | Three-dimensional memory devices with channel structures having plum blossom shape | |
| CN101388415A (zh) | 一种非易失性存储器及其制作方法 | |
| CN104576649A (zh) | 一种或非门闪存存储器 | |
| US20130099300A1 (en) | Floating Gate Structure of Flash Memory Device and Method for Fabricating the Same | |
| CN104600033B (zh) | 一种或非门闪存存储器及其制作方法 | |
| CN104766825B (zh) | 一种增大flash器件栅电容的方法及flash器件 | |
| US11088147B2 (en) | Apparatus with doped surfaces, and related methods with in situ doping | |
| US9240357B2 (en) | Method of fabricating semiconductor device having preliminary stacked structure with offset oxide etched using gas cluster ion |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094 Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |
|
| CP03 | Change of name, title or address |