JP2003078045A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ツインＭＯＮＯＳセルよりセル面積を縮小し、
ワード線間を短絡するような導電性残渣の発生を防止す
る。 【解決手段】第１のメモリゲート電極ＣＬ１，ＣＬ２を
形成する工程と、その一方の側面より外側の半導体領域
に、第１ビット線ＢＬ２として機能する領域Ｓ／Ｄを形
成する工程と第２のメモリゲート電極として機能する導
電性サイドウォールＳＷを、第１のメモリゲート電極Ｃ
Ｌ１，ＣＬ２の他方の側面に誘電体膜を介在させて形成
する工程と、その外側の半導体領域に第２ビット線ＢＬ
１，ＢＬ３として機能する領域Ｓ／Ｄを形成する工程と
を含む。ビット線となる領域Ｓ／Ｄを２回に分けて形成
するので、その幅をセル面積の増大なく揃えることがで
きる。また、ワード線加工時に分断するメモリゲート電
極がサイドウォール形状を有するので、その裾部に、ワ
ード線となる導電物質の残渣が発生し難い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、隣接したビット線
間に縦続接続した２つのメモリトランジスタを有し、当
該２つのメモリトランジスタそれぞれにデータを独立に
記憶可能な不揮発性半導体記憶装置と、その製造方法と
に関する。

【０００２】

【従来の技術】従来より、いわゆるＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor)型など、複数の誘
電体膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜
内の電荷トラップに蓄積する電荷量を制御することで情
報の記憶を行う不揮発性半導体記憶素子が知られてい
る。

【０００３】最近になって、従来のＣＨＥ(Channel Hot
Electron)注入方式によって電荷を離散的な電荷トラッ
プの分布領域の一部に注入できることに注目して、電荷
蓄積膜のソース側とドレイン側に２値情報を独立に書き
込むことにより、１メモリセル当たり２ビットを独立に
記憶可能な技術が報告された。

【０００４】たとえば“2000 Symposium on VLSI Techn
ology, pp.122-123 ”では、ソース側とドレイン側に電
荷蓄積膜を分離して設け、電荷蓄積膜上にメモリゲート
電極（当該論文では、制御電極と称されている）を設
け、かつ、メモリゲート電極間のチャネル中央部に電荷
保持能力を有しない単層の誘電体膜を介在させた状態で
ワードゲート電極を設けている。ワードゲート電極はワ
ード線に接続され、メモリゲート電極はワード線と直交
する方向に配線されて、ワードゲート電極とは独立に制
御される。このため、電荷注入の位置の制御性および電
荷注入効率を上げることができ、その結果、高速書き込
みを達成している。

【０００５】このメモリセルはツインＭＯＮＯＳセルと
称せられ、行方向に一定間隔で繰り返したワードゲート
電極を有し、その行方向両側の壁面にサイドウォール形
の導電層を有している。このサイドウォール形の導電層
の直下にＯＮＯ(Oxide-Nitride-Oxide) 膜、すなわち電
荷保持能力を有した電荷蓄積膜を有している。これに対
し、ワードゲート電極の直下には単層の誘電体膜が形成
され、そのため、この部分は電荷保持能力を有しない。
サイドウォール形の導電層とワードゲート電極をマスク
として、隣接するサイドウォール形の導電層間に表出す
る基板箇所にｎ型不純物を導入し、ソースまたはドレイ
ンとなるｎ⁺ 不純物領域を形成している。

【０００６】

【発明が解決しようとする課題】前記した論文には具体
的な製造方法は開示されていないが、このツインＭＯＮ
ＯＳセルは、以下に示す製造上および構造上の問題点が
ある。

【０００７】第１に、このツインＭＯＮＯＳセルでは、
ワードゲート電極を有したＭＯＳ型トランジスタを有
し、その分メモリセル面積が大きい。

【０００８】第２に、このツインＭＯＮＯＳセルでは、
構造上、ワード線間ショート不良が起きやすい。以下、
この不良の発生原因を説明する。ツインＭＯＮＯＳセル
におけるワードゲート電極は、最初は、列方向に長い平
行ライン状にパターンニングされる。このとき、通常、
ワードゲート電極材料を堆積した後、その上にレジスト
のパターンを形成し、このレジストをマスクとして異方
性が強いエッチング方法、たとえばＲＩＥ(Reactive Io
n Etching)によりワードゲート電極材料を加工する。レ
ジストパターンの断面形状は側面が順テーパとなるのが
普通であり、またエッチング時のレジストが多少なりと
も後退するため、加工後のワードゲート電極の側面も順
テーパとなる。また、レジストを用いないでエッチング
時に後退しない材料を用いても、エッチング時の側壁付
着物の影響等により、加工後のワードゲート電極の側面
に多少なりとも順テーパが出来やすい。このワードゲー
ト電極は、その後、たとえばワード線をパターンニング
する際に同時に加工しセル間で分離する必要がある。と
ころが、このとき既にワードゲート電極の側壁に対し絶
縁膜を介在させた状態でメモリゲート電極が形成されて
いるため台形状の断面形状を有した穴を掘りながら、ワ
ードゲート電極を選択的にエッチングにより除去しなけ
ればならない。したがって、このエッチング時に逆テー
パ状のメモリゲート電極の側面の下部側がエッチングさ
れ難く、この部分にメモリゲート電極に沿って導電性の
残渣が生じやすい。導電性の残渣が生じると、ワード線
間のショート不良となる。

【０００９】本発明の目的は、ツインＭＯＮＯＳセルと
同様に２つのメモリトランジスタを有したメモリセルに
おいて、セル面積を縮小し、かつ、ワード線間を短絡す
るような導電性残渣の発生を防止することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る不揮発性半導体記憶装置
の製造方法は、隣接した第１，第２ビット線間に縦続接
続された２つのメモリトランジスタを有した不揮発性半
導体記憶装置の製造方法であって、第１のメモリゲート
電極を、チャネルが形成される半導体上に電荷蓄積能力
を有したゲート誘電体膜を介在させて形成する工程と、
第１のメモリゲート電極の一方の側面より外側の半導体
領域に、第１ビット線として機能する第１のソース・ド
レイン領域を形成する工程と、電荷蓄積能力を有したゲ
ート誘電体膜を挟んで上記半導体に対峙し、第２のメモ
リゲート電極として機能する導電性サイドウォールを、
第１のメモリゲート電極の他方の側面に誘電体膜を介在
させて形成する工程と、導電性サイドウォールの外側の
半導体領域に、第２ビット線として機能する第２のソー
ス・ドレイン領域を形成する工程とを含む。

【００１１】上記目的を達成するために、本発明の第２
の観点に係る不揮発性半導体記憶装置の製造方法は、隣
接した２つのビット線間に縦続接続された２つのメモリ
トランジスタを含む不揮発性半導体記憶装置の製造方法
であって、電荷蓄積能力を有したゲート誘電体膜を、メ
モリトランジスタのチャネルが形成される半導体上に形
成する工程と、ゲート誘電体膜上に第１メモリゲート電
極を形成する工程と、第１のメモリゲート電極のパター
ンニング時にエッチオフされたゲート誘電体膜の上部層
を補う厚さの追加誘電体膜を全面に形成する工程と、第
１のメモリゲート電極の一方の側面に追加誘電体膜を介
在させて近接する第２のメモリゲート電極を、ゲート誘
電体膜上に形成する工程とを含む。好適に、上記第１の
メモリゲート電極の表面を熱酸化する工程を更に含む。

【００１２】上記目的を達成するために、本発明の第３
の観点に係る不揮発性半導体記憶装置の製造方法は、隣
接した第１，第２ビット線間に縦続接続された２つのメ
モリトランジスタからなるメモリセルが行列状に配置さ
れたメモリセルアレイを有した不揮発性半導体記憶装置
の製造方法であって、行方向のピッチが一つ置きに異な
るパターンを有した第１のメモリゲート電極を、チャネ
ルが形成される半導体上に、電荷蓄積能力を有したゲー
ト誘電体膜を介在させて形成する工程と、第１のメモリ
ゲート電極の狭ピッチ側スペース下方の半導体領域に、
第１ビット線として機能する第１のソース・ドレイン領
域を形成する工程と、第１のメモリゲート電極の両側面
に絶縁性サイドウォールを形成する工程と、広ピッチ側
の側面に形成された絶縁性サイドウォールを除去する工
程と、電荷蓄積能力を有したゲート誘電体膜を挟んで上
記半導体に対峙し、第２のメモリゲート電極として機能
する導電性サイドウォールを、絶縁性サイドウォールを
除去した広ピッチ側の側面に誘電体膜を介在させて形成
する工程と、隣接するメモリセルの２つの導電性サイド
ウォールの離間スペース下方の半導体領域に、第２ビッ
ト線として機能する第２のソース・ドレイン領域を形成
する工程とを含む。

【００１３】上記目的を達成するために、本発明の第４
の観点に係る不揮発性半導体記憶装置は、隣接した第
１，第２ビット線間に縦続接続された２つのメモリトラ
ンジスタを有し、当該２つのメモリトランジスタが、チ
ャネルが形成される半導体上に、電荷蓄積能力を有した
ゲート誘電体膜を介在させて形成された第１のメモリゲ
ート電極と、第１のメモリゲート電極の両側面に誘電体
膜を介在させて形成された２つの導電性サイドウォール
の一方からなり、電荷蓄積能力を有したゲート誘電体膜
を介在させて上記半導体上に形成された第２のメモリゲ
ート電極と、第２ゲート電極より外側の半導体領域と、
第２ゲート電極として機能しない他の導電性サイドウォ
ールの下方領域を含む半導体領域とにそれぞれ形成さ
れ、第１，第２ビット線として機能する２つのソース・
ドレイン領域とを有している。好適に、上記２つのソー
ス・ドレイン領域の幅が略等しい。

【００１４】上記目的を達成するために、本発明の第５
の観点に係る不揮発性半導体記憶装置は、隣接した第
１，第２ビット線間に縦続接続された２つのメモリトラ
ンジスタを有し、当該２つのメモリトランジスタが、チ
ャネルが形成される半導体上に形成され、電荷蓄積能力
を有したゲート誘電体膜と、ゲート誘電体膜上に形成さ
れた第１のメモリゲート電極と、第１のメモリゲート電
極の表面と、その周囲のゲート誘電体膜上に形成された
追加誘電体膜と、第１のメモリゲート電極の一方の側面
に追加誘電体膜を介在させて形成された第２のメモリゲ
ート電極とを有し、上記第１のメモリゲート電極直下の
ゲート誘電体膜構造と、上記第２のメモリゲート電極直
下のゲート誘電体膜構造とが略等しい。好適に、上記第
１のメモリゲート電極と上記追加誘電体膜との間に熱酸
化膜を有している。

【００１５】上記目的を達成するために、本発明の第６
の観点に係る不揮発性半導体記憶装置は、隣接した第
１，第２ビット線間に縦続接続された２つのメモリトラ
ンジスタからなるメモリセルが行列状に配置されたメモ
リセルアレイを有し、上記メモリセルが、チャネルが形
成される半導体上に電荷蓄積能力を有したゲート誘電体
膜を介在させて形成され、行方向のピッチが一つ置きに
異なるパターンを有した第１のメモリゲート電極と、第
１のメモリゲート電極の狭ピッチ側スペース下方の半導
体領域に形成され、第１ビット線として機能する第１の
ソース・ドレイン領域と、第１のメモリゲートの狭ピッ
チ側の側面に形成された絶縁性サイドウォールと、第１
のメモリゲート電極の広ピッチ側の側面に誘電体膜を介
在させて形成され、電荷蓄積能力を有したゲート誘電体
膜を挟んで上記半導体に対峙して第２ゲート電極として
機能する導電性サイドウォールと、隣接するメモリセル
の２つの導電性サイドウォールの離間スペース下方の半
導体領域に形成され、第２ビット線として機能する第２
のソース・ドレイン領域とを有している。

【００１６】これら第１から第６の観点に係る不揮発性
半導体記憶装置、その製造方法では、第１に、２つのメ
モリトランジスタが直列接続され、その間にＭＯＳ型ト
ランジスタを有しない。２つのメモリトランジスタのゲ
ート電極（メモリゲート電極）は誘電体膜を介して電気
的に分離されている。一方のメモリトランジスタの電荷
注入時に、他方のメモリゲート電極を、いわゆるサイド
ゲート電極として機能させ、電荷注入効率向上のバイア
ス設定が可能である。第２に、第１のソース・ドレイン
領域と第２のソース・ドレイン領域とを、セル面積を拡
張することなく同じ幅で形成しやすい。第３に、第２の
メモリゲート電極が導電性サイドウォールにより形成さ
れるので、その後、例えばワード線となる配線を形成す
る際に、この導電性サイドウォールを列方向に分離する
ときに導電性残渣が生じない。

【００１７】とくに第２，第５の観点に係る不揮発性半
導体記憶装置、その製造方法では、電荷蓄積層を有する
ゲート誘電体膜を最初に形成し、第１のメモリゲートの
形成時にエッチオフされるゲート誘電体膜の上部層を後
で追加する。すなわち、２つのメモリトランジスタのゲ
ート誘電体膜を構成する誘電体層のうち、電荷のトンネ
リングが行われる下部層や電荷蓄積層が同じプロセスに
て一括して形成される。したがって、２つのメモリトラ
ンジスタの特性が揃いやすい。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を、ｎ
型チャネルのメモリトランジスタを有し、メモリセルア
レイ方式がＶＧ(Vertual Ground)型の不揮発性メモリを
例として、図面を参照しながら説明する。

【００１９】第１実施形態 図１は第１実施形態に係るメモリセルアレイの一部の平
面図であり、図２（Ａ）は図１のＡ−Ａ線に沿った断面
図である。また、図２（Ｂ）は図１のメモリセルアレイ
部分に対応した等価回路図である。

【００２０】図２（Ｂ）に示すように、この不揮発性メ
モリの各メモリセルは、列方向の制御線ＣＬ１，ＣＬ
２，…の何れかにゲートが接続されたメモリトランジス
タＭＴａと、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…の何
れかにゲートが接続されたメモリトランジスタＭＴｂと
を１つずつ有している。この２種類のメモリトランジス
タＭＴａ，ＭＴｂは、隣接するビット線間、すなわちビ
ット線ＢＬ１とＢＬ２との間、あるいはビット線ＢＬ２
とＢＬ３との間に縦続接続されている。メモリトランジ
スタＭＴａのソースとドレインの一方が、偶数番目のビ
ット線ＢＬ２，…に接続され、メモリトランジスタＭＴ
ｂのソースとドレインの一方が、奇数番目のビット線Ｂ
Ｌ１，ＢＬ３，…に接続されている。両メモリトランジ
スタＭＴａ，ＭＴｂのソースとドレインの他方同士は、
間に他のトランジスタを介在させることなく、直接接続
されている。

【００２１】同一列に属するメモリセルＭＣ１１，ＭＣ
２１，ＭＣ３１…のメモリトランジスタＭＴａのゲート
が制御線ＣＬ１に接続されている。同様に、メモリセル
ＭＣ１２，ＭＣ２２，ＭＣ３２…のメモリトランジスタ
ＭＴａのゲートが制御線ＣＬ２に接続されている。同一
行に属するメモリセルＭＣ１１，ＭＣ１２，…のメモリ
トランジスタＭＴｂのゲートがワード線ＷＬ１に接続さ
れている。同様に、メモリセルＭＣ２１，ＭＣ２２，…
のメモリトランジスタＭＴｂのゲートがワード線ＷＬ２
に接続され、メモリセルＭＣ３１，ＭＣ３２，…のメモ
リトランジスタＭＴｂのゲートがワード線ＷＬ３に接続
されている。

【００２２】図２（Ａ）において、符号ＳＵＢは、ｐ型
の半導体基板、ｐ型のウエルまたはＳＯＩ(Silicon On
Insulator)層などｐ型の各種の半導体層を示している。
便宜上、以下、基板ＳＵＢという。基板ＳＵＢ内に、図
１に示すように列方向に長い並行ストライプのパターン
にて、ｎ型不純物が導入されたソース・ドレイン領域Ｓ
／Ｄが形成されている。これらのソース・ドレイン領域
Ｓ／Ｄは、例えばプロセスの最小線幅Ｆで同じ幅を有す
る。これらのソース・ドレイン領域Ｓ／Ｄがビット線Ｂ
Ｌ１，ＢＬ２，ＢＬ３，…を構成する。

【００２３】ソース・ドレイン領域Ｓ／Ｄ間のｐ型半導
体領域がメモリトランジスタのチャネル形成領域であ
る。各セル内に、このチャネル形成領域を共有するよう
に縦続接続した２つのメモリトランジスタＭＴａ，ＭＴ
ｂが形成されている。メモリトランジスタＭＴａのメモ
リゲート電極（第１のメモリゲート電極）を兼用した制
御線ＣＬ１，ＣＬ２が、チャネル形成領域上に第１のゲ
ート誘電体膜ＣＨＳ１を介在させた状態で形成されてい
る。制御線ＣＬ１，ＣＬ２の断面が四角形である。制御
線ＣＬ１，ＣＬ２の表面、制御線ＣＬ１，ＣＬ２周囲の
チャネル形成領域の表面およびソース・ドレイン領域Ｓ
／Ｄの表面上に、第２のゲート誘電体膜ＣＨＳ２が形成
されている。制御線ＣＬ１，ＣＬ２の互いに対向する側
面に、第２のゲート誘電体膜ＣＨＳ２を介在させた状態
で導電性サイドウォールＳＷが形成されている。また、
これらの導電性サイドウォールＳＷは、それぞれ第２の
ゲート誘電体膜ＣＨＳ２を挟んでチャネル形成領域と対
峙する。

【００２４】このように２つのメモリトランジスタＭＴ
ａ，ＭＴｂのメモリゲート電極は、その断面形状が非対
称となっている。そのゲート電極、すなわち制御線ＣＬ
１，ＣＬ２および導電性サイドウォールＳＷは、たとえ
ばＮ型不純物がドープされた多結晶珪素または非晶質珪
素などからなる。これらメモリトランジスタＭＴａ，Ｍ
Ｔｂのゲート電極間が、その離間方向の寸法を膜厚とす
る誘電体膜（第２のゲート誘電体膜ＣＨＳ２）により絶
縁分離されている。

【００２５】第１，第２のゲート誘電体膜ＣＨＳ１，Ｃ
ＨＳ２は、とくに図示しないが、たとえば３層の誘電体
膜から構成される。最下層のボトム膜および最上層のト
ップ膜は、たとえば、二酸化珪素、酸化窒化珪素(silic
on oxynitride)または電荷トラップが少ない窒化珪素な
どからなる。ボトム膜は基板との間で電位障壁として機
能し、トップ膜は、蓄積電荷がゲート側に抜けたり不要
な電荷がゲート側から電荷が入ることを防止する膜とし
て機能する。中間の膜には電荷トラップが多く含まれ、
主として電荷蓄積を担う膜として機能する。中間の膜
は、電荷トラップを多く含む窒化珪素や酸化窒化珪素、
あるいは金属酸化物からなる誘電体などにより構成され
る。なお、後述するように、ボトム膜は、通常、基板表
面や制御線表面を熱酸化して形成される。このとき、単
結晶珪素の熱酸化レートが、多結晶珪素や非晶質珪素の
熱酸化レートの２倍程度となる。したがって、単結晶珪
素（基板ＳＵＢ）上で必要な膜仕様とした第２のゲート
誘電体膜ＣＨＳ２は、その制御線表面部分が、より厚く
形成される。このため、十分なゲート間絶縁分離特性が
得られやすい。

【００２６】導電性サイドウォールＳＷ上および第２の
ゲート誘電体膜ＣＨＳ２上に、ワード線ＷＬが形成され
ている。ワード線ＷＬ１は、導電性サイドウォールＳＷ
と同じ多結晶珪素または非晶質珪素、または、導電性サ
イドウォールＳＷとの接触抵抗が小さい金属材料などか
らなる。図１に示すように、ワード線ＷＬ１，ＷＬ２，
ＷＬ３，…が、制御線ＣＬ１，ＣＬ２と直交する方向に
長い並行ストライプ状に形成されている。また、導電性
サイドウォールＳＷは、ワード線ＷＬ１，ＷＬ２，ＷＬ
３，…の直下にのみ形成され、セル間で分断されてい
る。

【００２７】このような構成のメモリセルは、２つのメ
モリトランジスタのゲートとなる制御線とワード線が、
第２のゲート誘電体膜ＣＨＳ２を挟んで交差している。
また、メモリトランジスタＭＴｂのゲートとして機能す
るワード線部分（導電性サイドウォールＳＷ）が、横方
向にも第２のゲート誘電体膜ＣＨＳ２を介在させた状態
で制御線に対面する。したがって、従来のツインＭＯＮ
ＯＳセルのように、２つのメモリトランジスタ間にＭＯ
Ｓ型トランジスタを有しない。制御線をゲートとするメ
モリトランジスタＭＴａは、ワード線下方のチャネル形
成領域とソース・ドレイン領域Ｓ／Ｄの一方との何れか
をソースとし、他をドレインとして動作する。ワード線
をゲートとするメモリトランジスタＭＴｂは、制御線下
方のチャネル形成領域ともう１つのソース・ドレイン領
域Ｓ／Ｄとの何れかをソースとし、他をドレインとして
動作する。

【００２８】書き込み時に、たとえばメモリセルＭＣ１
１のメモリトランジスタＭＴａに電子注入を行う場合
は、ビット線ＢＬ２に正のドレイン電圧、ビット線ＢＬ
１に基準電圧を印加し、ワード線ＷＬ１にチャネルを形
成する電圧範囲内で最適化された正電圧を印加し、制御
線ＣＬ１に正のゲート電圧を印加する。このとき、ビッ
ト線ＢＬ１のソース・ドレイン領域Ｓ／Ｄからチャネル
に供給された電子がチャネル内を加速され、ビット線Ｂ
Ｌ２をなすソース・ドレイン領域Ｓ／Ｄ側で高いエネル
ギーを得て、ボトム膜の電位障壁を越えてメモリトラン
ジスタＭＴａの第１のゲート誘電体膜ＣＨＳ１内に注入
され、蓄積される。なお、制御線とワード線との電圧値
を、メモリトランジスタＭＴｂのしきい値電圧に応じて
微調整することで、電子を第１のゲート誘電体膜ＣＨＳ
１内にソース側から効率よく注入する、いわゆるソース
サイド注入も可能である。第２メモリトランジスタＭＴ
ｂに電子を注入する場合は、制御線ＣＬ１とワード線Ｗ
Ｌ１間で電圧を切り替え、かつビット線ＢＬ１，ＢＬ２
間の電圧を切り替える。これにより、電子の供給側と電
子がエネルギー的にホットになる側が上記の場合と反対
となり、電子が第２メモリトランジスタＭＴｂに注入さ
れる。

【００２９】読み出し時には、読み出し対象のビットが
書き込まれたメモリトランジスタ側がソースとなるよう
にビット線ＢＬ１，ＢＬ２間に所定の読み出しドレイン
電圧を印加する。また、チャネルをオンさせ得るがメモ
リトランジスタＭＴａ，ＭＴｂのしきい値電圧を変化さ
せない程度に低く、かつ、それぞれ最適化された正の電
圧を、制御線ＣＬ１とワード線ＷＬ１に印加する。この
とき、読み出し対象ビットが書き込まれたメモリトラン
ジスタの蓄積電荷量、あるいは電荷の有無の違いに応じ
て、記憶情報がドレイン側のビット線の電流量あるいは
電位差に変換されて読み出される。もう一方のビットを
読み出す場合は、そのビットが書き込まれたメモリトラ
ンジスタ側がソースとなるように、ビット線電圧を切り
替え、また制御線とワード線の印加電圧を切り替えるこ
とにより、上記と同様に読み出しを行う。

【００３０】消去は、アバランシェブレイクダウンある
いはバンド間トンネル電流に起因して発生し、蓄積電荷
とは逆極性の高エネルギー電荷を注入することにより行
う。具体的に、制御線および／またはワード線とソース
・ドレイン領域Ｓ／Ｄとの間に、上記書き込み時とは逆
方向の電圧を印加する。たとえば、制御線および／また
はワード線に対し書き込み時とは逆極性のゲート電圧を
印加し、消去対象ビットに対応したソース・ドレイン領
域Ｓ／Ｄに対し上記ゲート電圧との電位差で当該ソース
・ドレイン領域Ｓ／Ｄが反転する電圧を印加する。これ
により起きた反転層でのブレークダウンにより、蓄積電
荷と逆極性の高エネルギー電荷が生じ、この高エネルギ
ー電荷の一部を電界により引き寄せて消去対象ビットに
対応したメモリトランジスタの電荷蓄積膜に注入する。
なお、他の消去方法としては、高エネルギー電荷を、基
板内部に設けたＰＮ接合で発生させることも可能であ
る。また、消去対象ビットの組合せに制約があるが、チ
ャネル全面ＦＮトンネリング消去も可能である。

【００３１】つぎに、メモリセルの製造方法を、図３
（Ａ）から図４（Ｃ）に示す断面図を参照しながら説明
する。

【００３２】ｐ型半導体の基板ＳＵＢ上に、たとえば、
熱酸化法により二酸化珪素膜（ボトム膜）を形成し、イ
ンキュベーション時間低減などを目的とし必要に応じて
少なくとも表面を窒化処理する。その上に、減圧ＣＶＤ
法などにより窒化珪素膜（主電荷蓄積膜）を形成し、さ
らに窒化珪素膜表面を熱酸化するか、高温ＣＶＤ法によ
り二酸化珪素膜（トップ膜）を形成する。以上より、図
３（Ａ）には簡略化して示すが、実際には３層構造を有
した第１のゲート誘電体膜ＣＨＳ１が基板ＳＵＢ上に形
成される。続いて、第１のゲート誘電体膜ＣＨＳ１上
に、制御線となる多結晶珪素膜ＣＬＦを堆積する。

【００３３】この多結晶珪素膜ＣＬＦ上にレジスト等の
マスク層を形成し、この積層膜をエッチングする。これ
により、図３（Ｂ）に示すように、制御線ＣＬ１，ＣＬ
２，…のパターンが、それぞれ第１のゲート誘電体膜Ｃ
ＨＳ１を介在させた状態で基板ＳＵＢ上に形成される。

【００３４】図３（Ｃ）に示すように、第２のゲート誘
電体膜ＣＨＳ２を、制御線ＣＬ１，ＣＬ２の表面上と、
その周囲の基板ＳＵＢ上に形成する。第２のゲート誘電
体膜ＣＨＳ２は、第１のゲート誘電体膜ＣＨＳ１と同様
な３層構造を有し、その形成方法も第１のゲート誘電体
膜ＣＨＳ１と同じとする。ただし、第１のゲート誘電体
膜ＣＨＳ１の形成時に基板表面に窒素原子が導入され、
第２のゲート誘電体膜ＣＨＳ２のボトム膜形成時に酸化
レートが変動することがある。これを防止するために、
第２のゲート誘電体膜ＣＨＳ２の形成の前に、基板表面
を薄く犠牲酸化し、その酸化膜を除去することにより、
窒素原子を含む基板表層を均一に除去する工程を付加し
てもよい。

【００３５】図４（Ａ）に示すように、制御線ＣＬ１，
ＣＬ２，…の離間スペースを行方向で１つ置きに開口す
るレジストＲ１を形成する。このレジストＲ１の開口部
内の制御線パターンを自己制御マスクとしてｎ型不純物
をイオン注入し、行方向で一つ置きにソース・ドレイン
領域Ｓ／Ｄ（第１のソース・ドレイン領域）を形成す
る。

【００３６】多結晶珪素などの導電材料を堆積し、これ
をエッチバックする。これにより、図４（Ｂ）に示すよ
うに、制御線ＣＬ１，ＣＬ２のそれぞれの側面に対し、
第２のゲート誘電体膜ＣＨＳ２を介在させた状態で近接
する導電性サイドウォールＳＷが形成される。

【００３７】図４（Ｃ）に示すように、先に形成した第
１のソース・ドレイン領域Ｓ／Ｄと、その上の導電性サ
イドウォール対を保護するパターンにて、レジストＲ２
を形成する。例えば、このレジストＲ２は、図４（Ａ）
のレジストＲ１の反転パターンとなっている。このレジ
ストＲ２をｎ型不純物をイオン注入する。このとき、レ
ジストＲ２の開口部内の導電性サイドウォールＳＷを自
己整合マスクとして不純物が基板に注入され、その結
果、その導電性サイドウォールＳＷの外側の基板領域
に、第２のソース・ドレイン領域Ｓ／Ｄが形成される。

【００３８】最後に、ワード線を形成する。すなわち、
多結晶珪素を厚く堆積して、これを図１に示すように行
方向に長い並行ストライプ状にパターンニングする。こ
のとき、同じ多結晶珪素からなり列方向に長いストライ
プ状の導電性サイドウォールＳＷが等間隔でセルごとに
分断される。以上により、メモリセルの基本構造が完成
する。その後、必要な工程を経て当該不揮発性メモリを
完成させる。

【００３９】第２実施形態 図５（Ａ）〜図６（Ｂ）は、第２実施形態に係る不揮発
性メモリセルの製造方法を示す断面図である。本実施形
態は、ＯＮＯ膜（ゲート誘電体膜）の形成方法に関す
る。メモリセルアレイの構成は第１実施形態と同様であ
り、図１の平面図、図２（Ｂ）の等価回路図は、本実施
形態においても適用される。

【００４０】このメモリセルの製造においては、まず、
図５（Ａ）に示すように、二酸化珪素などからなるボト
ム膜ＢＴＭ、窒化珪素などからなる主電荷蓄積膜ＣＳ、
二酸化珪素などからなるトップ膜ＴＯＰを基板ＳＵＢ上
に形成する。これらの膜の厚さおよび形成方法は、第１
実施形態の第１のゲート誘電体膜ＣＨＳ１と同様であ
る。続いて、このように形成されたゲート誘電体膜ＣＨ
Ｓ上に、第１実施形態と同様な方法により、制御線とな
る多結晶珪素などの導電膜ＣＬＦを堆積する。

【００４１】この導電膜ＣＬＦ上に例えばレジストのパ
ターンを形成して、これをマスクとしたエッチングによ
り、図５（Ｂ）に示すように、制御電極ＣＬ１，ＣＬ
２，…を形成する。導電層ＣＬＦが多結晶珪素からなる
本例の場合、この多結晶珪素のエッチングにおいて、ゲ
ート誘電体膜ＣＨＳを構成する二酸化珪素（トップ膜Ｔ
ＯＰおよびボトム膜ＢＴＭ）と窒化珪素膜（主電荷蓄積
膜ＣＳ）は耐性がある。ところが、エッチング時に発生
する付着物を除去する過程で、トップ膜ＴＯＰがエッチ
オフされる。このとき窒化珪素からなる主電荷蓄積膜Ｃ
Ｓはエッチングされないので、その下のボトム膜ＢＴＭ
も保護される。

【００４２】レジストを除去後、表出した制御線の表面
を熱酸化する。このとき窒化珪素の表面は殆ど熱酸化さ
れないので、図６（Ａ）に示すように、制御線ＣＬ１，
ＣＬ２，…の表面にのみ二酸化珪素からなる熱酸化膜Ｔ
ＯＸが選択的に形成される。

【００４３】図６（Ｂ）に示すように、ＣＶＤ法により
全面に二酸化珪素膜を形成する。この二酸化珪素膜は、
先の制御線のパターンニング時にエッチオフされたトッ
プ膜ＴＯＰと同じ材質で、これを補う厚さだけ形成され
る。これにより、ゲート誘電体膜ＣＨＳにおいては、再
びトップ膜ＴＯＰ’が形成されたことになる。また、制
御線の表面には、熱酸化膜ＴＯＸとトップ膜ＴＯＰ’と
が積層され、その結果、後述する導電性サイドウォール
との絶縁分離が十分となる。なお、絶縁分離特性を上げ
るには、熱酸化膜ＴＯＸの厚さを増加させることにより
調整が可能である。また、このトップ膜ＴＯＰ’は、Ｈ
ＴＯ膜としてもよい。

【００４４】これ以後の工程は、図４（Ａ）〜（Ｃ）と
同じである。本実施形態では、第１実施形態と同様な利
点、すなわちセル面積が小さく、導電性残渣の発生もな
いということに加え、以下の利点がある。第１に、図４
（Ｂ）で導電性サイドウォールＳＷを形成したときに、
その直下のゲート誘電体膜構造が、制御線直下のゲート
誘電体膜構造とほぼ等しくなる。これは、メモリトラン
ジスタの特性をセル内で揃えることに寄与し、特性のバ
ラツキを抑制する意味で大きな利点となる。

【００４５】第２に、制御線周囲の窒化珪素膜（主電荷
蓄積膜ＣＳ）を除去しないので、そのエッチング時に基
板にダメージが入り難くなる。さらに、制御線周囲の基
板領域に再度ＯＮＯ膜を形成する第１実施形態のよう
に、その２回目のＯＮＯ膜形成において、ボトム膜ＢＴ
Ｍ形成時の酸化レートが遅くなったりすることがなく、
これらの点でも特性のバラツキを抑制できる。第３に、
この酸化レートの変動を防止するために、第１実施形態
で説明したように犠牲酸化を行う必要もなく、また、Ｏ
ＮＯ膜の形成も１度で済むことから、製造工程を簡素化
することが可能となる。

【００４６】第４に、熱履歴が緩和されるという利点が
ある。第１実施形態では、窒化珪素の形成時のインキュ
ベーション時間を低減するために、ボトム膜ＢＴＭの表
面を１０００℃以上の高温で熱窒化する処理を必要と
し、この高温熱窒化処理を、第１のゲート誘電体膜ＣＨ
Ｓ１形成時と、第２のゲート誘電体膜ＣＨＳ２時で合計
２回も行っていた。これに対し、本実施形態では、この
１０００℃以上の高温熱窒化処理は、最初のボトム膜形
成時に１回行うだけでよい。また、本実施形態で新たに
必要となった制御電極の熱酸化工程は９００℃程度であ
り、トップ膜ＴＯＰ’のＣＶＤ時には更に低い７００℃
温度で済む。

【００４７】第３実施形態 本実施形態は、第２実施形態と同じＯＮＯ膜（ゲート誘
電体膜）の形成方法を踏襲し、さらにサイドウォールの
材料および形成方法に変更を加えたものである。メモリ
セルアレイの構成は第１，第２実施形態と同様であり、
図１の平面図、図２（Ｂ）の等価回路図は、本実施形態
においても適用される。

【００４８】図７は、第３実施形態に係るメモリセルア
レイの一部を示す断面図である。この断面図には、ワー
ド線と平行な行方向の約３セル分を示す。このメモリセ
ルアレイでは、第１，第２実施形態においてゲート誘電
体膜ＣＨＳを挟んでチャネル形成領域と対峙しないため
にメモリゲートとして機能しない導電性サイドウォール
ＳＷを、絶縁性サイドウォールＳＷ１に置き換えてい
る。

【００４９】図１において、全てのソース・ドレイン領
域Ｓ／Ｄの幅を同じに設計すると、制御線ＣＬ１とＣＬ
２との間のサイドウォールＳ／Ｄは、ビット線ＢＬ２を
なすソース・ドレイン領域Ｓ／Ｄ上に重ねて配置されて
いる。ところが、制御線ＣＬ２と図示しない更に右隣の
制御線ＣＬ３との間のサイドウォールＳ／Ｄは、メモリ
ゲート電極として機能させる必要性から、ビット線ＢＬ
３をなすソース・ドレイン領域Ｓ／Ｄの外側に配置され
ている。この関係は制御線ＣＬ３と制御線ＣＬ４との間
のサイドウォール、制御線ＣＬ４と制御線ＣＬ５との間
のサイドウォールに関しても同じである。したがって、
制御線ＣＬ１，ＣＬ２，…は、２種類の配線ピッチが交
互に繰り返された並行ストライプ状のパターンを有す
る。

【００５０】このような配線ピッチが異なるパターンを
微細化すると、一般に、出来上がりパターンの幅方向断
面形状において、狭ピッチ側と広ピッチ側とのテーパ角
度に差が生じやすい。すなわち、図７に示すように、制
御線ＣＬ１，ＣＬ２，ＣＬ３，…のそれぞれは、その狭
ピッチ側の側面が比較的垂直に近いのに対して、広ピッ
チ側の側面はよりなだらかな順テーパとなっている。

【００５１】ところで、狭ピッチ側の側面に形成された
サイドウォールＳ／Ｄは、ソース・ドレイン領域Ｓ／Ｄ
の上方に配置されメモリゲートとして機能させない。し
たがって、除去しても構わない。とくに、ビット線とワ
ード線間寄生容量を低減したい場合、この狭ピッチ側の
側面に形成されたサイドウォールＳ／Ｄを積極的に除去
したい場合もある。そのような場合に、この狭ピッチ側
の導電性サイドウォールＳＷを選択的に除去すると、こ
の部分での導電物質の残渣発生が問題となる。つまり、
この部分の導電性サイドウォールＳＷを除去した後に、
比較的垂直に近い制御線の狭ピッチ側の面が表出する。
ワード線形成時に、この面を埋め込むように多結晶珪素
などの導電材料が充填された後、その導電材料をワード
線のパターンに加工する。そのときのエッチングでは、
比較的垂直な制御線の狭ピッチ側の面の下部に導電材料
が残りやすくなる。この導電物質の残渣が発生すると、
ワード線間ショート不良が多発する。

【００５２】本実施形態に示すメモリセルでは、図７に
示すように、制御線の狭ピッチ側に、導電性サイドウォ
ールに代えて絶縁性サイドウォールＳＷ１を形成してい
る。サイドウォールの背面はなだらかにラウンドした順
テーパ形状を有するため、その背面同士の間に充填され
た導電物質を除去する場合に、導電物質の残渣が発生し
にくい。また、サイドウォールが絶縁性であることか
ら、ビット線とワード線間寄生容量が低減される。

【００５３】その他の基本的な構造は、第２実施形態と
ほぼ同じである。すなわち、ＯＮＯ膜（ゲート誘電体膜
ＣＨＳ）の形成は基本的に１回とし、制御線ＣＬ１，Ｃ
Ｌ２，ＣＬ３，…のパターン時にエッチオフされるトッ
プ膜ＴＯＰを補う膜ＴＯＰ’が、制御線の表面を含む全
面に形成されている。また、メモリゲート間の絶縁特性
向上のための熱酸化膜ＴＯＸが各制御線の表面に形成さ
れている。この実施形態における熱酸化膜ＴＯＸは、絶
縁性サイドウォールＳＷ１の片側を除去した状態で形成
されるため、制御線の広ピッチ側の側面と上面とに形成
されている。制御線の広ピッチ側の側面には、これらの
絶縁膜ＴＯＸ，ＴＯＰ’を介在させた状態で導電性サイ
ドウォールＳＷ２が形成されている。導電性サイドウォ
ールＳＷ２は、第１，第２実施形態におけるサイドウォ
ールＳＷと同様、ワード線ＷＬに電気的に接続され、メ
モリゲートとして機能する。

【００５４】図８（Ａ）〜図１０（Ｃ）は、第３実施形
態に係る不揮発性メモリセルの製造方法を示す断面図で
ある。このメモリセルの製造においては、まず、二酸化
珪素などからなるボトム膜ＢＴＭ、窒化珪素などからな
る主電荷蓄積膜ＣＳ、二酸化珪素などからなるトップ膜
ＴＯＰを基板ＳＵＢ上に形成する。これらの膜の厚さお
よび形成方法は、第１実施形態の第１のゲート誘電体膜
ＣＨＳ１と同様である。続いて、このように形成された
ゲート誘電体膜ＣＨＳ上に、第１実施形態と同様な方法
により、制御線となる多結晶珪素などの導電膜ＣＬＦを
堆積する。導電膜ＣＬＦ上にレジストＲ３を形成し、こ
れをマスクとしたエッチングにより制御電極ＣＬ１，Ｃ
Ｌ２，…を形成する。

【００５５】図８（Ａ）は、このエッチング後の断面図
である。前述したように、このエッチング時に発生する
付着物を除去する過程で、トップ膜ＴＯＰがエッチオフ
される。このとき窒化珪素からなる主電荷蓄積膜ＣＳは
エッチングされないので、その下のボトム膜ＢＴＭも保
護される。

【００５６】レジストＲ３を除去後、図８（Ｂ）に示す
ように、表出した制御線ＣＬ１，ＣＬ２，ＣＬ３，…上
に、その狭ピッチ側のスペースを少なくとも開口するレ
ジストＲ４を形成する。このレジストＲ４をマスクとし
たｎ型不純物のイオン注入により、狭ピッチ側のスペー
ス下方の基板表面に、ソース・ドレイン領域Ｓ／Ｄが形
成される。

【００５７】レジストＲ４を除去後、全面に例えば二酸
化珪素などの誘電体をＣＶＤし、これをエッチバックす
る。これにより、図８（Ｃ）に示すように、制御線ＣＬ
１，ＣＬ２，ＣＬ３，…の狭ピッチ側垂壁に絶縁性サイ
ドウォールＳＷ１が形成され、同時に、広ピッチ側テー
パ壁に絶縁性サイドウォールＳＷ１’が形成される。

【００５８】図９（Ａ）に示すように、狭ピッチ側の絶
縁性サイドウォールＳＷ１を保護し、広ピッチ側の絶縁
性サイドウォールＳＷ１’を露出させるパターンのレジ
ストＲ５を形成する。続いて、このレジストＲ５をマス
クとしたエッチングにより、広ピッチ側の絶縁性サイド
ウォールＳＷ１’を選択的に除去する。例えば絶縁性サ
イドウォールＳＷ１，ＳＷ１’が二酸化珪素からなる場
合に、このエッチャントとして弗酸を含有する薬液を用
いたディップ式またはパドル式のウエットエッチングを
行うことができる。

【００５９】レジストＲ５を除去し、制御線ＣＬ１，Ｃ
Ｌ２，ＣＬ３，…の露出表面を熱酸化する。このとき窒
化珪素の表面は殆ど熱酸化されないので、図９（Ｃ）に
示すように、制御線ＣＬ１，ＣＬ２，…の表面にのみ二
酸化珪素からなる熱酸化膜ＴＯＸが選択的に形成され
る。また、この熱酸化膜ＴＯＸは、絶縁性サイドウォー
ルＳＷ１により保護された狭ピッチ側垂壁には形成され
ず、制御線の上面と広ピッチ側テーパ壁に形成される。

【００６０】図１０（Ａ）に示すように、ＣＶＤ法によ
り全面に二酸化珪素膜を形成する。この二酸化珪素膜
は、先の制御線のパターンニング時にエッチオフされた
トップ膜ＴＯＰと同じ材質で、これを補う厚さだけ形成
される。これにより、ゲート誘電体膜ＣＨＳにおいて
は、再びトップ膜ＴＯＰ’が形成されたことになる。ま
た、制御線の表面には、熱酸化膜ＴＯＸとトップ膜ＴＯ
Ｐ’とが積層され、その結果、後述する導電性サイドウ
ォールとの絶縁分離が十分となる。なお、絶縁分離特性
を上げるには、熱酸化膜ＴＯＸの厚さを増加させること
により調整が可能である。また、このトップ膜ＴＯＰ’
は、ＨＴＯ膜としてもよい。

【００６１】全面にワードゲートとなる導電膜、例えば
多結晶珪素をＣＶＤにより厚く堆積し、これをエッチバ
ックする。これにより、図１０（Ｂ）に示すように、絶
縁性サイドウォールを除去した広ピッチ側のテーパ壁に
導電性サイドウォールＳＷ２が形成されるとともに、狭
ピッチ側のスペースが導電物質（多結晶珪素）により埋
め込まれる。この状態でｎ型不純物をイオン注入する
と、図１０（Ｃ）に示すように、広ピッチ側のスペース
下方にソース・ドレイン領域Ｓ／Ｄが形成される。この
ソース・ドレイン領域Ｓ／Ｄは、先に形成した狭ピッチ
側スペース下方のソース・ドレイン領域と同じ幅、同じ
濃度プロファイルとするのが望ましい。なお、図１０
（Ｂ）の段階で狭ピッチ側スペースに多結晶珪素が余り
残らない場合には、この狭ピッチ側スペースを保護する
レジストを形成してから、図１０（Ｃ）に示すように、
広ピッチ側にソース・ドレイン領域Ｓ／Ｄを形成すると
よい。

【００６２】これ以後の工程は、第１，第２実施形態と
同様にワード線を形成して、図７の断面形状を得る。

【００６３】本実施形態では、第１と同様な利点、すな
わちセル面積が小さく、導電性残渣の発生がない。ま
た、第２実施形態に記述した第１から第４の種々の利点
が得られる。しかも、前記したように導電性残渣の発生
を有効に防止しながら、ビット線とワード線との間の寄
生容量を低減できるという利点も得られる。

【００６４】第１から第３実施形態では、本発明の技術
的思想の範囲内で種々の改変が可能である。メモリトラ
ンジスタはＭＯＮＯＳ型に限定されない。たとえば、メ
モリトランジスタをＭＮＯＳ型とするために、ゲート誘
電体膜ＣＨＳをボトム膜と窒化膜との２層としてもよ
い。例えば、メモリセルアレイ構造はＶＧ型に限定され
ず、分離ソース線型としてもよい。素子を電気的に分離
するために誘電体分離層を形成してもよい。また、電荷
蓄積手段は、誘電体膜を積層する際に積層膜内に離散的
に発生する電荷トラップに限定されず、積層膜内に埋め
込んだ小粒径のシリコン微結晶であってもよい。また、
電荷蓄積手段を電荷蓄積膜内に埋め込まれた多結晶珪素
の層から構成して、メモリトランジスタをＦＧ型として
もよい。この場合、電荷蓄積膜を、２つのメモリトラン
ジスタＭＴａ，ＭＴｂで共有できず、また、セル間でも
分離する必要がある。

【００６５】

【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその製造方法によれば、従来例のようにＭＯＳトラ
ンジスタが省略され、メモリセル面積が小さくできる。
また、ワード線となる導電層のパターンニング時に導電
物質の残渣が発生しないことから、電極間ショート不良
の発生が有効に防止される。また、電荷蓄積能力を有し
たゲート誘電体膜の形成を基本的に１回で済ませる製造
方法を採用した場合、２回の形成を行う場合と比較して
プロセスに起因した特性変動を抑制し、製造工程数を削
減できるなど、種々の利点が得られる。さらに、制御線
の幅方向の一方にメモリゲート電極となる導電性サイド
ウォールを形成し、他方のサイドウォールを絶縁性とし
た場合、上記導電物質の残渣発生を防止しながら、ビッ
ト線とワード線との寄生容量を低減できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るメモリセルアレイの一
部の平面図である。

【図２】（Ａ）は、本発明の第１実施形態に係るメモリ
セルアレイに係る、図１のＡ−Ａ線に沿った断面図であ
る。（Ｂ）は、本発明の実施形態に係るメモリセルアレ
イの等価回路図である。

【図３】（Ａ）〜（Ｃ）は、本発明の第１実施形態に係
るメモリセルアレイの製造において、第２のゲート誘電
体膜の形成までを示す断面図である。

【図４】（Ａ）〜（Ｃ）は、本発明の第１実施形態に係
るメモリセルアレイの製造において、図３（Ｃ）に続く
工程から、２回目のソース・ドレイン領域形成時のイオ
ン注入工程までを示す断面図である。

【図５】（Ａ）および（Ｂ）は、本発明の第２実施形態
に係るメモリセルアレイの製造において、制御線のパタ
ーンニング工程までを示す断面図である。

【図６】（Ａ）および（Ｂ）は、本発明の第２実施形態
に係るメモリセルアレイの製造において、制御線のパタ
ーンニング時にエッチオフされたトップ膜を補う誘電体
膜の形成までを示す断面図である。

【図７】本発明の第３実施形態に係るメモリセルアレイ
の行方向断面図である。

【図８】（Ａ）〜（Ｃ）は、本発明の第３実施形態に係
るメモリセルアレイの製造において、絶縁性サイドウォ
ールの形成までを示す断面図である。

【図９】（Ａ）〜（Ｃ）は、本発明の第３実施形態に係
るメモリセルアレイの製造において、図８（Ｃ）に続く
工程から、制御線表面の熱酸化膜の形成までを示す断面
図である。

【図１０】（Ａ）〜（Ｃ）は、本発明の第３実施形態に
係るメモリセルアレイの製造において、図９（Ｃ）に続
く工程から、２回目のソース・ドレイン領域形成時のイ
オン注入工程までを示す断面図である。

【符号の説明】

ＭＴａ，ＭＴｂ…メモリトランジスタ、ＭＣ１１等…メ
モリセル、ＷＬ，ＷＬ１〜ＷＬ３…ワード線、ＣＬ１，
ＣＬ２…制御線（第１のメモリゲート電極）、ＢＬ１〜
ＢＬ３…ビット線、ＳＵＢ…基板（チャネルが形成され
る半導体）、ＣＨＳ，ＣＨＳ１，ＣＨＳ２…電荷蓄積能
力を有したゲート誘電体膜、ＴＯＰ’…ゲート誘電体膜
の上部層を補う膜、ＳＷ，ＳＷ２…導電性サイドウォー
ル（第２のメモリゲート電極）、ＳＷ１…絶縁性サイド
ウォール、Ｓ／Ｄ…ソース・ドレイン領域、ＴＯＸ…熱
酸化膜。

Claims (14)

【特許請求の範囲】
1. 【請求項１】隣接した第１，第２ビット線間に縦続接続
   された２つのメモリトランジスタを有した不揮発性半導
   体記憶装置の製造方法であって、 第１のメモリゲート電極を、チャネルが形成される半導
   体上に電荷蓄積能力を有したゲート誘電体膜を介在させ
   て形成する工程と、 第１のメモリゲート電極の一方の側面より外側の半導体
   領域に、第１ビット線として機能する第１のソース・ド
   レイン領域を形成する工程と、 電荷蓄積能力を有したゲート誘電体膜を挟んで上記半導
   体に対峙し、第２のメモリゲート電極として機能する導
   電性サイドウォールを、第１のメモリゲート電極の他方
   の側面に誘電体膜を介在させて形成する工程と、 導電性サイドウォールの外側の半導体領域に、第２ビッ
   ト線として機能する第２のソース・ドレイン領域を形成
   する工程とを含む不揮発性半導体記憶装置の製造方法。
2. 【請求項２】電荷蓄積能力を有した第１のゲート誘電体
   膜と上記第１のメモリゲート電極との積層パターンを上
   記半導体上に形成する工程と、 電荷保持能力を有した第２のゲート誘電体膜を、積層パ
   ターン周囲の半導体表面上および第１のメモリゲート電
   極の表面上に形成する工程と、 第１ビット線として機能する上記第１のソース・ドレイ
   ン領域を、積層パターンの一方の側面より外側の半導体
   領域に形成する工程とを含む請求項１記載の不揮発性半
   導体記憶装置の製造方法。
3. 【請求項３】電荷蓄積能力を有した上記ゲート誘電体膜
   を上記半導体上に形成する工程と、 ゲート誘電体膜上に導電膜を堆積しパターンニングし
   て、上記第１のメモリゲート電極を形成する工程と、 第１のメモリゲート電極のパターンニング時にエッチオ
   フされたゲート誘電体膜の上部層を補う厚さの追加誘電
   体膜を全面に形成する工程とを含む請求項１記載の不揮
   発性半導体記憶装置の製造方法。
4. 【請求項４】上記第１のメモリゲート電極の表面を熱酸
   化する工程を更に含む請求項３記載の不揮発性半導体記
   憶装置の製造方法。
5. 【請求項５】上記不揮発性半導体記憶装置は、上記縦続
   接続された２つのメモリトランジスタからなるメモリセ
   ルが行列状に配置されたメモリセルアレイを有し、 上記製造方法が以下の諸工程、すなわち、 上記第１のメモリゲート電極を、行方向のピッチが一つ
   置きに異なるパターンにて形成する工程と、 上記第１のソース・ドレイン領域が形成された狭ピッチ
   側の第１のメモリゲート電極の側面と、他方の広ピッチ
   側の側面との双方に、絶縁性サイドウォールを形成する
   工程と、 広ピッチ側の側面に形成された絶縁性サイドウォールを
   除去する工程と、 上記第２のメモリゲート電極として機能する導電性サイ
   ドウォールを、絶縁性サイドウォールを除去した広ピッ
   チ側の側面に誘電体膜を介在させて形成する工程と、 上記第２のソース・ドレイン領域を、隣接するメモリセ
   ルの２つの導電性サイドウォールの離間スペース下方の
   半導体領域に形成する工程とを含む請求項１記載の不揮
   発性半導体記憶装置の製造方法。
6. 【請求項６】上記第２のメモリゲート電極に電圧を供給
   する配線を形成する工程を更に含み、 当該配線の形成工程が、 上記導電性サイドウォールに電気的に接続する導電層を
   堆積する工程と、 当該導電層を上記第１のメモリゲート電極と交差するよ
   うにパターンニングする工程と、 導電性サイドウォールの当該配線パターンより外側の部
   分を除去する工程とを含む請求項１記載の不揮発性半導
   体記憶装置の製造方法。
7. 【請求項７】隣接した２つのビット線間に縦続接続され
   た２つのメモリトランジスタを含む不揮発性半導体記憶
   装置の製造方法であって、 電荷蓄積能力を有したゲート誘電体膜を、メモリトラン
   ジスタのチャネルが形成される半導体上に形成する工程
   と、 ゲート誘電体膜上に第１メモリゲート電極を形成する工
   程と、 第１のメモリゲート電極のパターンニング時にエッチオ
   フされたゲート誘電体膜の上部層を補う厚さの追加誘電
   体膜を全面に形成する工程と、 第１のメモリゲート電極の一方の側面に追加誘電体膜を
   介在させて近接する第２のメモリゲート電極を、ゲート
   誘電体膜上に形成する工程とを含む不揮発性半導体記憶
   装置の製造方法。
8. 【請求項８】上記第１のメモリゲート電極の表面を熱酸
   化する工程を更に含む請求項７記載の不揮発性半導体記
   憶装置の製造方法。
9. 【請求項９】隣接した第１，第２ビット線間に縦続接続
   された２つのメモリトランジスタからなるメモリセルが
   行列状に配置されたメモリセルアレイを有した不揮発性
   半導体記憶装置の製造方法であって、 行方向のピッチが一つ置きに異なるパターンを有した第
   １のメモリゲート電極を、チャネルが形成される半導体
   上に、電荷蓄積能力を有したゲート誘電体膜を介在させ
   て形成する工程と、 第１のメモリゲート電極の狭ピッチ側スペース下方の半
   導体領域に、第１ビット線として機能する第１のソース
   ・ドレイン領域を形成する工程と、 第１のメモリゲート電極の両側面に絶縁性サイドウォー
   ルを形成する工程と、 広ピッチ側の側面に形成された絶縁性サイドウォールを
   除去する工程と、 電荷蓄積能力を有したゲート誘電体膜を挟んで上記半導
   体に対峙し、第２のメモリゲート電極として機能する導
   電性サイドウォールを、絶縁性サイドウォールを除去し
   た広ピッチ側の側面に誘電体膜を介在させて形成する工
   程と、 隣接するメモリセルの２つの導電性サイドウォールの離
   間スペース下方の半導体領域に、第２ビット線として機
   能する第２のソース・ドレイン領域を形成する工程とを
   含む不揮発性半導体記憶装置の製造方法。
10. 【請求項１０】隣接した第１，第２ビット線間に縦続接
    続された２つのメモリトランジスタを有し、 当該２つのメモリトランジスタが、 チャネルが形成される半導体上に、電荷蓄積能力を有し
    たゲート誘電体膜を介在させて形成された第１のメモリ
    ゲート電極と、 第１のメモリゲート電極の両側面に誘電体膜を介在させ
    て形成された２つの導電性サイドウォールの一方からな
    り、電荷蓄積能力を有したゲート誘電体膜を介在させて
    上記半導体上に形成された第２のメモリゲート電極と、 第２ゲート電極より外側の半導体領域と、第２ゲート電
    極として機能しない他の導電性サイドウォールの下方領
    域を含む半導体領域とにそれぞれ形成され、第１，第２
    ビット線として機能する２つのソース・ドレイン領域と
    を有した不揮発性半導体記憶装置。
11. 【請求項１１】上記２つのソース・ドレイン領域の幅が
    略等しい請求項１０記載の不揮発性半導体記憶装置。
12. 【請求項１２】隣接した第１，第２ビット線間に縦続接
    続された２つのメモリトランジスタを有し、 当該２つのメモリトランジスタが、 チャネルが形成される半導体上に形成され、電荷蓄積能
    力を有したゲート誘電体膜と、 ゲート誘電体膜上に形成された第１のメモリゲート電極
    と、 第１のメモリゲート電極の表面と、その周囲のゲート誘
    電体膜上に形成された追加誘電体膜と、 第１のメモリゲート電極の一方の側面に追加誘電体膜を
    介在させて形成された第２のメモリゲート電極とを有
    し、 上記第１のメモリゲート電極直下のゲート誘電体膜構造
    と、上記第２のメモリゲート電極直下のゲート誘電体膜
    構造とが略等しい不揮発性半導体記憶装置。
13. 【請求項１３】上記第１のメモリゲート電極と上記追加
    誘電体膜との間に熱酸化膜を有した請求項１２記載の不
    揮発性半導体記憶装置。
14. 【請求項１４】隣接した第１，第２ビット線間に縦続接
    続された２つのメモリトランジスタからなるメモリセル
    が行列状に配置されたメモリセルアレイを有し、 上記メモリセルが、 チャネルが形成される半導体上に電荷蓄積能力を有した
    ゲート誘電体膜を介在させて形成され、行方向のピッチ
    が一つ置きに異なるパターンを有した第１のメモリゲー
    ト電極と、 第１のメモリゲート電極の狭ピッチ側スペース下方の半
    導体領域に形成され、第１ビット線として機能する第１
    のソース・ドレイン領域と、 第１のメモリゲートの狭ピッチ側の側面に形成された絶
    縁性サイドウォールと、 第１のメモリゲート電極の広ピッチ側の側面に誘電体膜
    を介在させて形成され、電荷蓄積能力を有したゲート誘
    電体膜を挟んで上記半導体に対峙して第２ゲート電極と
    して機能する導電性サイドウォールと、 隣接するメモリセルの２つの導電性サイドウォールの離
    間スペース下方の半導体領域に形成され、第２ビット線
    として機能する第２のソース・ドレイン領域とを有した
    不揮発性半導体記憶装置。